JP2548804B2 - Ｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は入力信号周波数に自動追従する機能（オー
トスキャン機能）を設けたビデオプリンタ等において外
部同期信号よりサンプリングクロックを再生するPLL回
路に関するものである。

〔従来の技術〕

第３図は従来のPLL回路の構成を示す図であり、第４
図には、第３図による各信号の波形を示し、その波形番
号は第３図の各信号の番号と一致している。

図において、１は電圧制御発振器（以下、VCOと記
す）、２はサンプリングクロック、３は分周器であり、
サンプリングクロック２を基に波形４の比較用同期信号
４を生成する。５は外部より入力される波形５の外部同
期信号である。６は比較器であり、外部同期信号５と比
較用同期信号４とを比較し、波形７の信号（制御信号）
を出力する。８はローパスフィルタである。９は出力信
号７をローパスフィルタ８に介することにより得るVCO1
の波形９の入力制御電圧（パルス信号）である。

次に動作について説明する。

第４図において、比較器６は外部同期信号５と比較用
同期信号４により波形７である信号を出力する。例え
ば、期間ＡにおいてNTSC及びPALなどの標準信号である
外部同期信号５が入力された場合、第４図の期間Ａに示
す波形７の信号が出力される。波形７の信号はローパス
フィルタ８により平滑化され、制御電圧９となる。その
制御電圧９をVCO1に入力することによりサンプリングク
ロック２を再生することができる。そして、サンプリン
グクロック２は分周器３により、外部同期信号５と同一
周波数の比較用同期信号４に生成される。

〔発明が解決しようとする課題〕

従来のPLL回路は以上のように構成されているので、
非標準同期信号が入力されたとき、例えば第４図の期間
Ｂに示すように正規の位置からずれた非標準同期信号が
連続して入力される場合に、比較器６とローパスフィル
タ８を介し得られる第４図の期間Ｂにおける制御電圧９
の波形９だけに基づいて生成されるサンプリングクロッ
クによる比較用同期信号では、外部同期信号に追従しき
れず、VCOによるサンプリングクロックの応答が遅く、
結果として上部が湾曲したプリント画になるという問題
点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、非標準的な同期信号が入力された場合にも
応じるように電圧制御発振器の入力制御電圧の可変範囲
を広げ、VCOの応答を改善することのできるPLL回路を得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係るPLL回路は、方形波パルスからなる外
部同期信号の水平周波数変化に追従して周波数が変化す
るクロック信号を出力する電圧制御発振器と、上記クロ
ック信号より、方形波パルスからなる比較用同期信号を
生成する分周器と、上記比較用同期信号と上記外部同期
信号との位相を比較し、該比較用同期信号のパルス幅と
同一のパルス幅を有し，かつその前端から該比較用同期
信号のパルスと該外部同期信号のパルスとの重複する範
囲に相当する範囲までが第１の極性であり，その残りの
範囲が第２の極性である方形波パルスからなる制御信号
を生成する比較器と、入力される方形波パルス信号を平
滑化して上記電圧制御発振器に出力するローパスフィル
タとを備えたPLL回路において、上記制御信号の第２の
極性部分の出力の絶対値が第２の所定値以上であると出
力され、該制御信号と同一周波数であり、かつ第２の極
性を有する方形波パルスからなる修正信号を生成するパ
ルス発振器と、該パルス発振器の出力側に接続され、方
形波からなるスイッチ制御パルスが入力されている間OF
Fして上記修正信号を出力せず、該スイッチ制御パルス
の入力が消滅するとONして該修正信号を出力するスイッ
チと、上記制御信号の第１の極性部分の出力の絶対値が
第１の所定値以上であると、該制御信号の周期以上のパ
ルス幅を有する方形波からなる上記スイッチ制御パルス
を上記スイッチに出力するスイッチ制御回路と、上記制
御信号と上記スイッチから出力される上記修正信号とを
加算して、上記ローパスフィルタに出力する加算器とを
設けたものである。

〔作用〕

この発明においては、上記構成としたから、外部同期
信号として非標準的な同期信号が入力され、制御信号の
第１の極性部分の出力の絶対値が第１の所定値以下とな
ると、スイッチ制御回路からスイッチ制御パルスが出力
されず、スイッチがONし、パルス発振器からの，第２の
極性を有する方形波パルスからなる修正信号が加算器に
出力され、該修正信号と制御信号とが加算されたものが
ローパスフィルタを介してVCOに出力される。これによ
り、VCOにパルス幅が広げられたパルス信号が入力され
ることとなり、その周波数変化が大きくなるため、VCO
によるクロック信号（サンプリングクロック）の応答を
改善することができ、出力画像に歪みのない正確なサン
プリングクロックを再生できる。また、スイッチ制御パ
ルスの入力が消滅するとスイッチがONするため、該スイ
ッチ制御パルスのパルス幅を増減することにより非同期
状態の検出感度を容易に調整することができる。また、
修正信号のデューティ比を増減することにより、外部同
期信号の周波数変化に対するVCOの応答性を容易に調整
することができる。また、分周器のみならず、パルス発
振回路及びスイッチ制御回路も、共に方形波パルス信号
を生成するため、これらを全てフリップフロップ回路で
構成でき、ICによる回路構成が容易となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例によるPLL回路の構成を示
す図であり、第２図には、第１図による各信号の波形を
示し、その波形番号は第１図の各信号の番号と一致して
いる。

図において、第３図と同一符号は同一部分を示す。10
はスイッチ制御回路であり、波形７の比較器の出力信号
７を基にスイッチ制御パルス11を発生させる。12はパル
ス発振器13の信号出力を切り換えるスイッチであり、上
記制御パルス11により制御されている。13はパルス発振
器で、比較器の出力７を基にパルス（修正信号）14を発
生させる。15はパルス発振器13の出力信号をスイッチ12
で切り換えることにより作られたパルス、16はパルス15
と比較器の出力７とを加算合成する加算器である。17は
加算器16により合成された合成波形の信号である。

次に、本実施例の動作について説明する。

スイッチ制御回路10は比較器の出力７の振幅V₁（第１
の所定電圧）をスレッショルド点とし、パルスの立上り
でトリガされ、ある一定のパルス幅をもつ方形波パルス
を発生する。例えば、第２図の波形７において、最初の
パルスの立上りで、波形11において、ア期間のパルス幅
をもつパルスを発生し、２番目のパルスの立上りでアと
同じパルス幅を持つイのパルスを生成し、ウの期間がア
の期間より短い場合、波形11はOFF状態が連続する。

次に、エの期間はイのパルス幅より大きいため、波形
11はイの期間後ON状態になる。このようにして作られた
波形11によりスイッチ12のON/OFFが制御される。

パルス発振器13は第２図の波形14に示すように比較器
の出力７の振幅V₂（第２の所定電圧）をスレッショルド
点とし、パルスの立上りでトリガされ、パルス14を発生
させる。パルス14はON/OFF信号11によりスイッチ12にお
いてパルス15になる。そして、加算器16によりパルス15
と比較器の出力７とは加算，合成され、合成波形17の信
号となる。その後上記合成波形17はローパスフィルタ８
を介してVCO1の制御電圧９となる。

このように本実施例では、波形７を波形17に作りか
え、波形９のパルス幅を広げることにより、VCOに入力
される制御電圧の可変範囲を広げるようにしたので、そ
の結果、非標準的な外部入力信号にも応じるようVCOの
応答性を改善することができ、上部に曲がりのないプリ
ント画を得ることができる。また、分周器３のみなら
ず、パルス発振回路13及びスイッチ制御回路10も、共に
方形波パルス信号を生成するため、これらを全てフリッ
プフロップ回路で構成でき、ICによる回路構成が容易と
なる。

なお、上記実施例では、外部同期信号５と比較用同期
信号４の位置が２つ以上続けてずれた場合にスイッチ12
がONし、波形11を作り出すようにしたが、この続けれず
れる位置の数は、スイッチ12を制御する波形11のパルス
幅を大きくすることにより、これを増減することが可能
である。

また、第２図の波形14においてオとカは等間隔であ
り、パルス波形14のデューティ比は１としたが、オとカ
のデューティ比は１以外の値としてもよい。

〔発明の効果〕

以上のように、本発明によれば、制御信号の第２の極
性部分の出力の絶対値が第２の所定値以上であると出力
され、第２の極性を有する方形波パルスからなる修正信
号を生成するパルス発振器と、スイッチ制御パルスが入
力されている間OFFし、スイッチ制御パルスが消滅する
とONして修正信号を出力するスイッチと、制御信号の第
１の極性部分の出力が第１の所定値以上であると、該制
御信号の周期以上のパルス幅を有する上記スイッチ制御
パルスをスイッチに出力するスイッチ制御回路と、制御
信号とスイッチから出力される修正信号とを加算して、
ローパスフィルタに出力する加算器とを設けたから、非
標準的な同期信号が入力されるとVCOにパルス幅が広げ
られたパルス信号が入力され、非標準的な外部同期信号
に対するVCOの応答性を改善することができ、これによ
り正常なプリント画が得られ、しかも、スイッチ制御パ
ルスの入力が消滅するとスイッチがONすることから、該
スイッチ制御パルスのパルス幅を増減することにより非
同期状態の検出感度を容易に調整することができ、さら
に、修正信号のデューティ比を増減することにより、外
部同期信号に対するVCOの応答性を容易に調整すること
ができ、さらには、分周器のみならず、パルス発振回路
及びスイッチ制御回路も共に方形波パルス信号を生成す
ることから、これらの全てフリップフロップ回路で構成
でき、ICによる回路構成が容易となる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるPLL回路のサンプリ
ングクロック再生回路を示す図、第２図はこの発明の動
作説明をするためのタイミングチャート図、第３図は従
来のPLL回路を示す図、第４図は従来回路の動作説明を
するためのタイミングチャート図である。 １は電圧制御発振器（VCO）、２はサンプリングクロッ
ク、３は分周器、４は比較用同期信号、５は外部同期信
号、６は比較器、７は比較器の出力、８はローパスフィ
ルタ、９は制御電圧、10はスイッチ制御回路、11はスイ
ッチ制御パルス、12はスイッチ、13はパルス発振器、14
はパルス、15はスイッチ出力、16は加算器、17は合成波
形である。 なお図中同一符号は同一又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】方形波パルスからなる外部同期信号の水平
   周波数変化に追従して周波数が変化するクロック信号を
   出力する電圧制御発振器と、 上記クロック信号より、方形波パルスからなる比較用同
   期信号を生成する分周器と、 上記比較用同期信号と上記外部同期信号との位相を比較
   し、該比較用同期信号のパルス幅と同一のパルス幅を有
   し，かつその前端から該比較用同期信号のパルスと該外
   部同期信号のパルスとの重複する範囲に相当する範囲ま
   でが第１の極性であり，その残りの範囲が第２の極性で
   ある方形波パルスからなる制御信号を生成する比較器
   と、 入力される方形波パルス信号を平滑化して上記電圧制御
   発振器に出力するローパスフィルタとを備えたPLL回路
   において、 上記制御信号の第２の極性部分の出力の絶対値が第２の
   所定値以上であると出力され、該制御信号と同一周波数
   であり、かつ第２の極性を有する方形波パルスからなる
   修正信号を生成するパルス発振器と、 該パルス発振器の出力側に接続され、方形波からなるス
   イッチ制御パルスが入力されている間OFFして上記修正
   信号を出力せず、該スイッチ制御パルスの入力が消滅す
   るとONして該修正信号を出力するスイッチと、 上記制御信号の第１の極性部分の出力の絶対値が第１の
   所定値以上であると、該制御信号の周期以上のパルス幅
   を有する方形波からなる上記スイッチ制御パルスを上記
   スイッチに出力するスイッチ制御回路と、 上記制御信号と上記スイッチから出力される上記修正信
   号とを加算して、上記ローパスフィルタに出力する加算
   器とを設けたことを特徴とするPLL回路。