JP2543150B2 - 配線パタ―ン - Google Patents
配線パタ―ンInfo
- Publication number
- JP2543150B2 JP2543150B2 JP20515988A JP20515988A JP2543150B2 JP 2543150 B2 JP2543150 B2 JP 2543150B2 JP 20515988 A JP20515988 A JP 20515988A JP 20515988 A JP20515988 A JP 20515988A JP 2543150 B2 JP2543150 B2 JP 2543150B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- amorphous silicon
- liquid crystal
- crystal panel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は画像表示機能を有する液晶パネルと、とりわ
け画素毎にスイッチング素子を内蔵したアクティブ型の
マトリクス基板に関するものである。
け画素毎にスイッチング素子を内蔵したアクティブ型の
マトリクス基板に関するものである。
従来の技術 微細加工技術、液晶材料および実装技術等の進歩によ
り、小さな画面サイズではあるが２〜６インチ程度の液
晶パネルで実用上支障ないテレビジョン画像が商業ベー
スで得られるようになってきた。
り、小さな画面サイズではあるが２〜６インチ程度の液
晶パネルで実用上支障ないテレビジョン画像が商業ベー
スで得られるようになってきた。
液晶パネルを構成する２枚のガラス板の一方にRGBの
着色層を形成しておくことによりカラー表示も容易に実
現され、また画素毎にスイッチング素子を内蔵させた言
わゆるアクティブ型の液晶パネルではクロストークも少
なくかつ高いコントラスト比を有する画像が確保されて
いる。
着色層を形成しておくことによりカラー表示も容易に実
現され、また画素毎にスイッチング素子を内蔵させた言
わゆるアクティブ型の液晶パネルではクロストークも少
なくかつ高いコントラスト比を有する画像が確保されて
いる。
このような液晶パネルは走査線としては120〜240本、
信号線としては240〜720本程度のマトリクス編成が標準
的で、例えば第２図に示すように液晶パネル１を構成す
る一方のガラス基板２上に形成された走査線の端子群
（図示せず）に駆動信号を供給する半導体集積回路チッ
プ３を直接、接続するCOG（チップ・オン・ガラス）方
式や、あるいは例えばポリイミド系樹脂薄膜をベースと
し、金メッキされた銅箔の端子群を有する接続フィルム
４を信号線の端子群５に圧接しながら固定するなどの実
装手段によって液晶パネル１中央の画像表示部に電気信
号を供給する。なお、6,7は画像表示部と信号線の端子
群５および走査線の端子群との間を接続する配線路で、
必らずしも端子群と同じ導電材で構成される必要はな
い。
信号線としては240〜720本程度のマトリクス編成が標準
的で、例えば第２図に示すように液晶パネル１を構成す
る一方のガラス基板２上に形成された走査線の端子群
（図示せず）に駆動信号を供給する半導体集積回路チッ
プ３を直接、接続するCOG（チップ・オン・ガラス）方
式や、あるいは例えばポリイミド系樹脂薄膜をベースと
し、金メッキされた銅箔の端子群を有する接続フィルム
４を信号線の端子群５に圧接しながら固定するなどの実
装手段によって液晶パネル１中央の画像表示部に電気信
号を供給する。なお、6,7は画像表示部と信号線の端子
群５および走査線の端子群との間を接続する配線路で、
必らずしも端子群と同じ導電材で構成される必要はな
い。
８は全ての画素に共通の対向電極を対向する面上に有
するもう一方のガラス板で、２枚のガラス板2,8は所定
の距離を隔てて対向され、その隙間はシール材と封口材
で封止された閉空間になっており、液晶が充填されてい
る。ほとんどの場合、ガラス板８の閉空間側に着色層と
称する染料または顔料等の着色材を含んだ有機薄膜が被
着されて色表示機能が与えられるので、ガラス基板８は
一般的にカラーフィルタと呼ばれる。そして液晶材の性
質によってガラス板８上面またはガラス板２下面のいず
れかもしくは両面上に偏光板が貼付され電気光学素子と
して機能する。
するもう一方のガラス板で、２枚のガラス板2,8は所定
の距離を隔てて対向され、その隙間はシール材と封口材
で封止された閉空間になっており、液晶が充填されてい
る。ほとんどの場合、ガラス板８の閉空間側に着色層と
称する染料または顔料等の着色材を含んだ有機薄膜が被
着されて色表示機能が与えられるので、ガラス基板８は
一般的にカラーフィルタと呼ばれる。そして液晶材の性
質によってガラス板８上面またはガラス板２下面のいず
れかもしくは両面上に偏光板が貼付され電気光学素子と
して機能する。
第３図はスイッチング素子として例えば絶縁ゲート型
トランジスタ９を画素毎に配置したアクティブ型液晶パ
ネルの等価回路図であり、実線が一方の基板２に、点線
がもう一方の基板８に形成されている。第４図はアクテ
ィブマトリクス基板２の単位絵素の平面配置図の一例で
ある。走査線10と信号線11は、例えば非晶質シリコンを
半導体層とし、シリコン窒化膜をゲート絶縁膜とする薄
膜トランジスタ９のゲートとソースを兼ね、ドレインは
透明導電性の絵素電極13に接続されている。液晶セル12
は絵素電極13と、カラーフィルタ８上に形成された同じ
く透明導電性の対向電極14と、２枚のガラス板で構成さ
れた閉空間を満たす液晶とからなり、電気的にはコンデ
ンサと同じ扱いを受ける。
トランジスタ９を画素毎に配置したアクティブ型液晶パ
ネルの等価回路図であり、実線が一方の基板２に、点線
がもう一方の基板８に形成されている。第４図はアクテ
ィブマトリクス基板２の単位絵素の平面配置図の一例で
ある。走査線10と信号線11は、例えば非晶質シリコンを
半導体層とし、シリコン窒化膜をゲート絶縁膜とする薄
膜トランジスタ９のゲートとソースを兼ね、ドレインは
透明導電性の絵素電極13に接続されている。液晶セル12
は絵素電極13と、カラーフィルタ８上に形成された同じ
く透明導電性の対向電極14と、２枚のガラス板で構成さ
れた閉空間を満たす液晶とからなり、電気的にはコンデ
ンサと同じ扱いを受ける。
なお第３図において蓄積容量15はアクティブ型液晶パ
ネルとしては必らずしも必須の構成因子とは限らない
が、駆動用信号源の利用効率の向上や薄膜トランジスタ
のoff時のリーク抵抗および液晶材の抵抗分の増加に対
し特性を維持する機能を持たせる意味あいから適宜採用
される。
ネルとしては必らずしも必須の構成因子とは限らない
が、駆動用信号源の利用効率の向上や薄膜トランジスタ
のoff時のリーク抵抗および液晶材の抵抗分の増加に対
し特性を維持する機能を持たせる意味あいから適宜採用
される。
発明が解決しようとする課題 非晶質シリコンを半導体層とし、シリコン窒化膜をゲ
ート絶縁膜とする絶縁ゲート型トランジスタはその新規
性もあいまってデバイス構造とその製造方法にはかなり
の自由度があり、また電極材料も制限は緩いため様々な
導電性材料が用いられるが、ここでは本発明の考案した
ものについて取り上げる（特開昭58-212177号公報）。
ート絶縁膜とする絶縁ゲート型トランジスタはその新規
性もあいまってデバイス構造とその製造方法にはかなり
の自由度があり、また電極材料も制限は緩いため様々な
導電性材料が用いられるが、ここでは本発明の考案した
ものについて取り上げる（特開昭58-212177号公報）。
第４図のＡ−Ａ′線上の工程断面図を第５図で説明す
る。まず第５図（ａ）に示したように、ガラス基板２の
一主面上にITOなどの透明導電性薄膜で膜厚1000Å程度
の絵素電極13を選択的に被着形成し、全面にCVD SiO2膜
16を1000Å程度の膜厚で被着する。つぎに第５図（ｂ）
に示したようにゲート電極と走査線を兼ねる配線パター
ン10を1000Å程度の膜厚のCrで選択的に被着形成する。
そして第５図（ｃ）に示したようにゲート絶縁膜となる
SiNx層17、半導体層となる不純物をほとんど含まない第
１の非晶質シリコン層18、エッチングストッパーとなる
SiNx層19を例えば4000Å−500Å−1000Å程度の膜厚で
被着した後、最上層のSiNx層のみを選択的に残して19′
とする。その後第５図（ｄ）に示したように全面に隣を
不純物として含む第２の非晶質シリコン層20を被着した
後、トランジスタを形成する領域にのみ第１と第２の非
晶質シリコン層を島状に残して20′,18′とする。引き
続き第５図（ｅ）に示したように、絵素電極13上のSiNx
層17とSiO2層16に開口部21および図示はしないが画像表
示部外の領で走査線10上のSiNx層17に開口部を形成して
絵素電極13と走査線10の一部を露出する。最終工程は第
５図（ｆ）に示したように全面に耐熱バリア層としてMo
Si2、ソース・ドレイン配線層としてAlをそれぞれ1000
Å、１μｍ程度の膜厚で被着した後、まずAlを選択的に
残してソース（信号線）11、ドレイン22とし、引き続き
AlをマスクとしてAl配線11,21の下にのみMoSi223と第２
の非晶質シリコン20′を残して液晶パネルを構成するア
クティブ型マトリクス基板が完成する。図示はしないが
走査線10上の開口部にもAl配線路は形成されている。
る。まず第５図（ａ）に示したように、ガラス基板２の
一主面上にITOなどの透明導電性薄膜で膜厚1000Å程度
の絵素電極13を選択的に被着形成し、全面にCVD SiO2膜
16を1000Å程度の膜厚で被着する。つぎに第５図（ｂ）
に示したようにゲート電極と走査線を兼ねる配線パター
ン10を1000Å程度の膜厚のCrで選択的に被着形成する。
そして第５図（ｃ）に示したようにゲート絶縁膜となる
SiNx層17、半導体層となる不純物をほとんど含まない第
１の非晶質シリコン層18、エッチングストッパーとなる
SiNx層19を例えば4000Å−500Å−1000Å程度の膜厚で
被着した後、最上層のSiNx層のみを選択的に残して19′
とする。その後第５図（ｄ）に示したように全面に隣を
不純物として含む第２の非晶質シリコン層20を被着した
後、トランジスタを形成する領域にのみ第１と第２の非
晶質シリコン層を島状に残して20′,18′とする。引き
続き第５図（ｅ）に示したように、絵素電極13上のSiNx
層17とSiO2層16に開口部21および図示はしないが画像表
示部外の領で走査線10上のSiNx層17に開口部を形成して
絵素電極13と走査線10の一部を露出する。最終工程は第
５図（ｆ）に示したように全面に耐熱バリア層としてMo
Si2、ソース・ドレイン配線層としてAlをそれぞれ1000
Å、１μｍ程度の膜厚で被着した後、まずAlを選択的に
残してソース（信号線）11、ドレイン22とし、引き続き
AlをマスクとしてAl配線11,21の下にのみMoSi223と第２
の非晶質シリコン20′を残して液晶パネルを構成するア
クティブ型マトリクス基板が完成する。図示はしないが
走査線10上の開口部にもAl配線路は形成されている。
上述したマトリクス基板はホトマスク工程６回によっ
て得られるが、これを合理化して５回とすることは生産
性向上の観点からは極めて重要である。この工程を以下
説明する。
て得られるが、これを合理化して５回とすることは生産
性向上の観点からは極めて重要である。この工程を以下
説明する。
その変化点は第６図（ａ）に示したように全面に第２
の非晶質シリコン層20を被着した後、絵素電極13上への
開口部21の形成を、第１と第２の非晶質シリコン層18,2
0とSi3N4層17およびSiO2層16とからなる多層膜に一括し
て行なうことにあるが、ここではその詳細は省略する。
その後は前例と全く同じ工程を経て第６図（ｂ）に示し
たマトリクス基板２が得られる。
の非晶質シリコン層20を被着した後、絵素電極13上への
開口部21の形成を、第１と第２の非晶質シリコン層18,2
0とSi3N4層17およびSiO2層16とからなる多層膜に一括し
て行なうことにあるが、ここではその詳細は省略する。
その後は前例と全く同じ工程を経て第６図（ｂ）に示し
たマトリクス基板２が得られる。
第５図（ｆ）と第６図（ｂ）との比較から分るように
５枚マスク工程ではMoSi2 1 Alよりなるソース・ドレイ
ン配線11,22は全て第２と第１の非晶質シリコン層20′,
18′を介してSiNx層17上に存在し、６枚マスク工程では
トランジスタの近傍にのみ第２と第１の非晶質シリコン
層20′,18′が介在し、大部分は直接Si3N4層17上に存在
する差異が生じる。この差異は画像表示部では何らの障
害ももたらさないが第７図に示したように画像表示部外
の領域に形成された幅広のAl配線路24においては配線層
の浮き25や、はなはだしい場合には配線層の局所的剥離
として著しい障害を持たらすことが分った。
５枚マスク工程ではMoSi2 1 Alよりなるソース・ドレイ
ン配線11,22は全て第２と第１の非晶質シリコン層20′,
18′を介してSiNx層17上に存在し、６枚マスク工程では
トランジスタの近傍にのみ第２と第１の非晶質シリコン
層20′,18′が介在し、大部分は直接Si3N4層17上に存在
する差異が生じる。この差異は画像表示部では何らの障
害ももたらさないが第７図に示したように画像表示部外
の領域に形成された幅広のAl配線路24においては配線層
の浮き25や、はなはだしい場合には配線層の局所的剥離
として著しい障害を持たらすことが分った。
ところが幅広でないAl配線路26ではそのような現象は
非常に稀にしか生ぜず、また６枚マスク工程ではマトリ
クス基板２全面にわたってAl配線路の浮きは観測されな
かった。
非常に稀にしか生ぜず、また６枚マスク工程ではマトリ
クス基板２全面にわたってAl配線路の浮きは観測されな
かった。
画像表示部では大電流や高速周波数成分を流す必要が
ない、Alの抵抗が低い、加えて線幅が広いと開口率の低
下を招くなどの理由によりソース（信号線）11の線幅が
20μｍを越える必要はない。しかしながらCOG方式の実
装を採用した場合には、マトリクス基板２の周辺には画
像表示部に駆動用信号を供給するために多数の半導体集
積回路チップが配置され、これらの半導体チップ間には
高速のクロック信号の授受が必要となり、またVSSやVDD
等の電源ラインにもかなりの電流が流れるので、ある程
度線幅の大きい配線路を用意しないとクロックノイズが
原因となって半導体集積回路が誤動作して表示画像が乱
れる恐れがある。またソース・ドレイン配線は必らずし
も低抵抗のAlを用いる必然はなく、製作工程の合理化の
ため透明導電性のITO薄膜が用いられることも多いが、
この場合には許される範囲で線幅を広くしなければ抵抗
値が高くなって不都合である。
ない、Alの抵抗が低い、加えて線幅が広いと開口率の低
下を招くなどの理由によりソース（信号線）11の線幅が
20μｍを越える必要はない。しかしながらCOG方式の実
装を採用した場合には、マトリクス基板２の周辺には画
像表示部に駆動用信号を供給するために多数の半導体集
積回路チップが配置され、これらの半導体チップ間には
高速のクロック信号の授受が必要となり、またVSSやVDD
等の電源ラインにもかなりの電流が流れるので、ある程
度線幅の大きい配線路を用意しないとクロックノイズが
原因となって半導体集積回路が誤動作して表示画像が乱
れる恐れがある。またソース・ドレイン配線は必らずし
も低抵抗のAlを用いる必然はなく、製作工程の合理化の
ため透明導電性のITO薄膜が用いられることも多いが、
この場合には許される範囲で線幅を広くしなければ抵抗
値が高くなって不都合である。
第７図（ａ）に示した配線層の浮きや剥離25を解析し
たところＢ−Ｂ′線上の断面図、第７図（ｂ）に示した
ように不純物を含まない第１の非晶質シリコン層18′と
不純物として隣を含む第２の非晶質シリコン層20′との
境界で発生していることが分った。先述したように第１
と第２の非晶質シリコン層18,20は工程上、非連続な堆
積で形成され、しかも両者とも大量の水素を含んで膜質
が維持されるので、製造工程中の加熱によって水素の脱
ガスが生じ、それに伴なって生じる界面の格子再配列が
歪となって剥離を生じるものと思われる。とくに耐熱バ
リア層23やソース・ドレイン配線11,22が第２の非晶質
シリコン20′上に存在すると、キャップ作用によっで剥
離が急速に促進されることも分った。
たところＢ−Ｂ′線上の断面図、第７図（ｂ）に示した
ように不純物を含まない第１の非晶質シリコン層18′と
不純物として隣を含む第２の非晶質シリコン層20′との
境界で発生していることが分った。先述したように第１
と第２の非晶質シリコン層18,20は工程上、非連続な堆
積で形成され、しかも両者とも大量の水素を含んで膜質
が維持されるので、製造工程中の加熱によって水素の脱
ガスが生じ、それに伴なって生じる界面の格子再配列が
歪となって剥離を生じるものと思われる。とくに耐熱バ
リア層23やソース・ドレイン配線11,22が第２の非晶質
シリコン20′上に存在すると、キャップ作用によっで剥
離が急速に促進されることも分った。
課題を解決するための手段 上記した解析結果に基づいて本発明では格子再配列時
の歪緩和とキャップ効果による脱ガス抑制の緩和を達成
するために線幅20μｍの配線路においてはパターン欠損
部を与えるものである。
の歪緩和とキャップ効果による脱ガス抑制の緩和を達成
するために線幅20μｍの配線路においてはパターン欠損
部を与えるものである。
作用 パターン欠損部には５枚マスク工程では配線材である
Al、耐熱バリア層のMoSi2および第１と第２の非晶質シ
リコン層が存在せず、その開口部断面内にこれらの薄膜
の側面が露出する。この結果、脱ガスと歪緩和が促進さ
れて配線層の剥離が防止される。
Al、耐熱バリア層のMoSi2および第１と第２の非晶質シ
リコン層が存在せず、その開口部断面内にこれらの薄膜
の側面が露出する。この結果、脱ガスと歪緩和が促進さ
れて配線層の剥離が防止される。
実施例 第１図に示したように線幅80μｍの配線層27に欠損部
として40μｍ角の開口部28を適当な間隔で配置したとこ
ろ、耐熱バリア層23の被着以降の製造工程中における20
0℃末満の加熱処理およびトランジスタ特性を安定させ
るための完成品に対する250℃、１時間のベーキングを
実施しても20μｍの配線層26ともども剥離や浮きは観測
されなかった。
として40μｍ角の開口部28を適当な間隔で配置したとこ
ろ、耐熱バリア層23の被着以降の製造工程中における20
0℃末満の加熱処理およびトランジスタ特性を安定させ
るための完成品に対する250℃、１時間のベーキングを
実施しても20μｍの配線層26ともども剥離や浮きは観測
されなかった。
なお、本発明は不純物を含む非晶質シリコン層と不純
物を含まない非晶質シリコン層の界面に帰因する物理原
則の回避であって、前記実施例以外のデバイスやプロセ
スに対しても効果の大きさは異なるが有効であることは
言うまでもない。
物を含まない非晶質シリコン層の界面に帰因する物理原
則の回避であって、前記実施例以外のデバイスやプロセ
スに対しても効果の大きさは異なるが有効であることは
言うまでもない。
発明の効果 以上のように本発明の配線パターンを用いることによ
り、配線路の断線、剥離した破片の再付着による短格等
の不良現象は一掃され、また製造工程のクリーン度も維
持される。加えてマトリクス基板上に抵抗値が低く、か
つ幅広いパターンを配置することが可能となってシール
ド効果や低いインピーダンスの確保などで著しい効果が
得られた。
り、配線路の断線、剥離した破片の再付着による短格等
の不良現象は一掃され、また製造工程のクリーン度も維
持される。加えてマトリクス基板上に抵抗値が低く、か
つ幅広いパターンを配置することが可能となってシール
ド効果や低いインピーダンスの確保などで著しい効果が
得られた。
第１図は本発明の実施例による配線パターン図、第２図
は液晶パネルへの実装図、第３図はアクティブ型液晶パ
ネルの等価回路図、第４図はマトリクス基板上の単位絵
素の平面図、第５図および第６図は第４図のＡ−Ａ′線
上の要部工程断面図、第７図は従来例による配線パター
ン図である。 １……液晶パネル、２……マトリクス基板、９……絶縁
ゲート型トランジスタ、10……走査線、11……信号線、
12……液晶セル、13……絵素電極、17……Si3N4層、18
……不純物を含まない非晶質シリコン層、19……Si3N4
層、20……不純物を含む非晶質シリコン層、23……耐熱
バリア層、24,27……線幅が太い配線層、26……線幅が
細い配線層、28……配線パターン内の欠除部。
は液晶パネルへの実装図、第３図はアクティブ型液晶パ
ネルの等価回路図、第４図はマトリクス基板上の単位絵
素の平面図、第５図および第６図は第４図のＡ−Ａ′線
上の要部工程断面図、第７図は従来例による配線パター
ン図である。 １……液晶パネル、２……マトリクス基板、９……絶縁
ゲート型トランジスタ、10……走査線、11……信号線、
12……液晶セル、13……絵素電極、17……Si3N4層、18
……不純物を含まない非晶質シリコン層、19……Si3N4
層、20……不純物を含む非晶質シリコン層、23……耐熱
バリア層、24,27……線幅が太い配線層、26……線幅が
細い配線層、28……配線パターン内の欠除部。
Claims (1)
- 【請求項１】シリコン窒化膜上に形成された不純物を含
まない非晶質シリコン層と、不純物を含む非晶質シリコ
ン層と、耐熱バリア層と、導電性薄膜との積層よりなる
同一構成の配線層を画像表示部外の領域に有し、前記配
線層の線幅が20μｍ以上の場合に前記配線層に開口部を
存在させたことを特徴とする配線パターン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20515988A JP2543150B2 (ja) | 1988-08-18 | 1988-08-18 | 配線パタ―ン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20515988A JP2543150B2 (ja) | 1988-08-18 | 1988-08-18 | 配線パタ―ン |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0253032A JPH0253032A (ja) | 1990-02-22 |
| JP2543150B2 true JP2543150B2 (ja) | 1996-10-16 |
Family
ID=16502401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20515988A Expired - Fee Related JP2543150B2 (ja) | 1988-08-18 | 1988-08-18 | 配線パタ―ン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543150B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62280890A (ja) * | 1986-05-30 | 1987-12-05 | 松下電器産業株式会社 | アクテイブマトリツクスアレイ |
-
1988
- 1988-08-18 JP JP20515988A patent/JP2543150B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0253032A (ja) | 1990-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0169385B1 (ko) | 블랙 매트릭스 구조가 가능한 액정용 박막 트랜지스터 기판 및 그 제조방법 | |
| JP4199357B2 (ja) | 液晶表示装置及びその製造方法 | |
| KR101216688B1 (ko) | 박막 트랜지스터 기판 및 이를 포함하는 액정 표시 장치 | |
| JPH06160904A (ja) | 液晶表示装置とその製造方法 | |
| JP2002006773A (ja) | アレイ基板およびそれを用いた表示装置ならびにアレイ基板の製造方法 | |
| JP2008107849A (ja) | 液晶表示装置及びその製造方法 | |
| JP2600929B2 (ja) | 液晶画像表示装置およびその製造方法 | |
| JPH07128685A (ja) | 液晶表示装置 | |
| JP2000162646A (ja) | 液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| KR101843872B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| US11586088B2 (en) | Display substrate, display panel and display apparatus | |
| JPH07101268B2 (ja) | 薄膜トランジスタアレイ | |
| JP2543150B2 (ja) | 配線パタ―ン | |
| JPH0426825A (ja) | 薄膜トランジスタアレイおよびその製造方法 | |
| JPH03196020A (ja) | 液晶表示装置 | |
| JPH0943629A (ja) | 液晶表示装置 | |
| WO2022217678A1 (zh) | 显示面板及显示装置 | |
| KR100951359B1 (ko) | 박막 다이오드 표시판 및 그 제조 방법 | |
| JPH07199222A (ja) | 液晶表示装置 | |
| JPH0261620A (ja) | 液晶表示装置 | |
| JPH0258028A (ja) | 液晶表示装置 | |
| JP2618034B2 (ja) | マトリクス基板及びその製造方法 | |
| JPH06175158A (ja) | 液晶表示装置 | |
| JPH083592B2 (ja) | 液晶表示装置 | |
| JP2678024B2 (ja) | 画像表示装置半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |