JP2536629Y2 - リセットパルス発生回路 - Google Patents
リセットパルス発生回路Info
- Publication number
- JP2536629Y2 JP2536629Y2 JP1988150830U JP15083088U JP2536629Y2 JP 2536629 Y2 JP2536629 Y2 JP 2536629Y2 JP 1988150830 U JP1988150830 U JP 1988150830U JP 15083088 U JP15083088 U JP 15083088U JP 2536629 Y2 JP2536629 Y2 JP 2536629Y2
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- Japan
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- mos
- capacitor
- voltage
- power supply
- inverter
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、集積回路内に設けられ、電源投入時の集積
回路内を初期状態にするリセットパルスを発生する回路
に関する。
回路内を初期状態にするリセットパルスを発生する回路
に関する。
（ロ）従来の技術 従来のリセットパルス発生回路は、第４図に示す如く
形成されている。
形成されている。
電源電圧ＶDDと接地電圧ＶSSの間にコンデンサ（１）
とN-MOS（２）が直列接続され、その接続点Ａの電圧が
ゲートに印加されたP-MOS（３）とコンデンサ（４）が
直列接続される。さらに、P-MOS（３）とコンデンサ
（４）の接続点Ｂの電圧がC-MOSインバータを構成するP
-MOS（５）、N-MOS（６）のゲートに印加される。
とN-MOS（２）が直列接続され、その接続点Ａの電圧が
ゲートに印加されたP-MOS（３）とコンデンサ（４）が
直列接続される。さらに、P-MOS（３）とコンデンサ
（４）の接続点Ｂの電圧がC-MOSインバータを構成するP
-MOS（５）、N-MOS（６）のゲートに印加される。
第４図の回路において、電源電圧ＶDDが接地電圧ＶSS
から立ち上がり、P-MOS（５）の閾値電圧Vtp2になる
と、P-MOS（５）がオンして点Ｃに電源電圧ＶDDが出力
される。また、電源電圧ＶDDとＡ点の電位差がP-MOS
（３）の閾値電圧Vtp1になるとP-MOS（３）がオンして
Ｂ点の電圧が上昇し始める。そして、Ｂ点の電圧がC-MO
Sインバータの閾値電圧Vt*になると、Ｃ点の出力は、電
源電圧ＶDDから接地電圧ＶSSに低下する。これにより、
リセットパルスが発生される。
から立ち上がり、P-MOS（５）の閾値電圧Vtp2になる
と、P-MOS（５）がオンして点Ｃに電源電圧ＶDDが出力
される。また、電源電圧ＶDDとＡ点の電位差がP-MOS
（３）の閾値電圧Vtp1になるとP-MOS（３）がオンして
Ｂ点の電圧が上昇し始める。そして、Ｂ点の電圧がC-MO
Sインバータの閾値電圧Vt*になると、Ｃ点の出力は、電
源電圧ＶDDから接地電圧ＶSSに低下する。これにより、
リセットパルスが発生される。
（ハ）考案が解決しようとする課題 ところが、第４図に示された回路において、電源電圧
ＶDDが低下して、C-MOSインバータの閾値電圧Vt*以下に
なり、再び上昇した場合に、リセットパルスが発生しな
いことがあった。その理由は、P-MOS（３）のドレイン
とサブストレートに形成された寄生ダイオード（７）の
ためであった。
ＶDDが低下して、C-MOSインバータの閾値電圧Vt*以下に
なり、再び上昇した場合に、リセットパルスが発生しな
いことがあった。その理由は、P-MOS（３）のドレイン
とサブストレートに形成された寄生ダイオード（７）の
ためであった。
電源電圧ＶDDが低下してP-MOS（３）がオフすると、
コンデンサ（４）に蓄積された電圧で寄生ダイオード
（７）が順方向にバイアスされ、コンデンサ（４）から
寄生ダイオード（７）を介して電源電圧ＶDDに電流が流
れるので、Ｂ点の電圧は、電源電圧ＶDDに寄生ダイオー
ド（７）の順方向電圧Vfを加算した電圧となる。従っ
て、電源電圧ＶDDがC-MOSインバータの閾値電圧Vt*以下
になっても、Ｂ点の電圧は閾値電圧Vt*以下にはならな
かったのである。
コンデンサ（４）に蓄積された電圧で寄生ダイオード
（７）が順方向にバイアスされ、コンデンサ（４）から
寄生ダイオード（７）を介して電源電圧ＶDDに電流が流
れるので、Ｂ点の電圧は、電源電圧ＶDDに寄生ダイオー
ド（７）の順方向電圧Vfを加算した電圧となる。従っ
て、電源電圧ＶDDがC-MOSインバータの閾値電圧Vt*以下
になっても、Ｂ点の電圧は閾値電圧Vt*以下にはならな
かったのである。
（ニ）課題を解決するための手段 本考案は、上述した点に鑑みて創作されたものであ
り、C-MOSインバータを構成するN-MOSの閾値電圧が上昇
する領域のチャンネル幅とすることにより、C-MOSイン
バータの閾値電圧Vt*を高くし、リセットパルスの発生
を確実にすることを目的とする。また、C-MOSインバー
タを構成するN-MOSFETのソースと接地電圧間に少なくと
も一個以上のN-MOSFETを設けることにより、C-MOSイン
バータの閾値電圧Vt*を高くし、リセットパルスの発生
を確実にすることを目的とする。
り、C-MOSインバータを構成するN-MOSの閾値電圧が上昇
する領域のチャンネル幅とすることにより、C-MOSイン
バータの閾値電圧Vt*を高くし、リセットパルスの発生
を確実にすることを目的とする。また、C-MOSインバー
タを構成するN-MOSFETのソースと接地電圧間に少なくと
も一個以上のN-MOSFETを設けることにより、C-MOSイン
バータの閾値電圧Vt*を高くし、リセットパルスの発生
を確実にすることを目的とする。
（ホ）作用 C-MOSインバータのN-MOSのチャンネル幅をある値以下に
すると、N-MOSの閾値電圧Vtnは高くなる。また、C-MOS
インバータN-MOSのソースと接地間にN-MOSをさらに設け
ることで、閾値電圧Vtnは、バックゲートバイアス電圧
により、高くなる。従って、C-MOSインバータの閾値電
圧Vt*も高くすることができる。
すると、N-MOSの閾値電圧Vtnは高くなる。また、C-MOS
インバータN-MOSのソースと接地間にN-MOSをさらに設け
ることで、閾値電圧Vtnは、バックゲートバイアス電圧
により、高くなる。従って、C-MOSインバータの閾値電
圧Vt*も高くすることができる。
（ヘ）実施例 第１図は、本考案の実施例を示す回路図及びパターン
図であり、回路構成は第４図と同じなので同一図番を付
して説明を略する。C-MOSインバータを構成するN-MOS
は、ゲート電極がポリシリコンで形成され、その幅は、
配線電極の幅とほぼ同じく、約1.5μｍ程度である。こ
のゲート電極をマスクとしてドレイン及びソースを形成
するが、チャンネル幅GWは、1.5μｍ以下に形成され
る。チャンネル幅GWを狭くするとN-MOSの閾値電圧Vtnは
上昇する。第２図は、チャンネル幅GWと閾値電圧Vtnの
関係を示した特性図であり、チャンネル幅GWが1.5μｍ
以上では、閾値電圧Vtnは、ほぼ一定であり、チャンネ
ル幅GWが1.5μｍ以下になると、閾値電圧Vtnは高くな
る。従って、C-MOSインバータのN-MOSのチャンネル幅GW
を1.0μｍに設定したとすれば、C-MOSインバータの閾値
電圧Vt*は高くなる。
図であり、回路構成は第４図と同じなので同一図番を付
して説明を略する。C-MOSインバータを構成するN-MOS
は、ゲート電極がポリシリコンで形成され、その幅は、
配線電極の幅とほぼ同じく、約1.5μｍ程度である。こ
のゲート電極をマスクとしてドレイン及びソースを形成
するが、チャンネル幅GWは、1.5μｍ以下に形成され
る。チャンネル幅GWを狭くするとN-MOSの閾値電圧Vtnは
上昇する。第２図は、チャンネル幅GWと閾値電圧Vtnの
関係を示した特性図であり、チャンネル幅GWが1.5μｍ
以上では、閾値電圧Vtnは、ほぼ一定であり、チャンネ
ル幅GWが1.5μｍ以下になると、閾値電圧Vtnは高くな
る。従って、C-MOSインバータのN-MOSのチャンネル幅GW
を1.0μｍに設定したとすれば、C-MOSインバータの閾値
電圧Vt*は高くなる。
従って、電源電圧ＶDDが第４図に示した従来のC-MOS
インバータの閾値電圧Vt*近くになり、再び上昇した場
合にＢ点の電圧が寄生ダイオード（７）の順方向電圧分
高くなっても、Ｂ点の電圧は、本考案のC-MOSインバー
タ閾値電圧Vt*より低くなり、必ずリセットパルスが発
生することになる。
インバータの閾値電圧Vt*近くになり、再び上昇した場
合にＢ点の電圧が寄生ダイオード（７）の順方向電圧分
高くなっても、Ｂ点の電圧は、本考案のC-MOSインバー
タ閾値電圧Vt*より低くなり、必ずリセットパルスが発
生することになる。
第３図は、本考案の他の実施例を示す回路図である。
図において、第４図と同一部分には同一図番を付して説
明を略す。
図において、第４図と同一部分には同一図番を付して説
明を略す。
この実施例の特徴は、C-MOSインバータのN-MOSのソー
スと接地電圧の間にN-MOS（８）を設けたことである。
また、N-MOSとN-MOS（８）は、同一ウエル内に設けられ
るので、N-MOS（６）のバックゲートバイアス分閾値電
圧Vtnが上昇する。これにより、C-MOSインバータの閾値
電圧Vt*は高くなり、寄生ダイオード（７）の順方向電
圧分、Ｂ点の電圧が高くなっても、確実にリセットパル
スを発生することができる。
スと接地電圧の間にN-MOS（８）を設けたことである。
また、N-MOSとN-MOS（８）は、同一ウエル内に設けられ
るので、N-MOS（６）のバックゲートバイアス分閾値電
圧Vtnが上昇する。これにより、C-MOSインバータの閾値
電圧Vt*は高くなり、寄生ダイオード（７）の順方向電
圧分、Ｂ点の電圧が高くなっても、確実にリセットパル
スを発生することができる。
（ト）考案の効果 上述の如く、本考案によれば、リセットパルスが発生
する電圧レベルを高めることができるので、電源電圧の
瞬間的な低下に対してリセットパルスを発生できる。従
って、マイクロコンピュータなどの誤動作の防止に大き
な効果を奏する。
する電圧レベルを高めることができるので、電源電圧の
瞬間的な低下に対してリセットパルスを発生できる。従
って、マイクロコンピュータなどの誤動作の防止に大き
な効果を奏する。
第１図は、本考案の実施例を示す回路図、第２図は、閾
値電圧とチャンネル幅の関係を示す特性図、第３図は、
他の実施例を示す回路図、第４図は、従来例を示す回路
図である。 （１）（４）……コンデンサ、（２）……N-MOS、
（３）……P-MOS、（５）……P-MOS、（６）……N-MO
S、（７）……寄生ダイオード、（８）……N-MOS
値電圧とチャンネル幅の関係を示す特性図、第３図は、
他の実施例を示す回路図、第４図は、従来例を示す回路
図である。 （１）（４）……コンデンサ、（２）……N-MOS、
（３）……P-MOS、（５）……P-MOS、（６）……N-MO
S、（７）……寄生ダイオード、（８）……N-MOS
Claims (2)
- 【請求項１】２つの電源間に直列接続された第１のコン
デンサと第１のMOSと、 前記２つの電源間に直列接続されると共に、前記第１の
コンデンサと第１のMOSの接続点がゲートに接続され、
前記第１のコンデンサと共通に一方の電源にソースが接
続された第２のMOS及び前記第１のMOSと共通に他方の電
源に接続された第２のコンデンサと、 第２のMOS及び第２のコンデンサの接続点が入力に接続
されたC-MOSインバータと、を備えたリセットパルス発
生回路において、 前記C-MOSインバータを構成するN-MOSのチャンネル幅
は、N-MOSのチャンネル幅と閾値電圧の特性において、
チャンネル幅が狭くなることによって閾値電圧が上昇す
る領域のチャンネル幅とすることを特徴とするリセット
パルス発生回路。 - 【請求項２】電源電圧と接地電圧間に直列接続された第
１のコンデンサと第１のMOSと、 前記電源電圧と接地電圧間に直列接続されると共に、前
記第１のコンデンサと第１のMOSの接続点がゲートに接
続され、前記第１のコンデンサと共通に電源電源にソー
スが接続された第２のMOS及び前記第１のMOSと共通に接
地電圧に接続された第２のコンデンサと、 第２のMOS及び第２のコンデンサの接続点が入力に接続
されたC-MOSインバータと、を備えたリセットパルス発
生回路において、 前記C-MOSインバータを構成するN-MOSのソースと接地電
圧間に、ゲートが電源電圧に接続され前記N-MOSと同一
ウェル内に設けられた少なくとも１個以上のN-MOSを設
けたことを特徴とするリセットパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988150830U JP2536629Y2 (ja) | 1988-11-18 | 1988-11-18 | リセットパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988150830U JP2536629Y2 (ja) | 1988-11-18 | 1988-11-18 | リセットパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0272023U JPH0272023U (ja) | 1990-06-01 |
| JP2536629Y2 true JP2536629Y2 (ja) | 1997-05-21 |
Family
ID=31424323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988150830U Expired - Lifetime JP2536629Y2 (ja) | 1988-11-18 | 1988-11-18 | リセットパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536629Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566541A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Semiconductor logic circuit |
| JPS56100515A (en) * | 1980-01-17 | 1981-08-12 | Matsushita Electric Works Ltd | Reset circuit |
| JPS6273634U (ja) * | 1985-10-29 | 1987-05-12 |
-
1988
- 1988-11-18 JP JP1988150830U patent/JP2536629Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0272023U (ja) | 1990-06-01 |
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