JP2535021B2 - 輝度信号処理回路 - Google Patents
輝度信号処理回路Info
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- JP2535021B2 JP2535021B2 JP62157020A JP15702087A JP2535021B2 JP 2535021 B2 JP2535021 B2 JP 2535021B2 JP 62157020 A JP62157020 A JP 62157020A JP 15702087 A JP15702087 A JP 15702087A JP 2535021 B2 JP2535021 B2 JP 2535021B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオテープレコーダ（以下「VTR」と称
する）などの磁気記録再生装置に有用な輝度信号処理回
路に関する。
する）などの磁気記録再生装置に有用な輝度信号処理回
路に関する。
従来の技術 近年、テレビジヨン受像機やVTRの分野において、高
画質化の試みが行なわれている。
画質化の試みが行なわれている。
以下、図面を参照しながら、上述した従来のVTRの高
画質化技術の一例であるバーチカルエンフアシス回路に
ついて説明する。
画質化技術の一例であるバーチカルエンフアシス回路に
ついて説明する。
第２図において、１は1H遅延線であり、その出力側は
係数Kpを持つ第１の係数器２に接続されている。第１の
係数器２の出力側は第１の加算器３に接続され、この第
１の加算器３は、入力端子４からの入力信号と、第１の
係数器２の出力とを加算し、その結果を1H遅延線１に向
けて出力する。1H遅延線１の出力側は第２の係数器５に
も接続され、この第２の係数器５は係数（１−Kp）を持
つ。６は減算器で、この第２の係数器５の出力と入力端
子４からの入力信号との差をとり、その結果を第３の係
数器７に向けて出力する。第３の係数器７は係数Ｘを持
ち、リミツタ８に接続されている。９は第２の加算器
で、リミツタ８の出力と入力端子４からの入力信号とを
加算して出力する。
係数Kpを持つ第１の係数器２に接続されている。第１の
係数器２の出力側は第１の加算器３に接続され、この第
１の加算器３は、入力端子４からの入力信号と、第１の
係数器２の出力とを加算し、その結果を1H遅延線１に向
けて出力する。1H遅延線１の出力側は第２の係数器５に
も接続され、この第２の係数器５は係数（１−Kp）を持
つ。６は減算器で、この第２の係数器５の出力と入力端
子４からの入力信号との差をとり、その結果を第３の係
数器７に向けて出力する。第３の係数器７は係数Ｘを持
ち、リミツタ８に接続されている。９は第２の加算器
で、リミツタ８の出力と入力端子４からの入力信号とを
加算して出力する。
以上のように構成された従来のバーチカルエンフアシ
ス回路について、以下その動作について説明する。ま
ず、記録時においては、入力信号が入力端子４から入力
され、1H遅延線１および第１の係数器２を通り、第１の
加算器３でもとの入力信号と加算されることにより、垂
直方向のローパスフイルタがかけられる。このローパス
フイルタの出力を第２の係数器５を通したのち、減算器
６を用いて原信号との差をとる。この差出力を第３の係
数器７を通し、リミツタ８を通したのち、第２の加算器
９を用いて原信号と加算することにより、垂直方向のエ
ンフアシスをかける。再生時は、記録時と完全に逆特性
となるように係数Kp,Xの値を決めて、デイエンフアシス
を行ない、S/Nの改善を行なう。
ス回路について、以下その動作について説明する。ま
ず、記録時においては、入力信号が入力端子４から入力
され、1H遅延線１および第１の係数器２を通り、第１の
加算器３でもとの入力信号と加算されることにより、垂
直方向のローパスフイルタがかけられる。このローパス
フイルタの出力を第２の係数器５を通したのち、減算器
６を用いて原信号との差をとる。この差出力を第３の係
数器７を通し、リミツタ８を通したのち、第２の加算器
９を用いて原信号と加算することにより、垂直方向のエ
ンフアシスをかける。再生時は、記録時と完全に逆特性
となるように係数Kp,Xの値を決めて、デイエンフアシス
を行ない、S/Nの改善を行なう。
発明が解決しようとする問題点 しかしながら上記のような従来の構成では、通常のド
ロツプアウト補償用の遅延器やラインノイズキヤンセラ
ー用の遅延器などと別に、さらにバーチカルエンフアシ
ス用の遅延器が必要となり、遅延器が増え、その分コス
トが増大するという問題点を有していた。
ロツプアウト補償用の遅延器やラインノイズキヤンセラ
ー用の遅延器などと別に、さらにバーチカルエンフアシ
ス用の遅延器が必要となり、遅延器が増え、その分コス
トが増大するという問題点を有していた。
本発明は上記問題点に鑑み、1H遅延線を使用するのみ
で、ドロツプアウトコンペンセーシヨン，ラインノイズ
キヤンセラー，バーチカルエンフアシスおよびラインノ
イズキヤンセラーとバーチカルデイエンフアシスとを足
し合わせた特性の４機能を実現しようとするものであ
る。
で、ドロツプアウトコンペンセーシヨン，ラインノイズ
キヤンセラー，バーチカルエンフアシスおよびラインノ
イズキヤンセラーとバーチカルデイエンフアシスとを足
し合わせた特性の４機能を実現しようとするものであ
る。
問題点を解決するための手段 上記問題点を解決するために、本発明の輝度信号処理
回路は、1H遅延器と、この1H遅延器の出力をKp倍する第
１の係数器と、入力信号と前記第１の係数器の出力とを
加算し、その結果を前記1H遅延器に向けて出力する第１
の加算器と、前記1H遅延器の出力と前記第１の係数器の
出力との差をとる第１の減算器と、この第１の減算器の
出力と前記入力信号との差をとる第２の減算器と、この
第２の減算器の出力をＸ倍する第２の係数器と、この第
２の係数器の出力を新幅制限するリミツタと、このリミ
ツタの出力をドロツプアウト補償パルスによつてオン，
オフする第１のスイツチと、この第１のスイツチの出力
と前記入力信号との加算を行なう第２の加算器と、入力
端子と前記第１の加算器との間に設けられ、前記入力信
号と前記1H遅延器の出力とを、前記ドロツプアウト補償
パルスによつて切換える第２のスイツチと、前記第１の
係数器と第１の加算器および第１の減算器との間に設け
られ、前記ドロツプアウト補償パルスによつてオン，オ
フされる第３のスイツチとを具備し、垂直方向エンフア
シス時においては、Kp＝１かつＸ＝X1という係数を持
ち、ラインノイズキヤンセラー動作時においては、Kp＝
０または第３のスイツチがオフ、かつＸ＝X2という係数
を持ち、垂直方向デイエンフアシスとラインノイズキヤ
ンセラー動作とを兼ね合わせた動作特性時には、その特
性の伝達関数 1/（１＋ｍ）−mz-1 （ｍは係数,z-1は1H遅延器を意味する） と対応したＸ＝−m/（１＋ｍ）,Kp＝−Ｘという係数を
もつように構成したものである。
回路は、1H遅延器と、この1H遅延器の出力をKp倍する第
１の係数器と、入力信号と前記第１の係数器の出力とを
加算し、その結果を前記1H遅延器に向けて出力する第１
の加算器と、前記1H遅延器の出力と前記第１の係数器の
出力との差をとる第１の減算器と、この第１の減算器の
出力と前記入力信号との差をとる第２の減算器と、この
第２の減算器の出力をＸ倍する第２の係数器と、この第
２の係数器の出力を新幅制限するリミツタと、このリミ
ツタの出力をドロツプアウト補償パルスによつてオン，
オフする第１のスイツチと、この第１のスイツチの出力
と前記入力信号との加算を行なう第２の加算器と、入力
端子と前記第１の加算器との間に設けられ、前記入力信
号と前記1H遅延器の出力とを、前記ドロツプアウト補償
パルスによつて切換える第２のスイツチと、前記第１の
係数器と第１の加算器および第１の減算器との間に設け
られ、前記ドロツプアウト補償パルスによつてオン，オ
フされる第３のスイツチとを具備し、垂直方向エンフア
シス時においては、Kp＝１かつＸ＝X1という係数を持
ち、ラインノイズキヤンセラー動作時においては、Kp＝
０または第３のスイツチがオフ、かつＸ＝X2という係数
を持ち、垂直方向デイエンフアシスとラインノイズキヤ
ンセラー動作とを兼ね合わせた動作特性時には、その特
性の伝達関数 1/（１＋ｍ）−mz-1 （ｍは係数,z-1は1H遅延器を意味する） と対応したＸ＝−m/（１＋ｍ）,Kp＝−Ｘという係数を
もつように構成したものである。
作用 本発明は上記した構成によつて、1H遅延器のみで、垂
直方向エンフアシス、ラインノイズキヤンセラー、垂直
方向デイエンフアシスとラインノイズキヤンセラーとを
足し合わせた特性およびドロツプアウト補償の４つの機
能を達成することができ、コストパーフオーマンスのす
ぐれたシステムを構成できる。
直方向エンフアシス、ラインノイズキヤンセラー、垂直
方向デイエンフアシスとラインノイズキヤンセラーとを
足し合わせた特性およびドロツプアウト補償の４つの機
能を達成することができ、コストパーフオーマンスのす
ぐれたシステムを構成できる。
実施例 以下、本発明の一実施例の輝度信号処理回路につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
第１図において、11は1H遅延器であり、その出力側は
係数Kpを持つ第１の係数器12に接続されている。第１の
係数器12の出力側は、スイツチ13を介して第１の加算器
14に接続されている。この第１の加算器14は、スイツチ
13を経て供給される第１の係数器12の出力と、入力端子
15からスイツチ16を経て供給される入力信号とを加算
し、その結果を1H遅延器11に向けて出力する。1H遅延器
11の出力側は第１の減算器17にも接続され、この第１の
減算器17は、1H遅延器11の出力と、前記スイツチ13を経
た後でかつ第１の加算器14の手前における第１の係数器
12の出力との差をとる。第１の減算器17の出力側は第２
の減算器18に接続され、この第２の減算器18は、第１の
減算器17の出力と、スイツチ16を経た後でかつ第１の加
算器14の手前における入力信号との差をとる。第２の減
算器18の出力側は第２の係数器19に接続され、この第２
の係数器19は係数Ｘを持つ。第２の係数器19はリミツタ
20に接続され、このリミツタ20は、スイツチ21を介して
第２の加算器22に接続されている。第２の加算器22は、
スイツチ21を通つてきたリミツタ20の出力と、スイツチ
16を経た後でかつ第１の加算器14の手前における入力信
号との加算を行ない、その結果を出力する。前記スイツ
チ16は、第１の加算器14への接続点が、接点23または接
点24のいずれかに択一的に接続される切換スイツチで、
接点23は前述の入力端子15に接続され、接点24は1H遅延
器11の出力側に接続されている。25はドロツプアウト補
償パルスのための入力端子で、各スイツチ13,16,21に接
続されている。
係数Kpを持つ第１の係数器12に接続されている。第１の
係数器12の出力側は、スイツチ13を介して第１の加算器
14に接続されている。この第１の加算器14は、スイツチ
13を経て供給される第１の係数器12の出力と、入力端子
15からスイツチ16を経て供給される入力信号とを加算
し、その結果を1H遅延器11に向けて出力する。1H遅延器
11の出力側は第１の減算器17にも接続され、この第１の
減算器17は、1H遅延器11の出力と、前記スイツチ13を経
た後でかつ第１の加算器14の手前における第１の係数器
12の出力との差をとる。第１の減算器17の出力側は第２
の減算器18に接続され、この第２の減算器18は、第１の
減算器17の出力と、スイツチ16を経た後でかつ第１の加
算器14の手前における入力信号との差をとる。第２の減
算器18の出力側は第２の係数器19に接続され、この第２
の係数器19は係数Ｘを持つ。第２の係数器19はリミツタ
20に接続され、このリミツタ20は、スイツチ21を介して
第２の加算器22に接続されている。第２の加算器22は、
スイツチ21を通つてきたリミツタ20の出力と、スイツチ
16を経た後でかつ第１の加算器14の手前における入力信
号との加算を行ない、その結果を出力する。前記スイツ
チ16は、第１の加算器14への接続点が、接点23または接
点24のいずれかに択一的に接続される切換スイツチで、
接点23は前述の入力端子15に接続され、接点24は1H遅延
器11の出力側に接続されている。25はドロツプアウト補
償パルスのための入力端子で、各スイツチ13,16,21に接
続されている。
以上のように構成された信号処理回路において、以下
その動作を説明する。
その動作を説明する。
まず第１図において、スイツチ16が接点23の側に接続
され、スイツチ13がオン，スイツチ21がオンの状態にお
いて、バーチカルエンフアシスモード、ラインノイズキ
ヤンセラーモードおよびバーチカルデイエンフアシスと
ラインノイズキヤンセラーとを足しあわせたモードの３
つの場合の動作について説明する。
され、スイツチ13がオン，スイツチ21がオンの状態にお
いて、バーチカルエンフアシスモード、ラインノイズキ
ヤンセラーモードおよびバーチカルデイエンフアシスと
ラインノイズキヤンセラーとを足しあわせたモードの３
つの場合の動作について説明する。
まずバーチカルエンフアンスモードの場合において
は、入力信号は、第１図の入力端子15から入力され、接
点23の側に切換えられたスイツチ16を経て1H遅延部11を
通り、Kp＝K1となつた第１の係数器12へ送られる。第１
の係数器12でK1倍された信号は、スイツチ13を経て第１
の加算器14へ送られ、入力信号と加算平均される。一
方、1H遅延器11の出力は第１の減算器17へも送られ、こ
の第１の減算器17でレベルを合わされた後に第２の減算
器18で入力信号との差がとられる。この差成分は、Ｘ＝
X1となつた第２の係数器19によりX1倍され、リミツタ20
を通つたのち、第２の加算器22にて原信号と加算され
る。これにより垂直方向のエンフアシスが得られる。
は、入力信号は、第１図の入力端子15から入力され、接
点23の側に切換えられたスイツチ16を経て1H遅延部11を
通り、Kp＝K1となつた第１の係数器12へ送られる。第１
の係数器12でK1倍された信号は、スイツチ13を経て第１
の加算器14へ送られ、入力信号と加算平均される。一
方、1H遅延器11の出力は第１の減算器17へも送られ、こ
の第１の減算器17でレベルを合わされた後に第２の減算
器18で入力信号との差がとられる。この差成分は、Ｘ＝
X1となつた第２の係数器19によりX1倍され、リミツタ20
を通つたのち、第２の加算器22にて原信号と加算され
る。これにより垂直方向のエンフアシスが得られる。
次にラインノイズキヤンセラーモードの場合において
は、入力信号は、第１図の入力端子15から入力され、上
述のバーチカルエンフアシスモードの場合と同様に1H遅
延器11を通る。1H遅延器11の出力は、第２の減算器で入
力信号との差がとられる。しかし、このモードの場合に
は、第１の係数器12がKp＝０またはスイツチが13がオフ
となり、帰還係数は０となる。第２の減算器18の出力
は、Ｘ＝X2となつた第２の係数器19によりX2倍され、リ
ミツタ20を通つたのち、第２の加算器22にて原信号と加
算される。これにより、本回路は、微小信号のくし形フ
イルタ、すなわちラインノイズキヤンセラーとして動作
する。
は、入力信号は、第１図の入力端子15から入力され、上
述のバーチカルエンフアシスモードの場合と同様に1H遅
延器11を通る。1H遅延器11の出力は、第２の減算器で入
力信号との差がとられる。しかし、このモードの場合に
は、第１の係数器12がKp＝０またはスイツチが13がオフ
となり、帰還係数は０となる。第２の減算器18の出力
は、Ｘ＝X2となつた第２の係数器19によりX2倍され、リ
ミツタ20を通つたのち、第２の加算器22にて原信号と加
算される。これにより、本回路は、微小信号のくし形フ
イルタ、すなわちラインノイズキヤンセラーとして動作
する。
垂直方向デイエンフアシスとラインノイズキヤンセラ
ー動作の２つを１つの遅延器で構成する場合において
は、その特性の伝達関数として1/（１＋ｍ）−mz-1（ｍ
は係数,z-1は1H遅延器を意味する）を定める。この伝達
関数は、垂直方向デイエンフアシスとラインノイズキヤ
ンセラー特性の２つの特性を足し合わせた特性を示す。
入力信号は、入力端子15からスイツチ16を経て1H遅延器
11を通りKp＝−Ｘ＝m/（１＋ｍ）の関係を持つ第１の係
数器12へ送られる。第１の係数器12の出力は、スイツチ
13を通つた後に、第１の加算器14において入力信号と加
算される。また、第１の係数器12の出力は、第１の減算
器17により1H遅延器11からの出力との差がとられ、その
後第２の減算器18で入力信号との差がとられる。第２の
減算器18の出力は、Ｘ＝−m/（１＋ｍ）の関係をもつ第
２の係数器19を通り、リミツタ20を経た後に第２の加算
器22に送られて原信号と加算される。これにより、垂直
方向デイエンフアシスとラインノイズキヤンセラー特性
をあわせた特性を実現できる。
ー動作の２つを１つの遅延器で構成する場合において
は、その特性の伝達関数として1/（１＋ｍ）−mz-1（ｍ
は係数,z-1は1H遅延器を意味する）を定める。この伝達
関数は、垂直方向デイエンフアシスとラインノイズキヤ
ンセラー特性の２つの特性を足し合わせた特性を示す。
入力信号は、入力端子15からスイツチ16を経て1H遅延器
11を通りKp＝−Ｘ＝m/（１＋ｍ）の関係を持つ第１の係
数器12へ送られる。第１の係数器12の出力は、スイツチ
13を通つた後に、第１の加算器14において入力信号と加
算される。また、第１の係数器12の出力は、第１の減算
器17により1H遅延器11からの出力との差がとられ、その
後第２の減算器18で入力信号との差がとられる。第２の
減算器18の出力は、Ｘ＝−m/（１＋ｍ）の関係をもつ第
２の係数器19を通り、リミツタ20を経た後に第２の加算
器22に送られて原信号と加算される。これにより、垂直
方向デイエンフアシスとラインノイズキヤンセラー特性
をあわせた特性を実現できる。
上述のラインノイズキヤンセラーモードの場合、およ
び垂直方向デイエンフアシスとラインノイズキヤンセラ
ーモードをあわせた場合にドロツプアウトが生じると、
入力端子25からドロツプアウト補償パルスが入力され
る。このドロツプアウト補償パルスにより、スイツチ16
は接点24の側に切換えられ、スイツチ13はオフ、スイツ
チ21はオフとされる。そのため、1H遅延器11に蓄えられ
た情報が接点24の側に切換えられたスイツチ16を介して
第２の加算器に加えられて出力され、ドロツプアウト時
の補償が行なわれる。
び垂直方向デイエンフアシスとラインノイズキヤンセラ
ーモードをあわせた場合にドロツプアウトが生じると、
入力端子25からドロツプアウト補償パルスが入力され
る。このドロツプアウト補償パルスにより、スイツチ16
は接点24の側に切換えられ、スイツチ13はオフ、スイツ
チ21はオフとされる。そのため、1H遅延器11に蓄えられ
た情報が接点24の側に切換えられたスイツチ16を介して
第２の加算器に加えられて出力され、ドロツプアウト時
の補償が行なわれる。
発明の効果 以上のように本発明によれば、1H遅延器のみで、垂直
方向エンフアシス、ラインノイズキヤンセラー、垂直方
向デイエンフアシスとラインノイズキヤンセラー特性と
を足しあわせた特性およびドロツプアウト補償との４つ
の機能、特性を備えることができるというすぐれた効果
を得ることができる。
方向エンフアシス、ラインノイズキヤンセラー、垂直方
向デイエンフアシスとラインノイズキヤンセラー特性と
を足しあわせた特性およびドロツプアウト補償との４つ
の機能、特性を備えることができるというすぐれた効果
を得ることができる。
第１図は本発明の一実施例の輝度信号処理回路のブロツ
ク図、第２図は従来例の輝度信号処理回路のブロツク図
である。 11……1H遅延器、12……第１の係数器、13……スイツチ
（第３のスイツチ）、14……第１の加算器、15……入力
端子、16……スイツチ（第２のスイツチ）、17……第１
の減算器、18……第２の減算器、19……第２の係数器、
20……リミツタ、21……スイツチ（第１のスイツチ）、
22……第２の加算器。
ク図、第２図は従来例の輝度信号処理回路のブロツク図
である。 11……1H遅延器、12……第１の係数器、13……スイツチ
（第３のスイツチ）、14……第１の加算器、15……入力
端子、16……スイツチ（第２のスイツチ）、17……第１
の減算器、18……第２の減算器、19……第２の係数器、
20……リミツタ、21……スイツチ（第１のスイツチ）、
22……第２の加算器。
Claims (1)
- 【請求項１】1H遅延器と、この1H遅延器の出力をKp倍す
る第１の係数器と、入力信号と前記第１の係数器の出力
とを加算し、その結果を前記1H遅延器に向けて出力する
第１の加算器と、前記1H遅延器の出力と前記第１の係数
器の出力との差をとる第１の減算器と、この第１の減算
器の出力と前記入力信号との差をとる第２の減算器と、
この第２の減算器の出力をＸ倍する第２の係数器と、こ
の第２の係数器の出力を振幅制限するリミツタと、この
リミツタの出力をドロツプアウト補償パルスによつてオ
ン，オフする第１のスイツチと、この第１のスイツチの
出力と前記入力信号との加算を行なう第２の加算器と、
入力端子と前記第１の加算器との間に設けられ、前記入
力信号と前記1H遅延器の出力とを、前記ドロツプアウト
補償パルスによつて切換える第２のスイツチと、前記第
１の係数器と第１の加算器および第１の減算器との間に
設けられ、前記ドロツプアウト補償パルスによつてオ
ン，オフされる第３のスイツチとを具備し、垂直方向エ
ンフアシス時においては、Kp＝１かつＸ＝X1という係数
を持ち、ラインノイズキヤンセラー動作時においては、
Kp＝０または第３のスイツチがオフ、かつＸ＝X2という
係数を持ち、垂直方向デイエンフアシスとラインノイズ
キヤンセラー動作とを兼ね合わせた動作特性時には、そ
の特性の伝達関数 1/（１＋ｍ）−mz-1 （ｍは係数,z-1は1H遅延器を意味する） と対応したＸ＝−m/（１＋ｍ）,Kp＝−Ｘという係数を
持つように構成した輝度信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62157020A JP2535021B2 (ja) | 1987-06-24 | 1987-06-24 | 輝度信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62157020A JP2535021B2 (ja) | 1987-06-24 | 1987-06-24 | 輝度信号処理回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPS641380A JPS641380A (en) | 1989-01-05 |
| JPH011380A JPH011380A (ja) | 1989-01-05 |
| JP2535021B2 true JP2535021B2 (ja) | 1996-09-18 |
Family
ID=15640427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62157020A Expired - Lifetime JP2535021B2 (ja) | 1987-06-24 | 1987-06-24 | 輝度信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535021B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2731037B2 (ja) * | 1990-01-31 | 1998-03-25 | 三洋電機株式会社 | ノイズ除去回路 |
-
1987
- 1987-06-24 JP JP62157020A patent/JP2535021B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS641380A (en) | 1989-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |