JP2531781B2 - 減算回路 - Google Patents
減算回路Info
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- JP2531781B2 JP2531781B2 JP1087891A JP8789189A JP2531781B2 JP 2531781 B2 JP2531781 B2 JP 2531781B2 JP 1087891 A JP1087891 A JP 1087891A JP 8789189 A JP8789189 A JP 8789189A JP 2531781 B2 JP2531781 B2 JP 2531781B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は減算回路に係り、特に集積化が容易で低コス
トな回路構成の減算回路に関する。
トな回路構成の減算回路に関する。
本発明は、暗時出力を含む光信号から暗時出力を除去
する光電変換装置の減算回路に好適に用いられるもので
ある。
する光電変換装置の減算回路に好適に用いられるもので
ある。
［従来の技術］ センサ装置に要求される特性の一つに高S/N比があ
る。つまり、信号成分を大きくし、雑音成分を小さくす
ることが要求される。
る。つまり、信号成分を大きくし、雑音成分を小さくす
ることが要求される。
ところが、雑音成分については、センサ部のパターン
・レイアウトや製造プロセスに依存するところが大き
く、またセンサ部の解像度を上げるため、画素サイズを
小さくし、集積化するほど、画素ごとのデバイス特性の
差異が顕著になり、FPN（Fixed Pattern Noise）が大き
く、S/N比が劣化する傾向が見られる。このFPNは画素デ
バイス間の種々の特性が密接に関係しており、これを低
減することは困難でありセンサ装置を構成する上で最も
重要な課題となっていた。
・レイアウトや製造プロセスに依存するところが大き
く、またセンサ部の解像度を上げるため、画素サイズを
小さくし、集積化するほど、画素ごとのデバイス特性の
差異が顕著になり、FPN（Fixed Pattern Noise）が大き
く、S/N比が劣化する傾向が見られる。このFPNは画素デ
バイス間の種々の特性が密接に関係しており、これを低
減することは困難でありセンサ装置を構成する上で最も
重要な課題となっていた。
かる課題を解決するために、センサ部から、まず蓄積
開始時の出力（FPNを含む）を読み取り、次に蓄積終了
時の光信号（FPNを含む）を読み取り、その後この差を
取ることで、FPNのない光信号成分だけを直接出力でき
るようにする減算回路を有する装置が考えだされた。
開始時の出力（FPNを含む）を読み取り、次に蓄積終了
時の光信号（FPNを含む）を読み取り、その後この差を
取ることで、FPNのない光信号成分だけを直接出力でき
るようにする減算回路を有する装置が考えだされた。
第８図は従来のセンサ装置に用いられる減算回路の一
構成例を示す部分回路構成図である。
構成例を示す部分回路構成図である。
同図において、C211はセンサからの蓄積開始時の出力
を蓄積するコンデンサであり、C221は固定パターンノイ
ズを含む蓄積終了時信号を蓄積するコンデンサである。
そして、コンデンサC211及びC221は、スイッチ手段M211
及びM211を介してセンサに接続され、またスイッチ手段
M212,M222を介して差動アンプA5に接続される。
を蓄積するコンデンサであり、C221は固定パターンノイ
ズを含む蓄積終了時信号を蓄積するコンデンサである。
そして、コンデンサC211及びC221は、スイッチ手段M211
及びM211を介してセンサに接続され、またスイッチ手段
M212,M222を介して差動アンプA5に接続される。
蓄積開始時の出力と固定パターンノイズを含む蓄積終
了時信号とは差動アンプA5に同時に出力され、差動アン
プA5によって蓄積開始時信号と固定パターンノイズを含
む蓄積終了信号との差がとられ、固定パターンノイズを
含まない光信号が出力される。
了時信号とは差動アンプA5に同時に出力され、差動アン
プA5によって蓄積開始時信号と固定パターンノイズを含
む蓄積終了信号との差がとられ、固定パターンノイズを
含まない光信号が出力される。
［発明が解決しようとする課題］ しかしながら、第８図に示した光電変換装置は、差動
アンプの周波数特性等から光電変換装置全体を集積化す
ることが困難であった。
アンプの周波数特性等から光電変換装置全体を集積化す
ることが困難であった。
［課題を解決するための手段］ 本発明の減算回路は、第一の信号源と接続される第一
のスイッチ手段と、第二の信号源と接続される第二のス
イッチ手段と、該第一のスイッチ手段と該第二のスイッ
チ手段の出力側に共通接続された容量手段とを有し、 前記第一の信号源と前記第二の信号源のうち一方の信
号の前記容量手段に出力し、その後他方の信号を前記容
量手段に出力することによって、前記第一の信号源と前
記第二の信号源との差信号を前記容量手段の出力側から
得ることを特徴とする。
のスイッチ手段と、第二の信号源と接続される第二のス
イッチ手段と、該第一のスイッチ手段と該第二のスイッ
チ手段の出力側に共通接続された容量手段とを有し、 前記第一の信号源と前記第二の信号源のうち一方の信
号の前記容量手段に出力し、その後他方の信号を前記容
量手段に出力することによって、前記第一の信号源と前
記第二の信号源との差信号を前記容量手段の出力側から
得ることを特徴とする。
［作用］ 本発明の減算回路において、第一の信号源と接続され
る第一のスイッチ手段を用いて、第一の信号源から信号
を容量手段に出力し（このときの容量手段の電位をV1と
する）、容量手段の出力側を基準電位、例えばGNDに設
定しておく。
る第一のスイッチ手段を用いて、第一の信号源から信号
を容量手段に出力し（このときの容量手段の電位をV1と
する）、容量手段の出力側を基準電位、例えばGNDに設
定しておく。
その後、第二の信号源と接続される第二のスイッチ手
段を用いて、第二の信号源から信号を容量手段に出力
（このときの容量手段の電位をV2とする）すると、容量
手段の入力側の電位変動はV2−V1となる。この時、容量
手段の出力側の電位変動は基準電位からV2−V1となる。
すなわち、容量手段の出力からは、第一の信号源からの
信号と前記第二の信号源からの信号との差信号を出力す
ることができる。
段を用いて、第二の信号源から信号を容量手段に出力
（このときの容量手段の電位をV2とする）すると、容量
手段の入力側の電位変動はV2−V1となる。この時、容量
手段の出力側の電位変動は基準電位からV2−V1となる。
すなわち、容量手段の出力からは、第一の信号源からの
信号と前記第二の信号源からの信号との差信号を出力す
ることができる。
［実施例］ 以下、本発明の実施例を図面を用いて詳細に説明す
る。
る。
第１図は、本発明の減算回路の基本構成を説明するた
めの回路構成図である。
めの回路構成図である。
第１図において、S1は第一の信号源への接続端子、M1
はクロックφＡによって第一の信号源からの信号のON−
OFF制御を行うMOSトランジスタ、S2は第二の信号源への
接続端子、M2はクロックφＢによって第二の信号源から
の信号のON−OFF制御を行うMOSトランジスタである。
はクロックφＡによって第一の信号源からの信号のON−
OFF制御を行うMOSトランジスタ、S2は第二の信号源への
接続端子、M2はクロックφＢによって第二の信号源から
の信号のON−OFF制御を行うMOSトランジスタである。
MOSトランジスタM1とMOSトランジスタM2は接点P1で共
通接続されて、コンデンサＣに接続され、コンデンサＣ
は出力アンプA1に接続される。コンデンサＣの接点P1側
はクロックφＣによってON−OFF制御されるMOSトランジ
スタM4に接続され、配線およびコンデンサに蓄積された
電荷がリセット可能となっている。また、コンデンサＣ
の出力アンプA1接続側はクロックφＡによってON−OFF
制御されるMOSトランジスタM3に接点P2で接続され、基
準電位（VR）を印加可能となっている。
通接続されて、コンデンサＣに接続され、コンデンサＣ
は出力アンプA1に接続される。コンデンサＣの接点P1側
はクロックφＣによってON−OFF制御されるMOSトランジ
スタM4に接続され、配線およびコンデンサに蓄積された
電荷がリセット可能となっている。また、コンデンサＣ
の出力アンプA1接続側はクロックφＡによってON−OFF
制御されるMOSトランジスタM3に接点P2で接続され、基
準電位（VR）を印加可能となっている。
以下、この減算回路の動作を説明する。
第２図は、上記回路の動作を説明するためのタイミン
グチャートである。
グチャートである。
第２図において、まず、時速t0にパルスφＡが立上が
り、MOSトランジスタM1,M3がON状態になると、第一の信
号源からの信号電圧V1が接点P1に読み出されると同時に
接点P2は基準電位（ＶR）にリセットされる。
り、MOSトランジスタM1,M3がON状態になると、第一の信
号源からの信号電圧V1が接点P1に読み出されると同時に
接点P2は基準電位（ＶR）にリセットされる。
次に、時刻t1でクロックφＡが立ち下がり、MOSトラ
ンジスタM1,M3がOFF状態になると、接点P2はハイ・イン
ピーダンス状態となる。
ンジスタM1,M3がOFF状態になると、接点P2はハイ・イン
ピーダンス状態となる。
次に、時刻t2でクロックφＢが立ち上り、MOSトラン
ジスタM2がON状態になると第二の信号源からの信号電圧
V2（ここではV2＞V1とする）が接点P1に読み出される。
ジスタM2がON状態になると第二の信号源からの信号電圧
V2（ここではV2＞V1とする）が接点P1に読み出される。
この時、接点P1の電位はV1からV2まで上昇し、接点P1
と接点P2との間に設けた容量Ｃによって、接点P2の電位
は基準電位VRから（V2−V1）だけ上昇する。従ってアン
プA1からは、この差信号（V2−V1）に対応する信号が出
力される。
と接点P2との間に設けた容量Ｃによって、接点P2の電位
は基準電位VRから（V2−V1）だけ上昇する。従ってアン
プA1からは、この差信号（V2−V1）に対応する信号が出
力される。
次に、時刻t3において、クロックφＢが立ち下がって
MOSトランジスタM2がOFF状態になり、さらに時刻t4にお
いて、クロックφＣが立ち上がってMOSトランジスタM4
がON状態になると、接点P1側の配線およびコンデンサに
蓄積された電荷がリセットされ、次の信号読み出しに備
える。
MOSトランジスタM2がOFF状態になり、さらに時刻t4にお
いて、クロックφＣが立ち上がってMOSトランジスタM4
がON状態になると、接点P1側の配線およびコンデンサに
蓄積された電荷がリセットされ、次の信号読み出しに備
える。
以下、本発明の減算回路の実施例として、本発明を光
電変換装置に用いた場合を取上げて説明する。
電変換装置に用いた場合を取上げて説明する。
第３図は、本発明の減算回路の第１実施例を示す光電
変換装置の回路構成図である。
変換装置の回路構成図である。
同図に示すように、センサ・トランジスタQ1〜Qnのベ
ースにはMOSトランジスタM11〜M1nが接続され、パルス
φBRのON−OFF制御によって電圧ＶBBがそれぞれ印加さ
れる。センサ・トランジスタQ1〜Qnのそれぞれのエミッ
タは、MOSトランジスタM21〜M2nに接続され、さらにMOS
トランジスタM31〜M3n,MOSトランジスタM41〜M4nを介し
てコンデンサＣP１〜ＣPn,コンデンサＣD１〜ＣDｎに接
続される。
ースにはMOSトランジスタM11〜M1nが接続され、パルス
φBRのON−OFF制御によって電圧ＶBBがそれぞれ印加さ
れる。センサ・トランジスタQ1〜Qnのそれぞれのエミッ
タは、MOSトランジスタM21〜M2nに接続され、さらにMOS
トランジスタM31〜M3n,MOSトランジスタM41〜M4nを介し
てコンデンサＣP１〜ＣPn,コンデンサＣD１〜ＣDｎに接
続される。
MOSトランジスタM21〜M2nはパルスφVRSによってON−
OFF制御され、電圧ＶVRがセンサ・トランジスタQ1〜Qn
のエミッタにそれぞれ印加可能となっている。MOSトラ
ンジスタM31〜M3nはパルスφTPによってON−OFF制御さ
れ、MOSトランジスタM41〜M4nはパルスφTDによってON
−OFF制御される。コンデンサCP1〜CPn、コンデンサCD1
〜CDnはそれぞれバッファB11〜B1n、バッファB21〜B2n
を介してMOSトランジスタM51〜M5n、MOSトランジスタM6
1〜M6nに接続される。MOSトランジスタM51とMOSトラン
ジスタM61、MOSトランジスタM52とMOSトランジスタM6
2、・・・、MOSトランジスタM5nとMOSトランジスタM6n
のゲートは共通接続されて、シフトレジスタによって順
次走査される。シフトレジスタを順次制御することによ
って、コンデンサＣP１とコンデンサＣD１、コンデンサ
ＣP２とコンデンサＣD２、・・・、コンデンサＣPｎと
コンデンサＣDｎに蓄積された信号が水平転送ラインl1,
l2に転送される。
OFF制御され、電圧ＶVRがセンサ・トランジスタQ1〜Qn
のエミッタにそれぞれ印加可能となっている。MOSトラ
ンジスタM31〜M3nはパルスφTPによってON−OFF制御さ
れ、MOSトランジスタM41〜M4nはパルスφTDによってON
−OFF制御される。コンデンサCP1〜CPn、コンデンサCD1
〜CDnはそれぞれバッファB11〜B1n、バッファB21〜B2n
を介してMOSトランジスタM51〜M5n、MOSトランジスタM6
1〜M6nに接続される。MOSトランジスタM51とMOSトラン
ジスタM61、MOSトランジスタM52とMOSトランジスタM6
2、・・・、MOSトランジスタM5nとMOSトランジスタM6n
のゲートは共通接続されて、シフトレジスタによって順
次走査される。シフトレジスタを順次制御することによ
って、コンデンサＣP１とコンデンサＣD１、コンデンサ
ＣP２とコンデンサＣD２、・・・、コンデンサＣPｎと
コンデンサＣDｎに蓄積された信号が水平転送ラインl1,
l2に転送される。
水平転送ラインl1,l2は、減算回路構成部Ｘに接続さ
れる。なお、減算回路構成部Ｘは、基準電位ＶRがGNDで
ある点を除いて上述した減算回路と同等であり、同一符
号の付して構成説明を略するものとする。
れる。なお、減算回路構成部Ｘは、基準電位ＶRがGNDで
ある点を除いて上述した減算回路と同等であり、同一符
号の付して構成説明を略するものとする。
第４図は、上記回路の動作を説明するためのタイミン
グチャートである。
グチャートである。
まず、時刻t1において、クロックφTPが立ち上がり、
MOSトランジスタM31〜M3nがON状態になり、蓄積終了時
信号（固定パターンノイズを含む）が全画素一括に一時
蓄積容量ＣP１〜ＣPｎに転送される。
MOSトランジスタM31〜M3nがON状態になり、蓄積終了時
信号（固定パターンノイズを含む）が全画素一括に一時
蓄積容量ＣP１〜ＣPｎに転送される。
次に、時刻t2においてクロックφTPが立ち下がりMOS
トランジスタM31〜M3nがOFF状態になり、時刻t3におい
てクロックφBRが立ち下がり、トランジスタM11〜M1nが
ON状態になると、センサ・トランジスタQ1〜Qnのベース
電位が全画素についてＶBBにリセットされる（これを完
全リセット動作という）。
トランジスタM31〜M3nがOFF状態になり、時刻t3におい
てクロックφBRが立ち下がり、トランジスタM11〜M1nが
ON状態になると、センサ・トランジスタQ1〜Qnのベース
電位が全画素についてＶBBにリセットされる（これを完
全リセット動作という）。
次に、時刻t4においてクロックφBRが立ち上がり、ト
ランジスタM11〜M1nがOFF状態になり、時刻t5において
クロックφVRSが立ち上がり、トランジスタM21〜M2nがO
N状態となると、センサ・トランジスタQ1〜Qnのエミッ
タ電位がＶVRにリセットされる（これを過渡リセット動
作という）。
ランジスタM11〜M1nがOFF状態になり、時刻t5において
クロックφVRSが立ち上がり、トランジスタM21〜M2nがO
N状態となると、センサ・トランジスタQ1〜Qnのエミッ
タ電位がＶVRにリセットされる（これを過渡リセット動
作という）。
この過渡リセット動作中に、時刻t6から時刻t7におい
て、クロックφTDが立ち上がり、トランジスタM41〜M4n
がON状態になり、過度リセット動作終了時の電位、つま
り蓄積動作開始時の電位がコンデンサＣD１〜ＣDｎに転
送される。
て、クロックφTDが立ち上がり、トランジスタM41〜M4n
がON状態になり、過度リセット動作終了時の電位、つま
り蓄積動作開始時の電位がコンデンサＣD１〜ＣDｎに転
送される。
次に、時刻t7からセンサ・トランジスタQ1〜Qnへの新
たな信号の蓄積が開始され、その間に既に述べたコンデ
ンサＣP１〜ＣPｎ、コンデンサＣD１〜ＣDｎに転送され
た蓄積終了時信号（固定パターンノイズを含む）及び蓄
積動作開始時の出力がバッファB11〜B1n、MOSトランジ
スタM51〜M5n、水平転送ラインl2およびバッファB21〜B
2n、MOSトランジスタM61〜M6n、水平転送ラインl1を通
して逐次出力される。
たな信号の蓄積が開始され、その間に既に述べたコンデ
ンサＣP１〜ＣPｎ、コンデンサＣD１〜ＣDｎに転送され
た蓄積終了時信号（固定パターンノイズを含む）及び蓄
積動作開始時の出力がバッファB11〜B1n、MOSトランジ
スタM51〜M5n、水平転送ラインl2およびバッファB21〜B
2n、MOSトランジスタM61〜M6n、水平転送ラインl1を通
して逐次出力される。
蓄積終了時信号（固定パターンノイズを含む）及び蓄
積開始時出力の出力動作は、まずシフトレジスタより、
MOSトランジスタM51,M61にクロックφ１が印加され、コ
ンデンサＣP1,CD１のキャリアはバッファB11,バッファB
21を通して水平転送ラインl2,l1に読み出される。次に
前述した本発明の減算回路を用いて、光信号から暗時出
力を引いた差信号を取り出す。
積開始時出力の出力動作は、まずシフトレジスタより、
MOSトランジスタM51,M61にクロックφ１が印加され、コ
ンデンサＣP1,CD１のキャリアはバッファB11,バッファB
21を通して水平転送ラインl2,l1に読み出される。次に
前述した本発明の減算回路を用いて、光信号から暗時出
力を引いた差信号を取り出す。
読み出し動作の前半、つまり時刻t8〜t9では、クロッ
クφＡはハイ・レベルにあるので、MOSトランジスタM1,
M3はON状態になっている。従って、節点P1,P2の電位は
それぞれ蓄積開始時の出力レベル、GNDになる。
クφＡはハイ・レベルにあるので、MOSトランジスタM1,
M3はON状態になっている。従って、節点P1,P2の電位は
それぞれ蓄積開始時の出力レベル、GNDになる。
次に、読み出し動作の後半、つまり時刻t9〜t10で
は、クロックφＢがハイレベルにあるので、MOSトラン
ジスタM2はON状態になり、接点P1の電位はＶNらＶS+N
（蓄積終了時信号レベル）になる。この時、接点P2はフ
ローティング状態にあるので、節点P1の電位上昇分（V
s）だけ、節点P2の電位はGNDレベルから上昇し、そのレ
ベルが最終的に出力される。その後、時刻t10で、シフ
トレジスタからのクロックφ１はローレベルになるとと
もに、クロックφＣが立ち上がり、その前半（時刻t10
〜t11）でクロックφＡがハイレベルになり、トランジ
スタM1,M3がON状態になり、接点P1,P2および水平転送ラ
インl1がリセットされる。次に後半（時刻t11〜t12）
で、クロックφＢがハイレベルになり、トランジスタM2
がON状態になり、水平転送ラインl2もリセットされる。
は、クロックφＢがハイレベルにあるので、MOSトラン
ジスタM2はON状態になり、接点P1の電位はＶNらＶS+N
（蓄積終了時信号レベル）になる。この時、接点P2はフ
ローティング状態にあるので、節点P1の電位上昇分（V
s）だけ、節点P2の電位はGNDレベルから上昇し、そのレ
ベルが最終的に出力される。その後、時刻t10で、シフ
トレジスタからのクロックφ１はローレベルになるとと
もに、クロックφＣが立ち上がり、その前半（時刻t10
〜t11）でクロックφＡがハイレベルになり、トランジ
スタM1,M3がON状態になり、接点P1,P2および水平転送ラ
インl1がリセットされる。次に後半（時刻t11〜t12）
で、クロックφＢがハイレベルになり、トランジスタM2
がON状態になり、水平転送ラインl2もリセットされる。
このような一連の読み出し動作が画素毎に順次行わ
れ、光信号が出力される。この時、蓄積開始時出力レベ
ルが画素毎にバラツキがあっても、出力端子には固定パ
ターンノイズを含まない蓄積終了時信号レベルのみが出
力されるので、S/N比の高い光情報が得られる。
れ、光信号が出力される。この時、蓄積開始時出力レベ
ルが画素毎にバラツキがあっても、出力端子には固定パ
ターンノイズを含まない蓄積終了時信号レベルのみが出
力されるので、S/N比の高い光情報が得られる。
第５図は、本発明の減算回路の第２実施例を示す光電
変換装置の回路構成図である。
変換装置の回路構成図である。
第６図は、上記回路の基本構成を説明するためのタイ
ミングチャートである。
ミングチャートである。
第５図に示すように、本実施例は、画素からの出力を
上下二段、さらに上下段それぞれに二分割した四線読み
出し方式の光電変換装置である。
上下二段、さらに上下段それぞれに二分割した四線読み
出し方式の光電変換装置である。
なお、四分割した水平転送ラインの各々１ラインにつ
いてのセンサ構成部および減算回路構成部は、１実施例
と同等であり、構成および動作についての詳細説明につ
いては省略する。
いてのセンサ構成部および減算回路構成部は、１実施例
と同等であり、構成および動作についての詳細説明につ
いては省略する。
第５図，第６図に示すように、クロックφC1、φC2、
φC3、φC4は順次走査されて、蓄積開始時出力、蓄積終
了後信号をそれぞれ、水平転送ラインl1a,l2a、水平転
送ラインl1b,l2b、水平転送ラインl1c,l2c、水平転送ラ
インl1d,l2dに出力する。
φC3、φC4は順次走査されて、蓄積開始時出力、蓄積終
了後信号をそれぞれ、水平転送ラインl1a,l2a、水平転
送ラインl1b,l2b、水平転送ラインl1c,l2c、水平転送ラ
インl1d,l2dに出力する。
減算回路構成部Xa〜Xdは第１実施例における減算回路
構成部Ｘに対応するものであるが、ここではアンプは設
けられていない。MOSトランジスタM1a〜M4a、M1b〜M4
b、M1c〜M4c、M1d〜M4dはMOSトランジスタM1〜M4に対応
し、コンデンサC1〜C4はコンデンサＣに対応する。減算
回路構成部Xa〜Xdの接点Q1〜Q4からの出力は、それぞれ
クロックφC3、φC4、φC2、φC1によってON−OFF制御
されるMOSトランジスタM5a〜M5dに接続される。MOSトラ
ンジスタM5a,M5bは共通接続され、アンプA2を介してク
ロックφA0によってON−OFF制御されるMOSトランジスタ
M6に接続され、またMOSトランジスタM5c,M5dは共通接続
され、アンプA3を介してクロックφB0によってON−OFF
制御されるMOSトランジスタM7に接続される。
構成部Ｘに対応するものであるが、ここではアンプは設
けられていない。MOSトランジスタM1a〜M4a、M1b〜M4
b、M1c〜M4c、M1d〜M4dはMOSトランジスタM1〜M4に対応
し、コンデンサC1〜C4はコンデンサＣに対応する。減算
回路構成部Xa〜Xdの接点Q1〜Q4からの出力は、それぞれ
クロックφC3、φC4、φC2、φC1によってON−OFF制御
されるMOSトランジスタM5a〜M5dに接続される。MOSトラ
ンジスタM5a,M5bは共通接続され、アンプA2を介してク
ロックφA0によってON−OFF制御されるMOSトランジスタ
M6に接続され、またMOSトランジスタM5c,M5dは共通接続
され、アンプA3を介してクロックφB0によってON−OFF
制御されるMOSトランジスタM7に接続される。
MOSトランジスタM6,M7は共通接続されて、コンデンサ
CsおよびアンプA4に接続される。
CsおよびアンプA4に接続される。
第６図において、Q1,Q2,Q3,Q4は第５図における接点Q
1,Q2,Q3,Q4の電位、VoutはアンプA4からの出力を示す。
1,Q2,Q3,Q4の電位、VoutはアンプA4からの出力を示す。
第１実施例では、光信号が出力されるのはφ１クロッ
クの1/4周期の時間であったが、本実施例では、水平信
号ラインを四分割し、それぞれの位相を90゜ずらせるこ
とにより、出力端では光信号が連続して現れるようにし
た。また容量Csにより、サンプルホールド機能を持たせ
た。
クの1/4周期の時間であったが、本実施例では、水平信
号ラインを四分割し、それぞれの位相を90゜ずらせるこ
とにより、出力端では光信号が連続して現れるようにし
た。また容量Csにより、サンプルホールド機能を持たせ
た。
次に、上記光電変換装置を適用した画像読取装置の一
例を示す。
例を示す。
第７図は、画像読取装置の一例の概略的構成図であ
る。
る。
同図において、原稿501は読取り部505に対して相対的
に矢印Ｙ方向に機械的に移動する。また、画像の読み取
りは、本発明の光電変換装置たるイメージセンサ504に
よって矢印Ｘ方向に走査することで行われる。
に矢印Ｙ方向に機械的に移動する。また、画像の読み取
りは、本発明の光電変換装置たるイメージセンサ504に
よって矢印Ｘ方向に走査することで行われる。
まず、高原502からの光は原稿501で反射し、その反射
光が結像光学系503を通してイメージセンサ504上に像を
結像する。これによって、イメージセンサ504には入射
光の強さに対応したキャリアが蓄積され、光電変換され
て画像信号として出力する。
光が結像光学系503を通してイメージセンサ504上に像を
結像する。これによって、イメージセンサ504には入射
光の強さに対応したキャリアが蓄積され、光電変換され
て画像信号として出力する。
この画像信号は、AD変換器506によりデジタル変換さ
れ、画像処理部507内のメモリに画像データとして取り
込まれる。そして、シューディング補正、色補正等の処
理が行われ、パソコン508又はプリンタ等へ送信され
る。
れ、画像処理部507内のメモリに画像データとして取り
込まれる。そして、シューディング補正、色補正等の処
理が行われ、パソコン508又はプリンタ等へ送信され
る。
こうしてＸ方向の走査の画像信号転送が終了すると、
原稿501がＹ方向へ相対的に移動し、以下同様の動作を
繰り返すことで、原稿501の前画像を電気信号に変換し
画像情報として取り出すことができる。
原稿501がＹ方向へ相対的に移動し、以下同様の動作を
繰り返すことで、原稿501の前画像を電気信号に変換し
画像情報として取り出すことができる。
［発明の効果］ 以上詳細に説明したように、本発明による減算回路に
よれば、差動アンプ等の集積化が困難な回路構成部材を
用いる必要なく、回路の一体化が容易なため、低コスト
で、小型の装置を構成することが可能となる。
よれば、差動アンプ等の集積化が困難な回路構成部材を
用いる必要なく、回路の一体化が容易なため、低コスト
で、小型の装置を構成することが可能となる。
第１図は、本発明の減算回路の基本構成を説明するため
の回路構成図である。 第２図は、上記回路の動作を説明するためのタイミング
チャートである。 第３図は、本発明の減算回路の第１実施例を示す光電変
換装置の回路構成図である。 第４図は、本発明の減算回路の第１実施例を説明するた
めのタイミングチャートである。 第５図は、本発明の減算回路の第２実施例を示す光電変
換装置の回路構成図である。 第６図は、本発明の減算回路の第２実施例を説明するた
めのタイミングチャートである。 第７図は、画像読取装置の一例の概略的構成図である。 第８図は従来のセンサ装置に用いられる減算回路の一構
成例を示す部分回路構成図である。 S1:第一の信号源への接続端子、S2:第二の信号源への接
続端子、M1,M2,M3,M4:MOSトランジスタ、P1,P1:接点、
C:コンデンサ、A1:アンプ、φA,φB,φC:クロック。
の回路構成図である。 第２図は、上記回路の動作を説明するためのタイミング
チャートである。 第３図は、本発明の減算回路の第１実施例を示す光電変
換装置の回路構成図である。 第４図は、本発明の減算回路の第１実施例を説明するた
めのタイミングチャートである。 第５図は、本発明の減算回路の第２実施例を示す光電変
換装置の回路構成図である。 第６図は、本発明の減算回路の第２実施例を説明するた
めのタイミングチャートである。 第７図は、画像読取装置の一例の概略的構成図である。 第８図は従来のセンサ装置に用いられる減算回路の一構
成例を示す部分回路構成図である。 S1:第一の信号源への接続端子、S2:第二の信号源への接
続端子、M1,M2,M3,M4:MOSトランジスタ、P1,P1:接点、
C:コンデンサ、A1:アンプ、φA,φB,φC:クロック。
Claims (3)
- 【請求項１】第一の信号源と接続される第一のスイッチ
手段と、第二の信号源と接続される第二のスイッチ手段
と、該第一のスイッチ手段と該第二のスイッチ手段の出
力側に共通接続された容量手段とを有し、 前記第一の信号源と前記第二の信号源のうち一方の信号
を前記容量手段に出力し、その後他方の信号を前記容量
手段に出力することによって、前記第一の信号源からの
信号と前記第二の信号源からの信号との差信号を前記容
量手段の出力側から得る減算回路。 - 【請求項２】請求項１記載の減算回路において、前記第
一の信号源および前記第二の信号源がバッファ手段を有
する減算回路。 - 【請求項３】請求項１記載の減算回路において、第一の
信号源が光センサからの蓄積開始時の信号を出力する信
号源であって、第二の信号源が光センサからの蓄積終了
時の光信号を出力する信号源であり、 第一の信号源から前記容量手段に蓄積開始時の出力を出
力し、その後第二の信号源から前記容量手段に蓄積終了
時の光信号を出力することによって、固定パターン・ノ
イズのない光信号を前記容量手段の出力から得る減算回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087891A JP2531781B2 (ja) | 1989-04-10 | 1989-04-10 | 減算回路 |
| US07/508,893 US5162912A (en) | 1989-04-10 | 1990-04-05 | Photoelectric conversion apparatus eliminating noise in an output signal |
| EP90303710A EP0392754B1 (en) | 1989-04-10 | 1990-04-06 | Photoelectric conversion apparatus |
| DE69010737T DE69010737T2 (de) | 1989-04-10 | 1990-04-06 | Photoelektrische Wandlungsvorrichtung. |
| US08/038,053 US5339106A (en) | 1989-04-10 | 1993-03-25 | Photoelectric conversion apparatus eliminating noise in an output signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087891A JP2531781B2 (ja) | 1989-04-10 | 1989-04-10 | 減算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02267681A JPH02267681A (ja) | 1990-11-01 |
| JP2531781B2 true JP2531781B2 (ja) | 1996-09-04 |
Family
ID=13927507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087891A Expired - Fee Related JP2531781B2 (ja) | 1989-04-10 | 1989-04-10 | 減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531781B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720219B2 (ja) * | 1985-11-15 | 1995-03-06 | キヤノン株式会社 | 光電変換装置の駆動方法 |
| JPS63296478A (ja) * | 1987-05-28 | 1988-12-02 | Nippon Hoso Kyokai <Nhk> | 固体撮像装置 |
-
1989
- 1989-04-10 JP JP1087891A patent/JP2531781B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02267681A (ja) | 1990-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |