JP2530858B2 - 多重プロセッサの性能測定方法 - Google Patents
多重プロセッサの性能測定方法Info
- Publication number
- JP2530858B2 JP2530858B2 JP62168438A JP16843887A JP2530858B2 JP 2530858 B2 JP2530858 B2 JP 2530858B2 JP 62168438 A JP62168438 A JP 62168438A JP 16843887 A JP16843887 A JP 16843887A JP 2530858 B2 JP2530858 B2 JP 2530858B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- processor
- processing
- performance
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/3495—Performance evaluation by tracing or monitoring for systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3409—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment
- G06F11/3419—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment for performance assessment by assessing time
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多重プロセッサ構成の計算機システムの性
能測定方法に係り、特に複雑な並列処理機能を有する大
型計算機システムに好適な多重プロセッサの性能測定方
法に関する。
能測定方法に係り、特に複雑な並列処理機能を有する大
型計算機システムに好適な多重プロセッサの性能測定方
法に関する。
多重プロセッサ構成の計算機システムは、記憶装置に
付随する機能等を複数の命令プロセッサが共有してお
り、処理中に競合状態が発生すると処理性能が低下する
事が技術的課題の一つとなっている。従来、このような
システムの性能評価を正確に行う手法が確立されておら
ず、一部、システムの稼動状況をハードウェアで監視す
るハードウェアモニタや、同一ジョブを単一プロセッサ
構成と多重プロセッサ構成で実行して処理時間を比較す
るベンチマークテスト等により、その性能特性を把握す
ることができるのみであった。
付随する機能等を複数の命令プロセッサが共有してお
り、処理中に競合状態が発生すると処理性能が低下する
事が技術的課題の一つとなっている。従来、このような
システムの性能評価を正確に行う手法が確立されておら
ず、一部、システムの稼動状況をハードウェアで監視す
るハードウェアモニタや、同一ジョブを単一プロセッサ
構成と多重プロセッサ構成で実行して処理時間を比較す
るベンチマークテスト等により、その性能特性を把握す
ることができるのみであった。
なお、この種の技術は、例えば特開昭61−103254号公
報等に記載されている。
報等に記載されている。
上記従来技術は、多重プロセッサ構成の計算機システ
ムにおいて、複数の命令プロセッサで処理の競合状態が
発生した際の性能を計測することについて考慮されてお
らず、該処理中に競合状態が発生する場合も含めて多重
プロセッサ構成のシステム性能を正確に把握できないと
いう問題があった。
ムにおいて、複数の命令プロセッサで処理の競合状態が
発生した際の性能を計測することについて考慮されてお
らず、該処理中に競合状態が発生する場合も含めて多重
プロセッサ構成のシステム性能を正確に把握できないと
いう問題があった。
本発明の目的は、多種多様な命令プロセッサ処理の競
合状態での命令性能を計測する事で、当該システム性能
を正確に把握する多重プロセッサの性能測定方法を提供
することにある。
合状態での命令性能を計測する事で、当該システム性能
を正確に把握する多重プロセッサの性能測定方法を提供
することにある。
本発明は、複数のプロセツサと、該複数のプロセツサ
で共有される資源とを具備する多重プロセツサ構成計算
機システムの性能測定方法であって、あるプロセツサを
マスタプロセツサ、他のプロセツサをスレーブプロセツ
サとして、マスタプロセツサで前記資源をアクセスする
命令を発行せしめ、同時にスレーブプロセツサにも当該
資源をアクセスする命令を発行せしめて擬似競合状態を
生成し、マスタプロセツサにて自分が発行した前記命令
の処理時間を測定することを特徴とする。
で共有される資源とを具備する多重プロセツサ構成計算
機システムの性能測定方法であって、あるプロセツサを
マスタプロセツサ、他のプロセツサをスレーブプロセツ
サとして、マスタプロセツサで前記資源をアクセスする
命令を発行せしめ、同時にスレーブプロセツサにも当該
資源をアクセスする命令を発行せしめて擬似競合状態を
生成し、マスタプロセツサにて自分が発行した前記命令
の処理時間を測定することを特徴とする。
複数のプロセッサを具備する多重プロセッサ構成の計
算機システムにおいては、記憶装置や記憶制御機構等で
複数プロセッサのデータ・アクセス処理が競合する場合
が発生する。又、当該計算機システムの構成方式や処理
形態により上記処理の競合状態は変化する。この為、当
該計算機システムの性能を正確に把握するには、、上記
処理の競合状態が発生した場合の性能特性を明確化する
必要がある。
算機システムにおいては、記憶装置や記憶制御機構等で
複数プロセッサのデータ・アクセス処理が競合する場合
が発生する。又、当該計算機システムの構成方式や処理
形態により上記処理の競合状態は変化する。この為、当
該計算機システムの性能を正確に把握するには、、上記
処理の競合状態が発生した場合の性能特性を明確化する
必要がある。
そこで、本発明では、スレーブ側プロセツサが性能測
定環境を設定し、マスタ側プロセツサが資源をアクセス
する命令を発行して該命令の処理時間を計測する際、同
一環境をアクセスし擬似的に処理の競合状態を発生させ
る。これによって多様な処理競合状態での性能特定を計
測することが可能となり、当該計算機システムの性能を
正確に求めることができる。
定環境を設定し、マスタ側プロセツサが資源をアクセス
する命令を発行して該命令の処理時間を計測する際、同
一環境をアクセスし擬似的に処理の競合状態を発生させ
る。これによって多様な処理競合状態での性能特定を計
測することが可能となり、当該計算機システムの性能を
正確に求めることができる。
以下、本発明の一実施例を図面を参照して詳細に説明
する。
する。
第２図は本発明が適用される計算機システムのハード
ウェア構成の概略図である。第２図においては、２台の
命令プロセッサ（IP）３−1,3−２が、入出力プロセッ
サ（IOP）４−1,4−２とゝもに記憶制御装置（SCU）
２、記憶装置（MS）１を共有している。各命令プロセッ
サ３−1,3−２には、サービスユニット（SVU）５を介し
てサービスプロセッサ（SVP）６が接続され、サービス
プロセッサ６には外部記憶装置が接続されている。
ウェア構成の概略図である。第２図においては、２台の
命令プロセッサ（IP）３−1,3−２が、入出力プロセッ
サ（IOP）４−1,4−２とゝもに記憶制御装置（SCU）
２、記憶装置（MS）１を共有している。各命令プロセッ
サ３−1,3−２には、サービスユニット（SVU）５を介し
てサービスプロセッサ（SVP）６が接続され、サービス
プロセッサ６には外部記憶装置が接続されている。
こゝで、命令プロセッサ３−１をマスタ命令プロセッ
サ側、命令プロセッサ３−２をスレーブプロセッサ側と
し、命令プロセッサ３−１の記憶装置１に対するアクセ
スが命令プロセッサ３−２と競合する場合を想定する。
サ側、命令プロセッサ３−２をスレーブプロセッサ側と
し、命令プロセッサ３−１の記憶装置１に対するアクセ
スが命令プロセッサ３−２と競合する場合を想定する。
第１図に本発明の性能測定方法と実現する一実施例の
機能ブロック図を示す。第１図において、サービスプロ
セッサ６の外部記憶装置７に測定用データ蓄積部11が、
プロセッサ３−１のマスタ命令プロセッサ側に状態制御
部12と性能測定部13と編集出力部14が、プロセッサ３−
２のスレーブ命令プロセッサ側に環境設定部15が設置さ
れている。なお、プロセッサ３−２をマスタ側、プロセ
ッサ３−１をスレーブ側とする場合は、これらの関係は
逆になる。
機能ブロック図を示す。第１図において、サービスプロ
セッサ６の外部記憶装置７に測定用データ蓄積部11が、
プロセッサ３−１のマスタ命令プロセッサ側に状態制御
部12と性能測定部13と編集出力部14が、プロセッサ３−
２のスレーブ命令プロセッサ側に環境設定部15が設置さ
れている。なお、プロセッサ３−２をマスタ側、プロセ
ッサ３−１をスレーブ側とする場合は、これらの関係は
逆になる。
測定用データ蓄積部11には、測定対象命令及び測定環
境の初期設定に必要な情報（システム動作環境の初期設
定、処理競合状態の発生パターン）が蓄積されている。
マスタ命令プロセッサ側の状態制御部12は測定用データ
蓄積部11より抽出した情報に基づいて、各命令プロセッ
サ３−1,3−２の処理動作環境の初期設定と、自プロセ
ッサ側の性能測定部13及びスレーブプロセッサ側の環境
設定部15の動作制御を行う。性能測定部13は測定対象命
令を発行し、当該システムに具備されているTOD（タイ
ム・オブ・ディ）クロック又はCPUタイマを使用して該
対象命令の処理時間を測定する。命令処理時間の測定と
しては、例えば対象命令を複数回繰返し実行し、その平
均処理時間を求めるのが一般的である。
境の初期設定に必要な情報（システム動作環境の初期設
定、処理競合状態の発生パターン）が蓄積されている。
マスタ命令プロセッサ側の状態制御部12は測定用データ
蓄積部11より抽出した情報に基づいて、各命令プロセッ
サ３−1,3−２の処理動作環境の初期設定と、自プロセ
ッサ側の性能測定部13及びスレーブプロセッサ側の環境
設定部15の動作制御を行う。性能測定部13は測定対象命
令を発行し、当該システムに具備されているTOD（タイ
ム・オブ・ディ）クロック又はCPUタイマを使用して該
対象命令の処理時間を測定する。命令処理時間の測定と
しては、例えば対象命令を複数回繰返し実行し、その平
均処理時間を求めるのが一般的である。
性能測定部13が測定対象命令を発行した際、それに同
期してスレーブ命令プロセッサ側の環境設定部15は、該
当対象命令がアクセスする記憶装置１の記憶領域に対し
て書込み及び読出しの動作を実行する命令を発行し、擬
似競合状態を発生させる。性能測定部13での対象命令の
処理時間の測定が終了すると、制御は編集出力部14に渡
され、測定結果が出力される。
期してスレーブ命令プロセッサ側の環境設定部15は、該
当対象命令がアクセスする記憶装置１の記憶領域に対し
て書込み及び読出しの動作を実行する命令を発行し、擬
似競合状態を発生させる。性能測定部13での対象命令の
処理時間の測定が終了すると、制御は編集出力部14に渡
され、測定結果が出力される。
第３図は状態制御部12の処理フローチャートを示した
ものである。マスタ命令プロセッサ側の状態制御部12
は、サービスプロセッサ６を介して、測定用データ蓄積
部11より対象データを抽出し（ステップ101）、この情
報に従いマスタ及びスレーブ命令プロセッサ３−1,3−
２の動作環境の初期設定（アドレス変換テーブル、バッ
ファ記憶、主記憶領域等の初期設定）、性能測定部13及
び環境設定部15の初期設定を行った後（ステップ10
2）、スレーブ命令プロセッサ側に起動をかけ、動作報
告を持つ（ステップ103,104）。起動が成功すると、状
態制御部12は性能測定部13及び環境設定部15の処理が同
じタイミングで実行される為の同期処理を行った後（ス
テップ105）、制御を性能測定部13に移す（ステップ10
6）。性能測定部13は、測定対象命令を複数回繰返し発
行し、その平均処理時間を求めるなどして、該対象命令
の処理時間を測定し、それが終了すると、終了報告と共
に制御を状態制御部12に移す。この間、スレーブ命令プ
ロセツサ側の環境設定部15では、該命令処理の競合状態
を発生させる為の動作を、性能測定部13と同じく繰返し
実行している。状態制御部13は、測定終了報告を受取る
と（ステップ107）、スレーブ側命令プロセッサの処理
を停止した後（ステップ108）、編集出力部14に起動を
かけ、測定結果を出力せしめる（ステップ109）。
ものである。マスタ命令プロセッサ側の状態制御部12
は、サービスプロセッサ６を介して、測定用データ蓄積
部11より対象データを抽出し（ステップ101）、この情
報に従いマスタ及びスレーブ命令プロセッサ３−1,3−
２の動作環境の初期設定（アドレス変換テーブル、バッ
ファ記憶、主記憶領域等の初期設定）、性能測定部13及
び環境設定部15の初期設定を行った後（ステップ10
2）、スレーブ命令プロセッサ側に起動をかけ、動作報
告を持つ（ステップ103,104）。起動が成功すると、状
態制御部12は性能測定部13及び環境設定部15の処理が同
じタイミングで実行される為の同期処理を行った後（ス
テップ105）、制御を性能測定部13に移す（ステップ10
6）。性能測定部13は、測定対象命令を複数回繰返し発
行し、その平均処理時間を求めるなどして、該対象命令
の処理時間を測定し、それが終了すると、終了報告と共
に制御を状態制御部12に移す。この間、スレーブ命令プ
ロセツサ側の環境設定部15では、該命令処理の競合状態
を発生させる為の動作を、性能測定部13と同じく繰返し
実行している。状態制御部13は、測定終了報告を受取る
と（ステップ107）、スレーブ側命令プロセッサの処理
を停止した後（ステップ108）、編集出力部14に起動を
かけ、測定結果を出力せしめる（ステップ109）。
第４図は第３図の同期処理105の一実施例を示す図で
ある。マスタ命令プロセッサ３−１からスレーブ命令プ
ロセッサ３−２への起動、動作報告処理により両プロセ
ッサの処理が非同期のタイミングとなる。マスタ命令プ
ロセッサ側の性能測定部13とスレーブ命令プロセッサ側
の環境設定部15は同期を取り命令を発行しなければなら
ない為、これらの処理を開始する前に両命令プロセッサ
３−1,3−２の処理の同期を取る必要がある。マスタ命
令プロセッサ側はスレーブ命令プロセッサ側に起動をか
けた後、起動の成功を確認する為、スレーブ命令プロセ
ッサ側が主記憶装置１内の特定領域を書換えるのを監視
している。当該領域が書換わると、マスタ命令プロセッ
サ側は上記処理と同様に主記憶装置内の同じ特定領域を
書換え、スレーブ命令プロセッサ側はマスタプロセッサ
側の起動確認処理が完了した事をこの領域を見て監視
し、当該領域が書換わると制御を環境設定部15へ移す。
しかし、この間マスタ命令プロセッサ側の処理が先行す
る為に、状態制御部12では性能測定部13へ制御を移す前
にダミー命令（処理に無関係な命令）を実行させて処理
タイミングの一致を図る。又、このダミー命令の実行時
間を調整する事により、命令プロセッサ間の処理競合の
タイミングを変化させる事も可能である。
ある。マスタ命令プロセッサ３−１からスレーブ命令プ
ロセッサ３−２への起動、動作報告処理により両プロセ
ッサの処理が非同期のタイミングとなる。マスタ命令プ
ロセッサ側の性能測定部13とスレーブ命令プロセッサ側
の環境設定部15は同期を取り命令を発行しなければなら
ない為、これらの処理を開始する前に両命令プロセッサ
３−1,3−２の処理の同期を取る必要がある。マスタ命
令プロセッサ側はスレーブ命令プロセッサ側に起動をか
けた後、起動の成功を確認する為、スレーブ命令プロセ
ッサ側が主記憶装置１内の特定領域を書換えるのを監視
している。当該領域が書換わると、マスタ命令プロセッ
サ側は上記処理と同様に主記憶装置内の同じ特定領域を
書換え、スレーブ命令プロセッサ側はマスタプロセッサ
側の起動確認処理が完了した事をこの領域を見て監視
し、当該領域が書換わると制御を環境設定部15へ移す。
しかし、この間マスタ命令プロセッサ側の処理が先行す
る為に、状態制御部12では性能測定部13へ制御を移す前
にダミー命令（処理に無関係な命令）を実行させて処理
タイミングの一致を図る。又、このダミー命令の実行時
間を調整する事により、命令プロセッサ間の処理競合の
タイミングを変化させる事も可能である。
第５図はマスタ命令プロセッサ側の性能測定部13及び
スレーブ命令プロセッサ側の環境設定部15での命令処理
競合動作の具体例を示したものである。
スレーブ命令プロセッサ側の環境設定部15での命令処理
競合動作の具体例を示したものである。
マスタ命令プロセッサ側の性能測定部13では、測定対
象となるMVC命令を発行し、記憶装置１における記憶領
域Ｂの４バイトのデータを記憶領域Ａに書込む処理を実
行する。この時、スレーブ命令プロセッサ側の環境設定
部15においても同様にMVC命令を発行し、記憶領域Ｃの
４バイトのデータを記憶領域Ａに書込む処理を実行して
いる為、マスタ及びスレーブ命令プロセッサ３−1,3−
２の書込み処理のリクエストが記憶制御装置２で競合す
る。これによって、マスタ命令プロセッサ側の性能測定
部13では競合動作発生時のMVC命令の処理性能（処理時
間）を計測する事が可能となる。外部記憶装置７の測定
用データ蓄積部11に多様な情報パターンを持つ事で、読
出し処理の競合動作、書込み処理の競合動作、読出し及
び書込み処理の競合動作を擬似的に発生させられる。
又、その際のシステム動作環境の設定（バッファ記憶で
の競合、主記憶での競合、バッファ記憶、主記憶間でデ
ータ転送が発生する場合等）も自由に行える。
象となるMVC命令を発行し、記憶装置１における記憶領
域Ｂの４バイトのデータを記憶領域Ａに書込む処理を実
行する。この時、スレーブ命令プロセッサ側の環境設定
部15においても同様にMVC命令を発行し、記憶領域Ｃの
４バイトのデータを記憶領域Ａに書込む処理を実行して
いる為、マスタ及びスレーブ命令プロセッサ３−1,3−
２の書込み処理のリクエストが記憶制御装置２で競合す
る。これによって、マスタ命令プロセッサ側の性能測定
部13では競合動作発生時のMVC命令の処理性能（処理時
間）を計測する事が可能となる。外部記憶装置７の測定
用データ蓄積部11に多様な情報パターンを持つ事で、読
出し処理の競合動作、書込み処理の競合動作、読出し及
び書込み処理の競合動作を擬似的に発生させられる。
又、その際のシステム動作環境の設定（バッファ記憶で
の競合、主記憶での競合、バッファ記憶、主記憶間でデ
ータ転送が発生する場合等）も自由に行える。
以上、本実施例では２台の命令プロセッサを具備する
計算機システムについて述べたが、一般に複数台の命令
プロセッサを具備する計算機システムついて、その性能
評価が可能である。
計算機システムについて述べたが、一般に複数台の命令
プロセッサを具備する計算機システムついて、その性能
評価が可能である。
以上説明したように、本発明によれば、複数命令プロ
セッサ間の処理の競合状態による性能特性を正確に測定
する事ができるので、多重プロセッサ構成の計算機シス
テムの性能を正確に把握できる。なお、本発明をソフト
ウェアにより実現することにより、特定命令の多様な競
合状態での命令性能や競合状態での命令処理のオーバー
ヘッドのみを競合状態が起らない場合の命令処理性能と
比較、算出する等の処理も可能である。又、本方式はプ
ログラム化が容易であり、計算機システムのシステム機
構如何にかゝわらず、性能評価が可能である。
セッサ間の処理の競合状態による性能特性を正確に測定
する事ができるので、多重プロセッサ構成の計算機シス
テムの性能を正確に把握できる。なお、本発明をソフト
ウェアにより実現することにより、特定命令の多様な競
合状態での命令性能や競合状態での命令処理のオーバー
ヘッドのみを競合状態が起らない場合の命令処理性能と
比較、算出する等の処理も可能である。又、本方式はプ
ログラム化が容易であり、計算機システムのシステム機
構如何にかゝわらず、性能評価が可能である。
第１図は本発明の性能測定方式の一実施例を示す機能ブ
ロック図、第２図は本発明が適用される計算機システム
の一例のハードウェア構成の概略図、第３図は第１図の
実施例の動作を示すフローチャート、第４図は同期処理
の一実施例を示す図、第５図は本発明による命令処理の
競合動作の具体例を示す図である。 １……主記憶装置、２……記憶制御装置、３−1,3−２
……命令プロセッサ、４−1,4−２……入出力プロセッ
サ、５……サービス・ユニット、６……サービス・プロ
セッサ、７……外部記憶装置、11……測定用データ蓄積
部、12……状態制御部、13……性能測定部、14……編集
出力部、15……環境設定部。
ロック図、第２図は本発明が適用される計算機システム
の一例のハードウェア構成の概略図、第３図は第１図の
実施例の動作を示すフローチャート、第４図は同期処理
の一実施例を示す図、第５図は本発明による命令処理の
競合動作の具体例を示す図である。 １……主記憶装置、２……記憶制御装置、３−1,3−２
……命令プロセッサ、４−1,4−２……入出力プロセッ
サ、５……サービス・ユニット、６……サービス・プロ
セッサ、７……外部記憶装置、11……測定用データ蓄積
部、12……状態制御部、13……性能測定部、14……編集
出力部、15……環境設定部。
Claims (1)
- 【請求項１】複数のプロセッサと、該複数のプロセツサ
で共有される資源とを具備する多重プロセッサ構成計算
機システムの性能測定方法であって、あるプロセッサを
マスタプロセッサ、他のプロセッサをスレーブプロセッ
サとして、マスタプロセッサで前記資源をアクセスする
命令を発行せしめ、同時にスレーブプロセッサにも当該
資源をアクセスする命令を発行せしめて擬似競合状態を
生成し、マスタプロセッサにて自分が発行した前記命令
の処理時間を計測することを特徴とする多重プロセッサ
の性能測定方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168438A JP2530858B2 (ja) | 1987-07-06 | 1987-07-06 | 多重プロセッサの性能測定方法 |
| US07/215,788 US4924383A (en) | 1987-07-06 | 1988-07-06 | Method and apparatus for measuring performance of a multiprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168438A JP2530858B2 (ja) | 1987-07-06 | 1987-07-06 | 多重プロセッサの性能測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6412344A JPS6412344A (en) | 1989-01-17 |
| JP2530858B2 true JP2530858B2 (ja) | 1996-09-04 |
Family
ID=15868121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62168438A Expired - Lifetime JP2530858B2 (ja) | 1987-07-06 | 1987-07-06 | 多重プロセッサの性能測定方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4924383A (ja) |
| JP (1) | JP2530858B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0511827A (ja) * | 1990-04-23 | 1993-01-22 | Canon Inc | 工業用自動装置の実行時間出力方式 |
| JP2721430B2 (ja) * | 1990-11-20 | 1998-03-04 | 株式会社日立製作所 | リクエスト競合生成方式 |
| JP2622219B2 (ja) * | 1991-12-26 | 1997-06-18 | 富士通株式会社 | 並列計算機の性能評価方法及びその装置 |
| US5517629A (en) * | 1992-08-26 | 1996-05-14 | Boland; R. Nick K. | Methods for analyzing computer program performance |
| JPH06290079A (ja) * | 1993-03-30 | 1994-10-18 | Hitachi Ltd | 情報処理システム |
| US5625804A (en) * | 1995-04-17 | 1997-04-29 | International Business Machines Corporation | Data conversion in a multiprocessing system usable while maintaining system operations |
| JPH11103364A (ja) * | 1997-09-26 | 1999-04-13 | Ricoh Co Ltd | ファクシミリ装置 |
| US20040165015A1 (en) * | 2003-02-20 | 2004-08-26 | Blum Ronald D. | Electronic display device for floor advertising/messaging |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4591967A (en) * | 1982-06-29 | 1986-05-27 | Andover Controls Corporation | Distributed drum emulating programmable controller system |
| JPS61103254A (ja) * | 1984-10-26 | 1986-05-21 | Hitachi Ltd | ソフトウエア性能評価方式 |
-
1987
- 1987-07-06 JP JP62168438A patent/JP2530858B2/ja not_active Expired - Lifetime
-
1988
- 1988-07-06 US US07/215,788 patent/US4924383A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412344A (en) | 1989-01-17 |
| US4924383A (en) | 1990-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0892335B1 (en) | System and method for mapping processor clock values in a multiprocessor system | |
| US20060229861A1 (en) | Multi-core model simulator | |
| JPH06110740A (ja) | チャネル使用時間測定方法及び手段 | |
| US6507809B1 (en) | Method and system for simulating performance of a computer system | |
| JP4840455B2 (ja) | フィールド制御システム | |
| JP2530858B2 (ja) | 多重プロセッサの性能測定方法 | |
| CN113238806A (zh) | 在区块链中并发执行交易的方法和装置 | |
| JPH1196130A (ja) | マルチプロセッシングシステムの性能評価方法および装置並びにマルチプロセッシングシステムの性能評価プログラムを格納した記憶媒体 | |
| JPH07160650A (ja) | タスクの実行制御装置 | |
| JPS6315628B2 (ja) | ||
| JPH06149762A (ja) | 計算機システムの競合動作試験方式 | |
| JP2550708B2 (ja) | デバッグ方式 | |
| JP2786110B2 (ja) | 競合動作試験方式 | |
| JP2575025B2 (ja) | インサ−キット・エミュレ−タ | |
| KR0123855B1 (ko) | 일대다 마스터-슬레이브 방식 연산장치에서의 병렬처리 방법 | |
| JPS60263255A (ja) | プロセツサ同期方式 | |
| JP2632891B2 (ja) | システム開発装置 | |
| JPH07160523A (ja) | 性能測定試験方式 | |
| JPH03204735A (ja) | 競合動作試験方式 | |
| JPS62259295A (ja) | リフレツシユ制御方式 | |
| JP2656474B2 (ja) | データ処理システム及び方法 | |
| CN116795481A (zh) | 嵌入式实时操作系统仿真方法、装置和存储介质 | |
| JPH03257665A (ja) | 情報処理装置 | |
| JP2651234B2 (ja) | データ処理装置の競合試験装置 | |
| JPH0712897A (ja) | Ｌｓｉテスト方法、及びテスト装置 |