JP2530312B2 - 半導体デバイス内の電気コンタクトの形成方法 - Google Patents
半導体デバイス内の電気コンタクトの形成方法Info
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Description
【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は、導体と誘電層によって分離された下側の領
域との間に電気コンタクトを形成する技術に関する。
域との間に電気コンタクトを形成する技術に関する。
2.先行技術の説明 集積回路および他の固体のデバイスの製造において
は、上側の導電層と誘電物質の層によってこれから分離
された下側の領域の間に電気コンタクトを形成すること
が必要となる。上側の層は、典型的には金属であり、下
側の領域は、典型的にはドープド半導体領域、あるい
は、もう１つの金属層である。上側物質と下側物質の間
のコンタクトは、中間の誘電層を貫通する開口部あるい
はウインドウを通じて提供される。好ましくは、開口部
を通じて延びるコンタクト物質内に不連続が発生するの
を避けるために、開口部の側壁が急な垂直の形状を持つ
のでなく、ゆるやかな曲線を持つように“平坦化”され
る。後に説明のごとく、周知コンタクト形成技術には、
各種の問題が存在し、本発明はこれら技術の改良を目的
とする。
は、上側の導電層と誘電物質の層によってこれから分離
された下側の領域の間に電気コンタクトを形成すること
が必要となる。上側の層は、典型的には金属であり、下
側の領域は、典型的にはドープド半導体領域、あるい
は、もう１つの金属層である。上側物質と下側物質の間
のコンタクトは、中間の誘電層を貫通する開口部あるい
はウインドウを通じて提供される。好ましくは、開口部
を通じて延びるコンタクト物質内に不連続が発生するの
を避けるために、開口部の側壁が急な垂直の形状を持つ
のでなく、ゆるやかな曲線を持つように“平坦化”され
る。後に説明のごとく、周知コンタクト形成技術には、
各種の問題が存在し、本発明はこれら技術の改良を目的
とする。
発明の要約 本発明の目的は、半導体デバイス内の電気コンタクト
の形成方法を提供することにある。より具体的には、導
電性領域（71）を形成するステップ、次いで前記導電性
領域（71）上に誘電性物質（72）を形成するステップ、
及び前記誘電性物質（72）を貫通する開口部（75）を形
成するステップよりなり、前記開口部（75）が前記導電
性領域（71）よりも小さな径を有し、かつ開口部（75）
の側壁が垂直である半導体デバイス内の電気コンタクト
の形成方法において、 前記開口部（75）を形成した後、前記導電性領域（7
1）上にそれより高い導電性を有するカバー層（76）を
選択的に形成するステップ、 前記導電性領域（71）及び前記開口部（75）の垂直な
側壁上に誘電性平坦化物質（73）を順応的に被着するス
テップ、ここで前記誘電性平坦化物質（73）はテトラエ
トキシシランから被着される二酸化シリコンであり、か
つ前記誘電性物質（72）の厚さの少なくとも0.4倍の厚
さに被着され、 前記被着された誘電性物質の一部（74）を前記開口部
（75）垂直な側壁と接触したまま残して前記導電性領域
の一部から前記平坦化物質を異法的に除去し、前記平坦
化物質が前記カバー層（76）の周囲部分に接触するよう
に形成されるステップ、及びその後前記導電性領域及び
前記開口部の垂直な側壁と接触したまま残された誘電性
平坦化物質（74）の上に導電性物質（87）を被着するス
テップを含むことを特徴とする固体デバイスの製造方法
を提供する。
の形成方法を提供することにある。より具体的には、導
電性領域（71）を形成するステップ、次いで前記導電性
領域（71）上に誘電性物質（72）を形成するステップ、
及び前記誘電性物質（72）を貫通する開口部（75）を形
成するステップよりなり、前記開口部（75）が前記導電
性領域（71）よりも小さな径を有し、かつ開口部（75）
の側壁が垂直である半導体デバイス内の電気コンタクト
の形成方法において、 前記開口部（75）を形成した後、前記導電性領域（7
1）上にそれより高い導電性を有するカバー層（76）を
選択的に形成するステップ、 前記導電性領域（71）及び前記開口部（75）の垂直な
側壁上に誘電性平坦化物質（73）を順応的に被着するス
テップ、ここで前記誘電性平坦化物質（73）はテトラエ
トキシシランから被着される二酸化シリコンであり、か
つ前記誘電性物質（72）の厚さの少なくとも0.4倍の厚
さに被着され、 前記被着された誘電性物質の一部（74）を前記開口部
（75）垂直な側壁と接触したまま残して前記導電性領域
の一部から前記平坦化物質を異法的に除去し、前記平坦
化物質が前記カバー層（76）の周囲部分に接触するよう
に形成されるステップ、及びその後前記導電性領域及び
前記開口部の垂直な側壁と接触したまま残された誘電性
平坦化物質（74）の上に導電性物質（87）を被着するス
テップを含むことを特徴とする固体デバイスの製造方法
を提供する。
これにより、誘電物質（72）の開口部（85）内の誘電
性領域（71）上に位置するより高い導電性を有するカバ
ー層（76）を有するコンタクト構造が形成される。この
より高い導電性を有するカバー層（76）は、その周辺上
に位置する平坦化領域（74）を有するが、この領域も開
口部の側壁と接触する。
性領域（71）上に位置するより高い導電性を有するカバ
ー層（76）を有するコンタクト構造が形成される。この
より高い導電性を有するカバー層（76）は、その周辺上
に位置する平坦化領域（74）を有するが、この領域も開
口部の側壁と接触する。
図面の簡単な説明 第１図から第３図は、半導体物質にアルミニウム・コ
ンタクトを形成するのに使用される先行技術を示す図； 第４図から第６図は、カバー層が開口部内に形成され
ていない半導体デバイスの製造工程を示す。そして 第７図から第11図は、本発明の実施態様を示す図であ
る。
ンタクトを形成するのに使用される先行技術を示す図； 第４図から第６図は、カバー層が開口部内に形成され
ていない半導体デバイスの製造工程を示す。そして 第７図から第11図は、本発明の実施態様を示す図であ
る。
詳細な説明 第１図に示されるごとく、１つの典型的な先行技術に
おいては、シリコン半導体物質10の中にドープド領域11
が形成されるが、これは、例えば、電界効果形トランジ
スタのソースあるいはドレインであり得る。シリコン半
導体物質10上には誘電層12が形成されるが、これには、
典型的な比較的低い軟化点（例えば、使用される加熱周
辺にて1100℃以下）のガラスが使用される。この誘電層
は、典型的には、10,000オングストローム以下の厚さを
持ち、１つの典型的なプロセスにおいては、約7,000オ
ングストロームの厚さが選択される。次に、層12内に図
示されるごとく、幅ｄの持つ開口あるいはウインドウが
形成される。このウインドウを形成するのに使用される
エッチング技術、たとえば反応性イオン．エッチング
は、通常、異方性を示す。つまり、物質を水平方向より
垂直方向に沿って速く除去する。従って、このプロセス
は、図示されるごとく、垂直な側壁を形成する。このウ
インドウ内に導電物質を被着することが必要であるた
め、この側壁な、通常、平坦化することが必要である。
これによって、連続的な導電層を被着することが可能と
なる。より具体的には、アルミニウムは垂直の側壁に被
着された場合、連続層を形成しないことで悪評がある。
おいては、シリコン半導体物質10の中にドープド領域11
が形成されるが、これは、例えば、電界効果形トランジ
スタのソースあるいはドレインであり得る。シリコン半
導体物質10上には誘電層12が形成されるが、これには、
典型的な比較的低い軟化点（例えば、使用される加熱周
辺にて1100℃以下）のガラスが使用される。この誘電層
は、典型的には、10,000オングストローム以下の厚さを
持ち、１つの典型的なプロセスにおいては、約7,000オ
ングストロームの厚さが選択される。次に、層12内に図
示されるごとく、幅ｄの持つ開口あるいはウインドウが
形成される。このウインドウを形成するのに使用される
エッチング技術、たとえば反応性イオン．エッチング
は、通常、異方性を示す。つまり、物質を水平方向より
垂直方向に沿って速く除去する。従って、このプロセス
は、図示されるごとく、垂直な側壁を形成する。このウ
インドウ内に導電物質を被着することが必要であるた
め、この側壁な、通常、平坦化することが必要である。
これによって、連続的な導電層を被着することが可能と
なる。より具体的には、アルミニウムは垂直の側壁に被
着された場合、連続層を形成しないことで悪評がある。
側壁を平坦化するために、領域12の誘電物質には、典
型的にはホスフォシリケート・ガラス（ｐ−ガラス）、
ボロシリケート・ガラス、あるいはリンおよびホウ素の
両方を含むガラスが使用される。次に、加熱ステップ、
典型的には、900℃から1100℃によって、図示されるご
とく、側壁が流され、平坦な遷移領域23が形成される。
第３図に示されるごとく、次に、この平坦化された誘電
物質上にアルミニウム層34が被着され、図示されるごと
く、ドープド領域11への連続したコンタクトが形成され
る。その後のステップは、所望の導体パターンを得るた
めに導電領域34をパターン化するのに使用される。
型的にはホスフォシリケート・ガラス（ｐ−ガラス）、
ボロシリケート・ガラス、あるいはリンおよびホウ素の
両方を含むガラスが使用される。次に、加熱ステップ、
典型的には、900℃から1100℃によって、図示されるご
とく、側壁が流され、平坦な遷移領域23が形成される。
第３図に示されるごとく、次に、この平坦化された誘電
物質上にアルミニウム層34が被着され、図示されるごと
く、ドープド領域11への連続したコンタクトが形成され
る。その後のステップは、所望の導体パターンを得るた
めに導電領域34をパターン化するのに使用される。
この平坦化技術の結果として、コンタクトの“ヘッ
ド”の幅、つまり、具体的にはコンタクトされる領域11
と関連する導体34の部分ｄ´が増加される。第３図に示
されるごとく、この距離ｄ´は最初にこのウインドウを
定義した距離ｄよりも実質的に大きい。ｄに対するｄ´
の増加は、隣接するデバイスが任意の領域にパックでき
る密度を制約する。通常、距離ｄは、使用されるリソグ
ラフィク技術によって達成できる最小サイズによって定
義される。場合によっては、この最小サイズが保存され
るようにコンタクトを形成することが必要となる。ｐ−
ガラス層が流れるのを回避する１つの方法に、アルミニ
ウムの被着の前にウインドウ内に低抵抗率ポリシリコン
を被着する方法がある。すると、このポリシリコンは、
アルミニウムが不連続であっても導電性を示す。これに
関しては、例えば、合衆国特許第4,291,322号を参照す
ること。ただし、場合によっては、さらに低い電気接触
抵抗が必要となる。また、場合によっては、２つの異な
るドーパントタイプ（ｐ−タイプおよびｎ−タイプ）が
必要となるとき、特にCOMS回路に要求されるように、ド
ープト（低抵抗率）ポリシリコンの形成を避けることが
必要となる。さらに、場合によっては、ｐ−ガラス物質
を流動させた後でも、アルミニウム包囲が完全とならな
いこともある。つまり、第３図の流動された誘電体12上
に被着されたアルミニウム層34内に小さな間隙あるいは
不連続で残る場合がある。従って、導電層から誘電領域
によって分離される下側層にコンタクトを作るための別
の方法が必要である。
ド”の幅、つまり、具体的にはコンタクトされる領域11
と関連する導体34の部分ｄ´が増加される。第３図に示
されるごとく、この距離ｄ´は最初にこのウインドウを
定義した距離ｄよりも実質的に大きい。ｄに対するｄ´
の増加は、隣接するデバイスが任意の領域にパックでき
る密度を制約する。通常、距離ｄは、使用されるリソグ
ラフィク技術によって達成できる最小サイズによって定
義される。場合によっては、この最小サイズが保存され
るようにコンタクトを形成することが必要となる。ｐ−
ガラス層が流れるのを回避する１つの方法に、アルミニ
ウムの被着の前にウインドウ内に低抵抗率ポリシリコン
を被着する方法がある。すると、このポリシリコンは、
アルミニウムが不連続であっても導電性を示す。これに
関しては、例えば、合衆国特許第4,291,322号を参照す
ること。ただし、場合によっては、さらに低い電気接触
抵抗が必要となる。また、場合によっては、２つの異な
るドーパントタイプ（ｐ−タイプおよびｎ−タイプ）が
必要となるとき、特にCOMS回路に要求されるように、ド
ープト（低抵抗率）ポリシリコンの形成を避けることが
必要となる。さらに、場合によっては、ｐ−ガラス物質
を流動させた後でも、アルミニウム包囲が完全とならな
いこともある。つまり、第３図の流動された誘電体12上
に被着されたアルミニウム層34内に小さな間隙あるいは
不連続で残る場合がある。従って、導電層から誘電領域
によって分離される下側層にコンタクトを作るための別
の方法が必要である。
第４図から第５図には、本発明におけるようなカバー
層が形成されていない半導体デバイスの製造工程が示さ
れる。第４図には、コンタクトが半導体物質の本体40内
のドープド領域41に作られる。半導体本体は、典型的に
はシリコン基板、あるいは、この上に形成されるエピタ
キシャル層である。第III−Ｖ族の物質を含む他の半導
体物質も可能である。領域40の上に誘電物質42が形成さ
れる。次に、領域42内に、典型的には、図示される概ね
垂直の側壁を形成する異方性（つまり、一方向性）エッ
チング技術によって、開口部が形成される。場合によっ
ては、このエッチング・プロセスは、完全に異方性でな
く、傾斜した側壁を形成する場合もある。ここで使用さ
れる用語“垂直”は、この側壁が基板の表面に対して約
±20゜の範囲内で垂直であることを意味する。より典型
的には、これらは±10゜の範囲内で垂直である。この傾
斜は任意の方向であり得るが、負の傾斜は誘電領域の下
がウインドウによってカットされることを示す。開口部
の幅（ｄ）は、典型的には、現在製造される集積回路に
対しては約２マイクロメートルであり、これは将来の回
路に対しては、これ以下であることが予想される。必要
であれば、このようにして形成される開口部は、最小リ
ソグラフィック寸法に等しい幅ｄを持つこともできる。
層が形成されていない半導体デバイスの製造工程が示さ
れる。第４図には、コンタクトが半導体物質の本体40内
のドープド領域41に作られる。半導体本体は、典型的に
はシリコン基板、あるいは、この上に形成されるエピタ
キシャル層である。第III−Ｖ族の物質を含む他の半導
体物質も可能である。領域40の上に誘電物質42が形成さ
れる。次に、領域42内に、典型的には、図示される概ね
垂直の側壁を形成する異方性（つまり、一方向性）エッ
チング技術によって、開口部が形成される。場合によっ
ては、このエッチング・プロセスは、完全に異方性でな
く、傾斜した側壁を形成する場合もある。ここで使用さ
れる用語“垂直”は、この側壁が基板の表面に対して約
±20゜の範囲内で垂直であることを意味する。より典型
的には、これらは±10゜の範囲内で垂直である。この傾
斜は任意の方向であり得るが、負の傾斜は誘電領域の下
がウインドウによってカットされることを示す。開口部
の幅（ｄ）は、典型的には、現在製造される集積回路に
対しては約２マイクロメートルであり、これは将来の回
路に対しては、これ以下であることが予想される。必要
であれば、このようにして形成される開口部は、最小リ
ソグラフィック寸法に等しい幅ｄを持つこともできる。
次に、ここでは“平坦化物質”と呼ばれる物質43が誘
電領域42上に順応するように被着される。この被着の順
応性は、この平坦化物質が下側領域41、開口部44の側
壁、及びこれを包囲する誘電物質42を通じて概ね等しい
厚さを持つことを意味する。この平坦化物質43は、好ま
しくは、ウインドウを完全に満たさず、ウインドウの輪
郭に従うようにされる。被着される平坦化物質の厚さ
は、好ましくは、誘電物質の厚さの0.4から1.5倍、より
典型的には、２分の１倍以上とされる。例えば、7,000
オングストロームの厚さの誘電領域42内の２マイクロメ
ートル開口部を平坦化するためには、この順応平坦化物
質43の厚さとして4,000オングストロームが適当であ
る。
電領域42上に順応するように被着される。この被着の順
応性は、この平坦化物質が下側領域41、開口部44の側
壁、及びこれを包囲する誘電物質42を通じて概ね等しい
厚さを持つことを意味する。この平坦化物質43は、好ま
しくは、ウインドウを完全に満たさず、ウインドウの輪
郭に従うようにされる。被着される平坦化物質の厚さ
は、好ましくは、誘電物質の厚さの0.4から1.5倍、より
典型的には、２分の１倍以上とされる。例えば、7,000
オングストロームの厚さの誘電領域42内の２マイクロメ
ートル開口部を平坦化するためには、この順応平坦化物
質43の厚さとして4,000オングストロームが適当であ
る。
このようにして、平坦化物質43を被着した後、これは
次に、異方性エッチング・プロセス、例えば、反応性イ
オン・エッチング・プロセスにて処理される。この平坦
化物質の除去との関連で使用される用語“異方性”は、
この平坦化物質が基板表面に対して垂直方向の方が水平
方向に沿ってより、少なくとも５倍速く除去されること
を意味する。より典型的には、この比は10対１を越え
る。この結果、水平平面上の物質43は実質的に除去さ
れ、一方、ウインドウの垂直側壁に接触する平坦化物質
は除去されない。したがって、平坦化物質が開口部の下
側領域の中央部分から除去されることに注意する。これ
に加えて、垂直側壁と接触する平坦化物質の上端部分が
或る程度エッチングされる。これによって、第５図に示
される構造が生成されるが、ここで、平坦化領域45は誘
電物質42内の開口部の側壁44に粘着する。したがって、
平坦化領域45は、基板に対する垂直方向から典型的には
20゜以上の角度を持つ非垂直斜面を持つ。この値は、平
坦化領域の上側コーナーから下の内側コーナーに向かっ
て測定された直線近似である。この平坦化領域は、向上
された導体包囲を得るための手段として機能する。例え
ば、アルミニウム層46が被着された場合、これは、典型
的には、第６図に示されるように不連続を与えることな
く開口部を満たす。ここで、コンタクトのトップのサイ
ズは、実質的にウインドウの開口部を定義した距離ｄに
よって定義される。このため、このコンタクトは“ヘッ
ドレス”と呼ばれる。
次に、異方性エッチング・プロセス、例えば、反応性イ
オン・エッチング・プロセスにて処理される。この平坦
化物質の除去との関連で使用される用語“異方性”は、
この平坦化物質が基板表面に対して垂直方向の方が水平
方向に沿ってより、少なくとも５倍速く除去されること
を意味する。より典型的には、この比は10対１を越え
る。この結果、水平平面上の物質43は実質的に除去さ
れ、一方、ウインドウの垂直側壁に接触する平坦化物質
は除去されない。したがって、平坦化物質が開口部の下
側領域の中央部分から除去されることに注意する。これ
に加えて、垂直側壁と接触する平坦化物質の上端部分が
或る程度エッチングされる。これによって、第５図に示
される構造が生成されるが、ここで、平坦化領域45は誘
電物質42内の開口部の側壁44に粘着する。したがって、
平坦化領域45は、基板に対する垂直方向から典型的には
20゜以上の角度を持つ非垂直斜面を持つ。この値は、平
坦化領域の上側コーナーから下の内側コーナーに向かっ
て測定された直線近似である。この平坦化領域は、向上
された導体包囲を得るための手段として機能する。例え
ば、アルミニウム層46が被着された場合、これは、典型
的には、第６図に示されるように不連続を与えることな
く開口部を満たす。ここで、コンタクトのトップのサイ
ズは、実質的にウインドウの開口部を定義した距離ｄに
よって定義される。このため、このコンタクトは“ヘッ
ドレス”と呼ばれる。
この平坦化物質は、典型的な二酸化シリコンである。
この順応酸化物の被着は、テトラエトキシシラン、Si
（OC2H5）４を当分野において周知の原理に従って低圧
化学気相蒸着（LPCVD）反応を使用して650゜にて分解す
ることによって達成される。
この順応酸化物の被着は、テトラエトキシシラン、Si
（OC2H5）４を当分野において周知の原理に従って低圧
化学気相蒸着（LPCVD）反応を使用して650゜にて分解す
ることによって達成される。
酸化物物質を異方性エッチングするのに適するプロセ
スには、90％CHF3＋10％O2を65マイクロメートル圧、15
00ワット・パワーにて反応させる反応性イオン・エッチ
ング、あるいは当分野において周知の他の方法がある。
最後に、こうして平坦化されたウインドウ内に、これも
当分野において周知であるごとく、アルミニウムが300
℃および１×10-7トールの圧力で［例えば、（Varian）
3180スパッタ・システム内で］アルミニウム ターゲッ
トからスパッタリングされる。現在のプロセスにおいて
は、アルミニウムの厚さは、典型的には、約0.5から1.0
マイクロメートルの範囲とされているが、更に広い範囲
が可能である。
スには、90％CHF3＋10％O2を65マイクロメートル圧、15
00ワット・パワーにて反応させる反応性イオン・エッチ
ング、あるいは当分野において周知の他の方法がある。
最後に、こうして平坦化されたウインドウ内に、これも
当分野において周知であるごとく、アルミニウムが300
℃および１×10-7トールの圧力で［例えば、（Varian）
3180スパッタ・システム内で］アルミニウム ターゲッ
トからスパッタリングされる。現在のプロセスにおいて
は、アルミニウムの厚さは、典型的には、約0.5から1.0
マイクロメートルの範囲とされているが、更に広い範囲
が可能である。
本発明においては、上記二酸化シリコンよりなる誘電
性の平坦化領域74を形成し、減少された接触抵抗を得る
ことも可能とする。第７図においては誘電物質72に形成
された開口部75中に誘電層（カバー層）76を形成する。
第８図においては、誘電性平坦化物質73が形成される。
第９図においては、前述したごとく、平坦化領域74の形
成の前に下側領域71上に被着あるいは形成された導電層
76によって、向上された接触抵抗が達成される。この導
電層76は、形成された開口部の領域と実質的に等しい領
域71へのコンタクト領域を提供する。次に、後続のプロ
セス・ステップが前述と実質的に同様に進行される。た
とえば、第10図には導電層87が示されるが、これは典型
的には被着されたアルミニウムである。第11図には、コ
ンタクト・ウインドウの図面が示されるが、ここで、導
電層87はウインドウ開口部の外側領域内のアルミニウム
が除去されるようにパターン化される。ここでは、アル
ミニウム包囲が形成されるウインドウ開口部と実質的に
同一の広がりを持つため、コンタクトがヘッドレスとな
ることは明白である。アルミニウム包囲は、第11図の平
面と垂直の方向に沿って連続できることに注意する。平
坦化領域74によって提供される良好の段の包囲によっ
て、アルミニウムにて数個の下側の領域71を互いに連続
することが可能となる。この導電領域87が動的直接アク
セス・メモリのビット・ラインとして、あるいは多くの
他の目的のために機能することは明白である。導電層76
の形成は、選択的にドープド領域71上に金属の被着を行
なう一方において、誘電層72に金属が被着するのを避け
る技術によって遂行される。この技術がタングステンに
ついて知られているが、これに関しては、例えば、S.ス
ワーハン（S.Wirhun）らによってIEEEエレクトロン デ
バイス レターズ（IEEE Electron Device Letter
s）,Vol,EDL−5,ページ209−211（1984年）に発表の論
文［LPCVDW/ALおよびPtSi/W/AL金属化の接触抵抗（Cont
act Resist−ance of LPCVD W/AL and PtSi/W/AL
Metallization）］を参照すること。ここでは、被着
されたタングステンの酸化を防ぐために非酸化キャリア
・ガス（例えば、窒素）を使用して、タングステンを約
1,000オングストロームの厚さに被着することが推薦さ
れる。導電層76を形成するもう１つの方法として、導電
性化合物、例えば、ケイ化物をドープド領域71の表面上
にそのままの位置に形成することもできる。平坦化物質
を被着する前にウインドウの底に導電層76を選択的に形
成するためのさらに他の技術が考えられることほ勿論の
ことである。
性の平坦化領域74を形成し、減少された接触抵抗を得る
ことも可能とする。第７図においては誘電物質72に形成
された開口部75中に誘電層（カバー層）76を形成する。
第８図においては、誘電性平坦化物質73が形成される。
第９図においては、前述したごとく、平坦化領域74の形
成の前に下側領域71上に被着あるいは形成された導電層
76によって、向上された接触抵抗が達成される。この導
電層76は、形成された開口部の領域と実質的に等しい領
域71へのコンタクト領域を提供する。次に、後続のプロ
セス・ステップが前述と実質的に同様に進行される。た
とえば、第10図には導電層87が示されるが、これは典型
的には被着されたアルミニウムである。第11図には、コ
ンタクト・ウインドウの図面が示されるが、ここで、導
電層87はウインドウ開口部の外側領域内のアルミニウム
が除去されるようにパターン化される。ここでは、アル
ミニウム包囲が形成されるウインドウ開口部と実質的に
同一の広がりを持つため、コンタクトがヘッドレスとな
ることは明白である。アルミニウム包囲は、第11図の平
面と垂直の方向に沿って連続できることに注意する。平
坦化領域74によって提供される良好の段の包囲によっ
て、アルミニウムにて数個の下側の領域71を互いに連続
することが可能となる。この導電領域87が動的直接アク
セス・メモリのビット・ラインとして、あるいは多くの
他の目的のために機能することは明白である。導電層76
の形成は、選択的にドープド領域71上に金属の被着を行
なう一方において、誘電層72に金属が被着するのを避け
る技術によって遂行される。この技術がタングステンに
ついて知られているが、これに関しては、例えば、S.ス
ワーハン（S.Wirhun）らによってIEEEエレクトロン デ
バイス レターズ（IEEE Electron Device Letter
s）,Vol,EDL−5,ページ209−211（1984年）に発表の論
文［LPCVDW/ALおよびPtSi/W/AL金属化の接触抵抗（Cont
act Resist−ance of LPCVD W/AL and PtSi/W/AL
Metallization）］を参照すること。ここでは、被着
されたタングステンの酸化を防ぐために非酸化キャリア
・ガス（例えば、窒素）を使用して、タングステンを約
1,000オングストロームの厚さに被着することが推薦さ
れる。導電層76を形成するもう１つの方法として、導電
性化合物、例えば、ケイ化物をドープド領域71の表面上
にそのままの位置に形成することもできる。平坦化物質
を被着する前にウインドウの底に導電層76を選択的に形
成するためのさらに他の技術が考えられることほ勿論の
ことである。
本発明においては、誘電物質が流動性のガラスである
ことである。このため、本発明のコンタクトのための開
口部を形成する前に高温にてこのガラスを流動させるこ
とによって、例えば、電界効果形トランジスタのゲート
上の段を完全に包囲することが可能となる。次に、電界
効果形トランジスタのゲート、ソースおよびドレンのた
めのコンタクト開口部が、本発明によって形成および平
坦化される。これによって、本発明によって形成される
コンタクト・ウインドウの完全な段の包囲および小型化
が達成される一方で、他の要素（例えば、ゲート）か
ら、これを平坦におよび誘電的に絶縁することができ
る。
ことである。このため、本発明のコンタクトのための開
口部を形成する前に高温にてこのガラスを流動させるこ
とによって、例えば、電界効果形トランジスタのゲート
上の段を完全に包囲することが可能となる。次に、電界
効果形トランジスタのゲート、ソースおよびドレンのた
めのコンタクト開口部が、本発明によって形成および平
坦化される。これによって、本発明によって形成される
コンタクト・ウインドウの完全な段の包囲および小型化
が達成される一方で、他の要素（例えば、ゲート）か
ら、これを平坦におよび誘電的に絶縁することができ
る。
ガラス層と半導体基板の間に追加の層を加えることも
できる。例えば、ガラス層42を被着する前に半導体層40
上にSiO2の1,000オングストローム・バリア層（図示な
し）を成長あるいは被着することができる。このバリア
層は、望ましくないドーパント（例えば、ＢおよびＰ）
が、ガラスから半導体領域に移入ることを防止する機能
を果たす。他のバリア層物質（例えば、Si3N4）をこれ
に代わって使用することもできる。従って、用語“覆
う”は、誘電領域が必ずしも下側領域と接触することを
意味しない。ただし、接触する場合もあり得る。
できる。例えば、ガラス層42を被着する前に半導体層40
上にSiO2の1,000オングストローム・バリア層（図示な
し）を成長あるいは被着することができる。このバリア
層は、望ましくないドーパント（例えば、ＢおよびＰ）
が、ガラスから半導体領域に移入ることを防止する機能
を果たす。他のバリア層物質（例えば、Si3N4）をこれ
に代わって使用することもできる。従って、用語“覆
う”は、誘電領域が必ずしも下側領域と接触することを
意味しない。ただし、接触する場合もあり得る。
前述の説明は、シリコン内のドープド領域へのコンタ
クトを作るという観点から行なわれたが、この技術は他
の半導体物質、たとえば、ヒ化ガラウムおよび他のIII
−Ｖ族の物質内のドープド領域に対しても適用できる。
さらに、この技術は上側の金属層と下側の金属層の間で
のコンタクトが必要な“二重レベル金属”技術（ここで
“二重レベル金属”とは、誘電体をはさんで上層と下層
の２つの金属導電層より成る構成をいう。）にも使用で
きる。この層を分離するための誘電物質は、流動ガラス
あるいはSiO2、あるいは他の物質であり得る。下側の領
域は電子光学物質、例えば、ニオブ酸リチウム、あるい
はこの上に形成された導電パッドであり得る。従って、
この方法による下側の領域とコンタクトする上側の導電
層は、電子光学物質に制御電圧を加える機能を果たす。
クトを作るという観点から行なわれたが、この技術は他
の半導体物質、たとえば、ヒ化ガラウムおよび他のIII
−Ｖ族の物質内のドープド領域に対しても適用できる。
さらに、この技術は上側の金属層と下側の金属層の間で
のコンタクトが必要な“二重レベル金属”技術（ここで
“二重レベル金属”とは、誘電体をはさんで上層と下層
の２つの金属導電層より成る構成をいう。）にも使用で
きる。この層を分離するための誘電物質は、流動ガラス
あるいはSiO2、あるいは他の物質であり得る。下側の領
域は電子光学物質、例えば、ニオブ酸リチウム、あるい
はこの上に形成された導電パッドであり得る。従って、
この方法による下側の領域とコンタクトする上側の導電
層は、電子光学物質に制御電圧を加える機能を果たす。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−72321（ＪＰ，Ａ) 特開 昭54−44474（ＪＰ，Ａ) 特開 昭49−119588（ＪＰ，Ａ) 特公 昭55−14541（ＪＰ，Ｂ１) 特公 昭51−13610（ＪＰ，Ｂ２)
Claims (8)
- 【請求項１】導電性領域（71）を形成するステップ、次
いで前記導電性領域（71）上に誘電性物質（72）を形成
するステップ、及び前記誘電性物質（72）を貫通する開
口部（75）を形成するステップよりなり、前記開口部
（75）が前記導電性領域（71）よりも小さな径を有し、
かつ開口部（75）の側壁が垂直である半導体デバイス内
の電気コンタクトの形成方法において、 前記開口部（75）を形成した後、前記導電性領域（71）
上にそれより高い導電性を有するカバー層（76）を選択
的に形成するステップ、 前記導電性領域（71）及び前記開口部（75）の垂直な側
壁上に誘電性平坦化物質（73）を順応的に被着するステ
ップ、ここで前記誘電性平坦化物質（73）はテトラエト
キシシランから被着される二酸化シリコンであり、かつ
前記誘電性物質（72）の厚さの少なくとも0.4倍の厚さ
に被着され、 前記被着された誘電性平坦化物質（73）の一部（74）を
前記開口部（75）の垂直な側壁と接触したまま残して前
記誘電性領域の一部から前記平坦化物質を異方的に除去
し、前記平坦化物質の一部（74）が前記カバー層（76）
の周囲部分に接触するように形成されるステップ、及び その後前記導電性領域及び前記開口部の垂直な側壁と接
触したまま残された誘電性平坦化物質（74）の上に導電
性物質（87）を被着するステップを含むことを特徴とす
る半導体デバイス内の電気コンタクトの形成方法。 - 【請求項２】請求の範囲第１項に記載の方法において、
前記誘電性物質（72）が摂氏1100度以下の軟化点を持つ
ガラスであることを特徴とする方法。 - 【請求項３】請求の範囲第１項に記載の方法において、
前記誘電性物質（72）は高温で流動して電界効果トラン
ジスタのゲート領域を平坦化するガラスであることを特
徴とする方法。 - 【請求項４】請求の範囲第１項に記載方法において、前
記導電性領域（71）がドープされた半導体領域であるこ
とを特徴とする方法。 - 【請求項５】請求の範囲第１項に記載の方法において、
前記導電性物質（87）がアルミニウムであることを特徴
とする方法。 - 【請求項６】請求の範囲第１項に記載の方法において、
前記カバー層が金属よりなることを特徴とする方法。 - 【請求項７】請求の範囲第１項に記載の方法において、
前記カバー層がタングステンからなることを特徴とする
方法。 - 【請求項８】請求の範囲第１項に記載の方法において、
前記カバー層がシリサイドよりなることを特徴とする方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/645,549 US4641420A (en) | 1984-08-30 | 1984-08-30 | Metalization process for headless contact using deposited smoothing material |
| US645549 | 1991-01-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62500134A JPS62500134A (ja) | 1987-01-16 |
| JP2530312B2 true JP2530312B2 (ja) | 1996-09-04 |
Family
ID=24589451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60503541A Expired - Lifetime JP2530312B2 (ja) | 1984-08-30 | 1985-08-06 | 半導体デバイス内の電気コンタクトの形成方法 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4641420A (ja) |
| EP (1) | EP0191057B1 (ja) |
| JP (1) | JP2530312B2 (ja) |
| KR (2) | KR860700311A (ja) |
| CA (1) | CA1225466A (ja) |
| DE (1) | DE3575364D1 (ja) |
| ES (1) | ES8704036A1 (ja) |
| IE (1) | IE56930B1 (ja) |
| SG (1) | SG39690G (ja) |
| WO (1) | WO1986001639A1 (ja) |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900000065B1 (ko) * | 1985-08-13 | 1990-01-19 | 가부시끼가이샤 도오시바 | 독출전용 반도체기억장치와 그 제조방법 |
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| NL8600770A (nl) * | 1986-03-26 | 1987-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| US4707457A (en) * | 1986-04-03 | 1987-11-17 | Advanced Micro Devices, Inc. | Method for making improved contact for integrated circuit structure |
| EP0257948A3 (en) * | 1986-08-25 | 1988-09-28 | AT&T Corp. | Conductive via plug for cmos devices |
| DE3880860T2 (de) * | 1987-03-04 | 1993-10-28 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. |
| EP0302647A1 (en) * | 1987-08-03 | 1989-02-08 | AT&T Corp. | Aluminum plug using insulating sidewall space |
| FR2624304B1 (fr) * | 1987-12-04 | 1990-05-04 | Philips Nv | Procede pour etablir une structure d'interconnexion electrique sur un dispositif semiconducteur au silicium |
| JP2585662B2 (ja) * | 1987-12-23 | 1997-02-26 | 株式会社日立製作所 | ヘテロ接合バイポーラトランジスタの製造方法 |
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| US4898841A (en) * | 1988-06-16 | 1990-02-06 | Northern Telecom Limited | Method of filling contact holes for semiconductor devices and contact structures made by that method |
| GB2220298A (en) * | 1988-06-29 | 1990-01-04 | Philips Nv | A method of manufacturing a semiconductor device |
| FR2634317A1 (fr) * | 1988-07-12 | 1990-01-19 | Philips Nv | Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions |
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| MY109605A (en) * | 1990-06-29 | 1997-03-31 | Canon Kk | Method for producing semiconductor device having alignment mark. |
| KR960001601B1 (ko) * | 1992-01-23 | 1996-02-02 | 삼성전자주식회사 | 반도체 장치의 접촉구 매몰방법 및 구조 |
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