JP2529086B2 - 耐圧試験装置 - Google Patents
耐圧試験装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、非破壊で試料の耐圧の
良否を試験する耐圧試験装置に関するものである。
良否を試験する耐圧試験装置に関するものである。
【０００２】
【従来の技術】耐圧試験装置は、例えば半導体素子など
の電子部品である試料に対して高電圧を印加し、その試
料に耐圧不良や絶縁不良がないかを試験するものであ
り、その耐圧不良や絶縁不良などの異常は高電圧を印加
したときに試料に流れる電流から検出するようになって
いる。ここで、従来のこの種の耐圧試験装置では、不良
であると判断されたとき、試料に印加される高電圧を高
圧リレーなどを用いて切るようになっていた。
の電子部品である試料に対して高電圧を印加し、その試
料に耐圧不良や絶縁不良がないかを試験するものであ
り、その耐圧不良や絶縁不良などの異常は高電圧を印加
したときに試料に流れる電流から検出するようになって
いる。ここで、従来のこの種の耐圧試験装置では、不良
であると判断されたとき、試料に印加される高電圧を高
圧リレーなどを用いて切るようになっていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ように高圧リレーなどを用いて試料に印加されている高
電圧を切る方法では、高圧リレーの応答の遅れにより、
試料に大電流が流れる時間が長くなり、非破壊試験とし
ては適切ではなかった。また、この種の耐圧試験装置で
は、試験開始時に高圧リレーなどを投入し、所定電圧の
高電圧を試料に印加する場合が多い。しかし、このよう
に高圧リレーを用いて、試験開始時にいきなり高電圧を
試料に印加すると、試料が浮遊容量を有する場合、その
浮遊容量を充電する充電電流として大きな突入電流が流
れ、その充電電流のために正常な試料を不良と判断して
しまう恐れがあった。
ように高圧リレーなどを用いて試料に印加されている高
電圧を切る方法では、高圧リレーの応答の遅れにより、
試料に大電流が流れる時間が長くなり、非破壊試験とし
ては適切ではなかった。また、この種の耐圧試験装置で
は、試験開始時に高圧リレーなどを投入し、所定電圧の
高電圧を試料に印加する場合が多い。しかし、このよう
に高圧リレーを用いて、試験開始時にいきなり高電圧を
試料に印加すると、試料が浮遊容量を有する場合、その
浮遊容量を充電する充電電流として大きな突入電流が流
れ、その充電電流のために正常な試料を不良と判断して
しまう恐れがあった。
【０００４】そこで、その対策として、試料に流れる電
流から試料の異常を判別する異常判別回路において、浮
遊容量を充電する充電電流に対しては不感動にすること
が考えられる。しかしながら、このようにすると、異常
判別回路で、微少な放電電流を検出できなくなり、耐圧
試験装置の異常検出性能が悪くなるという問題があっ
た。
流から試料の異常を判別する異常判別回路において、浮
遊容量を充電する充電電流に対しては不感動にすること
が考えられる。しかしながら、このようにすると、異常
判別回路で、微少な放電電流を検出できなくなり、耐圧
試験装置の異常検出性能が悪くなるという問題があっ
た。
【０００５】さらに、試験終了時には、高圧リレーなど
で試料に印加された高電圧を切った後に、その試料を耐
圧試験装置から取り出す必要がある。しかし、上述のよ
うに浮遊容量を有する試料の場合、その浮遊容量に高圧
電荷が蓄積された状態にあるため、感電する恐れがあっ
た。本発明は上述の点に鑑みて為されたものであり、第
１の目的とするところは、試料を劣化させることなく、
耐圧試験を行えるようにするとともに浮遊容量を有する
試料であっても、試験開始時に突入電流が流れることが
ないようにすることにあり、第２の目的とするところ
は、試験終了後に試料に触れても感電の恐れがないよう
にすることにある。
で試料に印加された高電圧を切った後に、その試料を耐
圧試験装置から取り出す必要がある。しかし、上述のよ
うに浮遊容量を有する試料の場合、その浮遊容量に高圧
電荷が蓄積された状態にあるため、感電する恐れがあっ
た。本発明は上述の点に鑑みて為されたものであり、第
１の目的とするところは、試料を劣化させることなく、
耐圧試験を行えるようにするとともに浮遊容量を有する
試料であっても、試験開始時に突入電流が流れることが
ないようにすることにあり、第２の目的とするところ
は、試験終了後に試料に触れても感電の恐れがないよう
にすることにある。
【０００６】
【課題を解決するための手段】請求項１の発明は、上記
第１の目的を達成するために、試料に印加される直流の
高電圧を発生する高電圧発生手段と、試料に印加される
高電圧の電圧値を検出する電圧検出手段と、試料に流れ
る電流を検出する電流検出手段と、試料に印加する高電
圧の値を設定する基準電圧を発生する基準電圧発生手段
と、この基準電圧発生手段の基準電圧と上記電圧検出手
段で検出された電圧値との差を求めその差を無くすよう
に高電圧発生手段から発生する高電圧の電圧値を制御す
る電圧制御手段と、上記電流検出手段で検出された電流
から試料の異常を検出する異常検出手段と、異常検出手
段で試料の異常が検出されたときオンとなり、試料に印
加された高電圧を瞬時に降圧するスイッチング素子とを
備え、上記基準電圧発生手段として、試験開始時点から
基準電圧の値を０Ｖから徐々に上昇させて適宜時間後に
試料に印加する高電圧の値を耐圧試験を行う規定値とす
るものを用いてある。
第１の目的を達成するために、試料に印加される直流の
高電圧を発生する高電圧発生手段と、試料に印加される
高電圧の電圧値を検出する電圧検出手段と、試料に流れ
る電流を検出する電流検出手段と、試料に印加する高電
圧の値を設定する基準電圧を発生する基準電圧発生手段
と、この基準電圧発生手段の基準電圧と上記電圧検出手
段で検出された電圧値との差を求めその差を無くすよう
に高電圧発生手段から発生する高電圧の電圧値を制御す
る電圧制御手段と、上記電流検出手段で検出された電流
から試料の異常を検出する異常検出手段と、異常検出手
段で試料の異常が検出されたときオンとなり、試料に印
加された高電圧を瞬時に降圧するスイッチング素子とを
備え、上記基準電圧発生手段として、試験開始時点から
基準電圧の値を０Ｖから徐々に上昇させて適宜時間後に
試料に印加する高電圧の値を耐圧試験を行う規定値とす
るものを用いてある。
【０００７】請求項２の発明は、上記第２の目的を達成
するために、試料に印加される直流の高電圧を発生する
高電圧発生手段と、試料に印加される高電圧の電圧値を
検出する電圧検出手段と、試料に流れる電流を検出する
電流検出手段と、試料に印加する高電圧の値を設定する
基準電圧を発生する基準電圧発生手段と、この基準電圧
発生手段の基準電圧と上記電圧検出手段で検出された電
圧値との差を求めその差を無くすように高電圧発生手段
から発生する高電圧の電圧値を制御する電圧制御手段
と、上記電流検出手段で検出された電流から試料の異常
を検出する異常検出手段と、異常検出手段で試料の異常
が検出されたときオンとなり、試料に印加された高電圧
を瞬時に降圧するスイッチング素子とを備え、上記スイ
ッチング素子を試験終了時にもオンするようにしてあ
る。
するために、試料に印加される直流の高電圧を発生する
高電圧発生手段と、試料に印加される高電圧の電圧値を
検出する電圧検出手段と、試料に流れる電流を検出する
電流検出手段と、試料に印加する高電圧の値を設定する
基準電圧を発生する基準電圧発生手段と、この基準電圧
発生手段の基準電圧と上記電圧検出手段で検出された電
圧値との差を求めその差を無くすように高電圧発生手段
から発生する高電圧の電圧値を制御する電圧制御手段
と、上記電流検出手段で検出された電流から試料の異常
を検出する異常検出手段と、異常検出手段で試料の異常
が検出されたときオンとなり、試料に印加された高電圧
を瞬時に降圧するスイッチング素子とを備え、上記スイ
ッチング素子を試験終了時にもオンするようにしてあ
る。
【０００８】
【作用】請求項１の発明は、上述のように応答性の遅い
高圧リレーなどの代わりに、応答性に優れたスイッチン
グ素子、例えばサイリスタなどを用いることにより、試
料が異常であると判断されたとき、スイッチング素子で
試料に印加された高電圧を瞬時に降圧し、これにより、
試料を劣化させることなく、耐圧試験を行えるようにす
るとともに、基準電圧発生手段として、試験開始時点か
ら基準電圧の値を０Ｖから徐々に上昇させて適宜時間後
に試料に印加する高電圧の値を耐圧試験を行う規定値と
するものを用いることにより、試料に印加される高電圧
を徐々に上昇させ、試料が浮遊容量を有するものであっ
ても、その浮遊容量に大きな充電電流が流れないように
する。つまりは、異常検出手段で異常と判断される電流
値よりも、浮遊容量を充電する充電電流の電流値を小さ
く抑え、耐圧試験装置の異常検出機能に影響を与えない
ようにする。
高圧リレーなどの代わりに、応答性に優れたスイッチン
グ素子、例えばサイリスタなどを用いることにより、試
料が異常であると判断されたとき、スイッチング素子で
試料に印加された高電圧を瞬時に降圧し、これにより、
試料を劣化させることなく、耐圧試験を行えるようにす
るとともに、基準電圧発生手段として、試験開始時点か
ら基準電圧の値を０Ｖから徐々に上昇させて適宜時間後
に試料に印加する高電圧の値を耐圧試験を行う規定値と
するものを用いることにより、試料に印加される高電圧
を徐々に上昇させ、試料が浮遊容量を有するものであっ
ても、その浮遊容量に大きな充電電流が流れないように
する。つまりは、異常検出手段で異常と判断される電流
値よりも、浮遊容量を充電する充電電流の電流値を小さ
く抑え、耐圧試験装置の異常検出機能に影響を与えない
ようにする。
【０００９】請求項２の発明は、スイッチング素子を試
験終了時にもオンすることにより、試料が浮遊容量を有
するものである場合に、この浮遊容量に充電された電荷
を、試験終了時点でスイッチング素子を介して放電し、
試験終了後に試料に触れても感電することがないように
する。
験終了時にもオンすることにより、試料が浮遊容量を有
するものである場合に、この浮遊容量に充電された電荷
を、試験終了時点でスイッチング素子を介して放電し、
試験終了後に試料に触れても感電することがないように
する。
【００１０】
【００１１】
【実施例】図１に本発明の耐圧試験装置を示す。なお、
その具体構成を図２に示す。本実施例の耐圧試験装置
は、基本的には、試料に印加される直流の高電圧を発生
する高電圧発生部１と、試料に印加される高電圧の電圧
値を検出する電圧検出部２と、試料に流れる電流を検出
する電流検出部３と、試料に印加する高電圧の値を設定
する基準電圧を発生する基準電圧発生部４と、この基準
電圧発生部４の基準電圧と上記電圧検出部２で検出され
た電圧値との差を求めその差を無くすように高電圧発生
部１から発生する高電圧の電圧値を制御する電圧制御部
５と、上記電流検出部３で検出された電流から試料の異
常を検出する異常検出部６と、試料に高電圧を印加する
時間、つまりは耐圧試験時間を計時する計時部７と、こ
の計時部７で設定された耐圧試験時間の終了時点、及び
上記異常検出部６で試料の異常が検出されたとき、試料
に印加された高電圧を瞬時に降圧する高電圧除去部８
と、耐圧試験の開始時及び終了時に各部に対して処理信
号を与える制御部９とで構成してある。
その具体構成を図２に示す。本実施例の耐圧試験装置
は、基本的には、試料に印加される直流の高電圧を発生
する高電圧発生部１と、試料に印加される高電圧の電圧
値を検出する電圧検出部２と、試料に流れる電流を検出
する電流検出部３と、試料に印加する高電圧の値を設定
する基準電圧を発生する基準電圧発生部４と、この基準
電圧発生部４の基準電圧と上記電圧検出部２で検出され
た電圧値との差を求めその差を無くすように高電圧発生
部１から発生する高電圧の電圧値を制御する電圧制御部
５と、上記電流検出部３で検出された電流から試料の異
常を検出する異常検出部６と、試料に高電圧を印加する
時間、つまりは耐圧試験時間を計時する計時部７と、こ
の計時部７で設定された耐圧試験時間の終了時点、及び
上記異常検出部６で試料の異常が検出されたとき、試料
に印加された高電圧を瞬時に降圧する高電圧除去部８
と、耐圧試験の開始時及び終了時に各部に対して処理信
号を与える制御部９とで構成してある。
【００１２】高電圧発生部１は、交流（正弦波）発生回
路１１で発生する交流（正弦波）電圧をパワーアンプ１
２で増幅し、その増幅出力をさらに昇圧トランスＴ1 で
昇圧し、昇圧出力をダイオードブリッジＤＢ1 及び平滑
コンデンサＣ1 で整流平滑して、直流の高電圧を得る構
成としてあり、平滑コンデンサＣ1 の両端に生じる高電
圧を試料に印加するようになっている。
路１１で発生する交流（正弦波）電圧をパワーアンプ１
２で増幅し、その増幅出力をさらに昇圧トランスＴ1 で
昇圧し、昇圧出力をダイオードブリッジＤＢ1 及び平滑
コンデンサＣ1 で整流平滑して、直流の高電圧を得る構
成としてあり、平滑コンデンサＣ1 の両端に生じる高電
圧を試料に印加するようになっている。
【００１３】ここで、試料に印加される高電圧を規定値
にするために、試料に印加された電圧値を検出する電圧
検出部２と、試料に印加する高電圧の値、つまりは上記
規定値を設定する基準電圧を発生する基準電圧発生部４
と、この基準電圧発生部４の基準電圧と上記電圧検出部
２で検出された電圧値との差を求めその差を無くすよう
に高電圧発生部１から発生する高電圧の電圧値を制御す
る電圧制御部５とを備えている。
にするために、試料に印加された電圧値を検出する電圧
検出部２と、試料に印加する高電圧の値、つまりは上記
規定値を設定する基準電圧を発生する基準電圧発生部４
と、この基準電圧発生部４の基準電圧と上記電圧検出部
２で検出された電圧値との差を求めその差を無くすよう
に高電圧発生部１から発生する高電圧の電圧値を制御す
る電圧制御部５とを備えている。
【００１４】電圧検出部２は、分圧抵抗Ｒ2 ，Ｒ3 及び
差動アンプ２１で構成してあり、分圧抵抗Ｒ2 ，Ｒ3 の
分圧電圧と、この分圧抵抗Ｒ2 ，Ｒ3 の直列回路と後述
する電流検出回路３の電流検出抵抗Ｒ1 との分圧電圧と
の差分を差動アンプ２１で増幅し、試料に印加された高
電圧に応じた電圧出力を得るようにしてある。基準電圧
発生部４は、詳細は後述するランプ（ＲＡＭＰ）波発生
回路４０と、このランプ波発生回路４０の出力電圧を元
にして基準電圧ＶREF を発生する可変抵抗ＶＲ1 とで構
成してある。
差動アンプ２１で構成してあり、分圧抵抗Ｒ2 ，Ｒ3 の
分圧電圧と、この分圧抵抗Ｒ2 ，Ｒ3 の直列回路と後述
する電流検出回路３の電流検出抵抗Ｒ1 との分圧電圧と
の差分を差動アンプ２１で増幅し、試料に印加された高
電圧に応じた電圧出力を得るようにしてある。基準電圧
発生部４は、詳細は後述するランプ（ＲＡＭＰ）波発生
回路４０と、このランプ波発生回路４０の出力電圧を元
にして基準電圧ＶREF を発生する可変抵抗ＶＲ1 とで構
成してある。
【００１５】電圧制御部５は、電圧検出部２で検出され
た検出電圧ＶVDと基準電圧ＶREF との誤差出力を発生す
る誤差アンプ５１と、交流発生回路１１とアンプ１２と
の間に挿入され誤差アンプ５１の出力に基づいて交流発
生回路１１の出力を適宜減衰させるアッテネータ５２と
で構成してある。上記各部２，４，５では、電圧検出部
２で検出された検出電圧ＶVDが基準電圧ＶREF に一致す
るように、誤差アンプ５の出力でアッテネータ２におけ
る減衰量を調節し、試料に印加される高電圧が基準電圧
ＶREF で決まる規定の電圧値となるようにフィードバッ
ク制御をかけるようになっている。
た検出電圧ＶVDと基準電圧ＶREF との誤差出力を発生す
る誤差アンプ５１と、交流発生回路１１とアンプ１２と
の間に挿入され誤差アンプ５１の出力に基づいて交流発
生回路１１の出力を適宜減衰させるアッテネータ５２と
で構成してある。上記各部２，４，５では、電圧検出部
２で検出された検出電圧ＶVDが基準電圧ＶREF に一致す
るように、誤差アンプ５の出力でアッテネータ２におけ
る減衰量を調節し、試料に印加される高電圧が基準電圧
ＶREF で決まる規定の電圧値となるようにフィードバッ
ク制御をかけるようになっている。
【００１６】電流検出部３としては、高電圧が試料に印
加する経路に挿入された電流検出抵抗Ｒ1 を用いてあ
る。ここで、電流検出抵抗Ｒ1 の両端にはリミッタ回路
３１を接続してある。このリミッタ回路３１は、万が一
電流検出抵抗Ｒ1 に異常に大きな電流が流れたときに
も、次に説明する異常検出部６の反転アンプ６１に過大
な入力信号が加わることを防止するために設けてある。
なお、本実施例では、抵抗で試料に流れる電流を検出す
るようにしてあるが、例えばカレントトランスなどを用
いてもよい。
加する経路に挿入された電流検出抵抗Ｒ1 を用いてあ
る。ここで、電流検出抵抗Ｒ1 の両端にはリミッタ回路
３１を接続してある。このリミッタ回路３１は、万が一
電流検出抵抗Ｒ1 に異常に大きな電流が流れたときに
も、次に説明する異常検出部６の反転アンプ６１に過大
な入力信号が加わることを防止するために設けてある。
なお、本実施例では、抵抗で試料に流れる電流を検出す
るようにしてあるが、例えばカレントトランスなどを用
いてもよい。
【００１７】異常検出部６は、電流検出抵抗Ｒ1 の両端
に発生する電圧を増幅する反転アンプ６１と、その増幅
出力から高周波成分を抽出するハイパスフィルタ６２
と、上記増幅出力から低周波成分を抽出するローパスフ
ィルタ６３と、ハイパスフィルタ６２で抽出された高周
波成分が規定値以上であるか否かを判別するコンパレー
タＣＭＰ1 と、ローパスフィルタ６３で抽出された低周
波成分が規定値以上であるか否かを判別するコンパレー
タＣＭＰ2 と、耐圧試験中であることを示す後述する制
御部９の制御回路９４の出力ＱB と夫々のコンパレータ
ＣＭＰ1 ，ＣＭＰ 2 のアンドをとり、試験中にいずかの
コンパレータＣＭＰ1 ，ＣＭＰ2 の出力がハイレベルと
なったときに、その出力がハイレベルとなるアンド回路
ＡＮＤ1 ，ＡＮＤ2 と、夫々のアンド回路ＡＮＤ1 ，Ａ
ＮＤ2 の出力のいずれかがハイレベルであるときに、ロ
ーレベルの出力を発生するノア回路ＮＯＲ1 と、ノア回
路ＮＯＲ1 の出力でセットされるフリップフロップ６４
とで構成してある。なお、各コンパレータＣＭＰ1 ，Ｃ
ＭＰ2 の基準電圧ＶREF3，ＶREF4は可変抵抗ＶＲ3 ，Ｖ
Ｒ4 で可変設定できるようになっている。
に発生する電圧を増幅する反転アンプ６１と、その増幅
出力から高周波成分を抽出するハイパスフィルタ６２
と、上記増幅出力から低周波成分を抽出するローパスフ
ィルタ６３と、ハイパスフィルタ６２で抽出された高周
波成分が規定値以上であるか否かを判別するコンパレー
タＣＭＰ1 と、ローパスフィルタ６３で抽出された低周
波成分が規定値以上であるか否かを判別するコンパレー
タＣＭＰ2 と、耐圧試験中であることを示す後述する制
御部９の制御回路９４の出力ＱB と夫々のコンパレータ
ＣＭＰ1 ，ＣＭＰ 2 のアンドをとり、試験中にいずかの
コンパレータＣＭＰ1 ，ＣＭＰ2 の出力がハイレベルと
なったときに、その出力がハイレベルとなるアンド回路
ＡＮＤ1 ，ＡＮＤ2 と、夫々のアンド回路ＡＮＤ1 ，Ａ
ＮＤ2 の出力のいずれかがハイレベルであるときに、ロ
ーレベルの出力を発生するノア回路ＮＯＲ1 と、ノア回
路ＮＯＲ1 の出力でセットされるフリップフロップ６４
とで構成してある。なお、各コンパレータＣＭＰ1 ，Ｃ
ＭＰ2 の基準電圧ＶREF3，ＶREF4は可変抵抗ＶＲ3 ，Ｖ
Ｒ4 で可変設定できるようになっている。
【００１８】計時部７は、試験時間が設定されたタイマ
７１と、このタイマ７１の出力ＱTの立下りを検出する
立下り検出回路７２とで構成してある。タイマ７１は、
ランプ波発生回路４０の出力＊ＶTRIG（＊はその信号あ
るいは入力端子がアクティブローであることを示す）で
計時動作を開始し、計時動作中はハイレベルの出力は発
生する。また、立下り検出回路７２はタイマ７１の立下
りを検出することにより、試験時間の終了時点を検出す
るものである。ここで、立下り検出回路７２は、例え
ば、タイマ７１の出力を微分する微分回路と、その微分
出力でトリガがかかるワンショットマルチバイブレータ
とで構成し、立下り検出時点で負のパルスを発生するよ
うにしてある。なお、以下に説明する立下り検出回路及
び立上り検出回路も同様の構成になっている。
７１と、このタイマ７１の出力ＱTの立下りを検出する
立下り検出回路７２とで構成してある。タイマ７１は、
ランプ波発生回路４０の出力＊ＶTRIG（＊はその信号あ
るいは入力端子がアクティブローであることを示す）で
計時動作を開始し、計時動作中はハイレベルの出力は発
生する。また、立下り検出回路７２はタイマ７１の立下
りを検出することにより、試験時間の終了時点を検出す
るものである。ここで、立下り検出回路７２は、例え
ば、タイマ７１の出力を微分する微分回路と、その微分
出力でトリガがかかるワンショットマルチバイブレータ
とで構成し、立下り検出時点で負のパルスを発生するよ
うにしてある。なお、以下に説明する立下り検出回路及
び立上り検出回路も同様の構成になっている。
【００１９】上記制御部９は、試験の開始を示す負のパ
ルスからなるスタート信号(START)により計時動作を開
始する遅延回路９１と、遅延回路９１の立上りを検出す
る立上り検出回路９２と、遅延回路９１の立下りを検出
する立下り検出回路９３と、立下り検出回路９３の出力
でセットされるフリップフロップからなる制御回路９４
と、制御回路９４の出力ＱB の出力の立下りを検出する
立下り検出回路９５と、立下り検出回路９５の出力が得
られたときに、ハイレベルの出力を発生するフリップフ
ロップからなる出力回路９６とで構成してある。
ルスからなるスタート信号(START)により計時動作を開
始する遅延回路９１と、遅延回路９１の立上りを検出す
る立上り検出回路９２と、遅延回路９１の立下りを検出
する立下り検出回路９３と、立下り検出回路９３の出力
でセットされるフリップフロップからなる制御回路９４
と、制御回路９４の出力ＱB の出力の立下りを検出する
立下り検出回路９５と、立下り検出回路９５の出力が得
られたときに、ハイレベルの出力を発生するフリップフ
ロップからなる出力回路９６とで構成してある。
【００２０】なお、制御回路９４では、耐圧試験を強制
的に終了させるための負のパルスからなるリセット信号
（RESET)が入力されたとき、異常検出部６のフリップフ
ロップ６４で異常出力が得られたとき、タイマ７１に設
定された試験動作時間が経過して立下り検出部７２の出
力が入力されたときに、夫々リセットがかかるようにな
っている。
的に終了させるための負のパルスからなるリセット信号
（RESET)が入力されたとき、異常検出部６のフリップフ
ロップ６４で異常出力が得られたとき、タイマ７１に設
定された試験動作時間が経過して立下り検出部７２の出
力が入力されたときに、夫々リセットがかかるようにな
っている。
【００２１】高電圧遮断部８は、平滑コンデンサＣ1 の
両端に抵抗Ｒ4 を介して並列に接続されたサイリスタ
（ＳＣＲ）Ｑ1 と、このサイリスタＱ1 のゲートにパル
ストランスＰＴ1 を介してトリガをかけるゲートトリガ
回路８１とで構成してある。さらに、ゲートトリガ回路
８１は、図２に示すように、制御部９の立上り検出回路
９２の出力と、立下り検出回路９５の出力と、リセット
信号（RESET)とのナンドをとり、いずれかの信号がロー
レベルとなったとき、出力がハイレベルとなるナンド回
路ＮＡＮＤ1 と、このナンド回路ＮＡＮＤ1 の出力でオ
ン，オフ制御されるトランジスタＱ3 とで構成してあ
る。
両端に抵抗Ｒ4 を介して並列に接続されたサイリスタ
（ＳＣＲ）Ｑ1 と、このサイリスタＱ1 のゲートにパル
ストランスＰＴ1 を介してトリガをかけるゲートトリガ
回路８１とで構成してある。さらに、ゲートトリガ回路
８１は、図２に示すように、制御部９の立上り検出回路
９２の出力と、立下り検出回路９５の出力と、リセット
信号（RESET)とのナンドをとり、いずれかの信号がロー
レベルとなったとき、出力がハイレベルとなるナンド回
路ＮＡＮＤ1 と、このナンド回路ＮＡＮＤ1 の出力でオ
ン，オフ制御されるトランジスタＱ3 とで構成してあ
る。
【００２２】ここで、本実施例では試料に印加された高
電圧を切る手段として、サイリスタＱ1 を用いてある点
に特徴がある。なお、サイリスタＱ1 以外にも応答性の
優れたスイッチング素子、例えばＳＩサイリタを用いて
もよく、さらには耐圧を満足できれば、トランジスタ、
ＦＥＴなどであってもよい。また、図２に示すように、
サイリスタＱ1 の耐圧を高くするために、直列接続した
２個のサイリスタＱ11，Ｑ12を用いるようにしてもよ
い。
電圧を切る手段として、サイリスタＱ1 を用いてある点
に特徴がある。なお、サイリスタＱ1 以外にも応答性の
優れたスイッチング素子、例えばＳＩサイリタを用いて
もよく、さらには耐圧を満足できれば、トランジスタ、
ＦＥＴなどであってもよい。また、図２に示すように、
サイリスタＱ1 の耐圧を高くするために、直列接続した
２個のサイリスタＱ11，Ｑ12を用いるようにしてもよ
い。
【００２３】以下に、本発明のもう１つの特徴である基
準電圧発生部４のランプ波発生部４０について説明す
る。ランプ波発生回路４０は、基本的には、図２に示す
ように、０Ｖから制御電源の電圧まで徐々に上昇する出
力を発生する積分回路４１と、この積分回路４１の出力
を基準電圧ＶREF を設定する可変抵抗ＶＲ1 に印加する
バッファＢ1 と、積分回路８４の出力が所定電圧に達し
たことから試料に印加される高電圧が所定値に達する直
前の状態を検出するコンパレータＣＭＰ3 とで構成して
ある。
準電圧発生部４のランプ波発生部４０について説明す
る。ランプ波発生回路４０は、基本的には、図２に示す
ように、０Ｖから制御電源の電圧まで徐々に上昇する出
力を発生する積分回路４１と、この積分回路４１の出力
を基準電圧ＶREF を設定する可変抵抗ＶＲ1 に印加する
バッファＢ1 と、積分回路８４の出力が所定電圧に達し
たことから試料に印加される高電圧が所定値に達する直
前の状態を検出するコンパレータＣＭＰ3 とで構成して
ある。
【００２４】上記積分回路４１の出力は、例えば、図３
（ｇ）に示すように、０Ｖから制御電源の電圧まで徐々
に上昇する。これにより、基準電圧ＶREF も同図（ｍ）
に示すように０Ｖから所定値まで徐々に上昇する。この
積分回路４１には、可変抵抗ＶＲ2 を介して入力電圧を
印加してあり、この入力電圧を調節することにより、積
分回路４１の抵抗ＲI を介してコンデンサＣI を充電す
る充電電流を可変し、出力電圧ＶC の上昇速度を変化さ
せることができるようにしてある。つまり、試料は形状
などによりその浮遊容量が異なるため、試料の種別など
に応じて適切に充電電流を小さい値に抑えるために、可
変抵抗ＶＲ2 を用いて入力電圧を調節できるようにして
ある。
（ｇ）に示すように、０Ｖから制御電源の電圧まで徐々
に上昇する。これにより、基準電圧ＶREF も同図（ｍ）
に示すように０Ｖから所定値まで徐々に上昇する。この
積分回路４１には、可変抵抗ＶＲ2 を介して入力電圧を
印加してあり、この入力電圧を調節することにより、積
分回路４１の抵抗ＲI を介してコンデンサＣI を充電す
る充電電流を可変し、出力電圧ＶC の上昇速度を変化さ
せることができるようにしてある。つまり、試料は形状
などによりその浮遊容量が異なるため、試料の種別など
に応じて適切に充電電流を小さい値に抑えるために、可
変抵抗ＶＲ2 を用いて入力電圧を調節できるようにして
ある。
【００２５】この積分回路４１の出力には、ツェナダイ
オードＺＤ1 を接続し、可変抵抗ＶＲ1 に印加される電
圧が必要以上に高くなることを防止してある。上記コン
パレータＣＭＰ3 ではその基準電圧を上記ツェナダイオ
ードＺＤ1 のツェナ電圧ＥZよりも僅かに低い電圧（Ｅ
Z −ΔＥ）に設定し、積分回路４１の出力がツェナ電圧
ＥZ に達する直前の状態を、試料に印加される高電圧が
所定値に達する直前の状態として判別するようにしてあ
る。このコンパレータＣＭＰ3 の出力には、立上り検出
部４２を設け、コンパレータＣＭＰ3 の立上りを検出し
たときに、負のパルスを発生するようにしてある。な
お、この立上り検出部４２の出力で計時部７のタイマ７
１が計時動作を開始する。つまり、本実施例の場合に
は、基準電圧ＶREF が規定電圧に達するまでに時間がか
かるので、上記コンパレータＣＭＰ3を設けて、規定の
高電圧が試料に印加される時点で試験時間を計時するタ
イマ７１の動作を開始させるようにしてある。
オードＺＤ1 を接続し、可変抵抗ＶＲ1 に印加される電
圧が必要以上に高くなることを防止してある。上記コン
パレータＣＭＰ3 ではその基準電圧を上記ツェナダイオ
ードＺＤ1 のツェナ電圧ＥZよりも僅かに低い電圧（Ｅ
Z −ΔＥ）に設定し、積分回路４１の出力がツェナ電圧
ＥZ に達する直前の状態を、試料に印加される高電圧が
所定値に達する直前の状態として判別するようにしてあ
る。このコンパレータＣＭＰ3 の出力には、立上り検出
部４２を設け、コンパレータＣＭＰ3 の立上りを検出し
たときに、負のパルスを発生するようにしてある。な
お、この立上り検出部４２の出力で計時部７のタイマ７
１が計時動作を開始する。つまり、本実施例の場合に
は、基準電圧ＶREF が規定電圧に達するまでに時間がか
かるので、上記コンパレータＣＭＰ3を設けて、規定の
高電圧が試料に印加される時点で試験時間を計時するタ
イマ７１の動作を開始させるようにしてある。
【００２６】上記ランプ波発生回路４０には、試験時に
オンとなり、可変抵抗ＶＲ2 から積分回路４１に入力電
圧を印加できるようにするアナログスイッチＳＷD と、
非試験時にオンとなり、積分回路４１の入力をグランド
に落とし積分回路４１の動作を停止させるアナログスイ
ッチＳＷE と、放電抵抗ＲD を介してコンデンサＣIの
両端に接続され、非試験時にオンとなり、コンデンサＣ
1 の充電電荷を放電するアナログスイッチＳＷF とを設
けてある。これらいずれのアナログスイッチＳＷD 〜Ｓ
ＷF も、基本的には、非試験時において積分回路４１の
動作を完全に停止する状態に保つと共に、次回の測定を
行うために積分回路４１を初期状態にするために設けて
ある。
オンとなり、可変抵抗ＶＲ2 から積分回路４１に入力電
圧を印加できるようにするアナログスイッチＳＷD と、
非試験時にオンとなり、積分回路４１の入力をグランド
に落とし積分回路４１の動作を停止させるアナログスイ
ッチＳＷE と、放電抵抗ＲD を介してコンデンサＣIの
両端に接続され、非試験時にオンとなり、コンデンサＣ
1 の充電電荷を放電するアナログスイッチＳＷF とを設
けてある。これらいずれのアナログスイッチＳＷD 〜Ｓ
ＷF も、基本的には、非試験時において積分回路４１の
動作を完全に停止する状態に保つと共に、次回の測定を
行うために積分回路４１を初期状態にするために設けて
ある。
【００２７】これらアナログスイッチＳＷD 〜ＳＷF の
他に、本実施例ではアナログスイッチＳＷA 〜ＳＷC を
備えている。アナログスイッチＳＷA は、非試験時にオ
ンとなり、誤差アンプ５の基準電圧ＶREF の入力端子を
グランドに接続して、可変抵抗ＶＲ1 から基準電圧Ｖ
REF が印加されることを防止するものであり、また、ア
ナログスイッチＳＷB は、非試験時にオンとなり、アッ
テネータ２の制御入力をグランドに落として誤差アンプ
５の出力がアッテネータ２に入力されることを防止する
ものである。これらアナログスイッチＳＷA ，ＳＷB は
非試験時にフィードバック制御ループを開いて耐圧試験
装置が誤動作を起こすことを防止するために設けてあ
る。
他に、本実施例ではアナログスイッチＳＷA 〜ＳＷC を
備えている。アナログスイッチＳＷA は、非試験時にオ
ンとなり、誤差アンプ５の基準電圧ＶREF の入力端子を
グランドに接続して、可変抵抗ＶＲ1 から基準電圧Ｖ
REF が印加されることを防止するものであり、また、ア
ナログスイッチＳＷB は、非試験時にオンとなり、アッ
テネータ２の制御入力をグランドに落として誤差アンプ
５の出力がアッテネータ２に入力されることを防止する
ものである。これらアナログスイッチＳＷA ，ＳＷB は
非試験時にフィードバック制御ループを開いて耐圧試験
装置が誤動作を起こすことを防止するために設けてあ
る。
【００２８】上記アナログスイッチＳＷA ，ＳＷB ，Ｓ
ＷD 〜ＳＷF のオン，オフ制御は、上記制御部９の制御
回路９４で行うようにしてある。つまりは、制御回路９
４の出力ＱB により、アナログスイッチＳＷD のオン，
オフ制御を行い、出力＊ＱBでアナログスイッチＳ
ＷA ，ＳＷB ，ＳＷE ，ＳＷF のオン，オフ制御を行う
ようにしてある。
ＷD 〜ＳＷF のオン，オフ制御は、上記制御部９の制御
回路９４で行うようにしてある。つまりは、制御回路９
４の出力ＱB により、アナログスイッチＳＷD のオン，
オフ制御を行い、出力＊ＱBでアナログスイッチＳ
ＷA ，ＳＷB ，ＳＷE ，ＳＷF のオン，オフ制御を行う
ようにしてある。
【００２９】アナログスイッチＳＷC は、差動アンプ４
ａの出力に設け、その出力にコンデンサＣH を接続し、
コンデンサＣH の出力をバッファＢ2 を介して電圧計Ｍ
に出力するようにしてあり、これらアナログスイッチＳ
ＷC 、コンデンサＣH 及びバッファＢ2 でサンプルホー
ルド回路を構成してある。つまりは、フリップフロップ
６４の出力＊ＱNGがハイレベルである期間には、アナロ
グスイッチＳＷC はオンとなり、この期間に差動アンプ
４ａの出力がコンデンサＣH に加えられるようにしてお
き、そして異常が検出され、上記フリップフロップ６４
の出力がローレベルとなったとき、アナログスイッチＳ
ＷC がオフとなり、異常検知時点における差動アンプ４
ａの出力電圧状態をコンデンサＣH で保持し、その値を
電圧計Ｍで表示し、異常検知時の試料に印加された高電
圧の値を確認できるようにしてある。
ａの出力に設け、その出力にコンデンサＣH を接続し、
コンデンサＣH の出力をバッファＢ2 を介して電圧計Ｍ
に出力するようにしてあり、これらアナログスイッチＳ
ＷC 、コンデンサＣH 及びバッファＢ2 でサンプルホー
ルド回路を構成してある。つまりは、フリップフロップ
６４の出力＊ＱNGがハイレベルである期間には、アナロ
グスイッチＳＷC はオンとなり、この期間に差動アンプ
４ａの出力がコンデンサＣH に加えられるようにしてお
き、そして異常が検出され、上記フリップフロップ６４
の出力がローレベルとなったとき、アナログスイッチＳ
ＷC がオフとなり、異常検知時点における差動アンプ４
ａの出力電圧状態をコンデンサＣH で保持し、その値を
電圧計Ｍで表示し、異常検知時の試料に印加された高電
圧の値を確認できるようにしてある。
【００３０】本実施例の基本動作を以下に説明する。な
お、まず試料を装着していないいわゆる無負荷運転の場
合について説明する。耐圧試験を開始する場合には、開
始スイッチなどの操作に応じて負のパルスのスタート信
号が入力される（図３（ａ））。このスタート信号は遅
延回路９１に入力される。遅延回路９１では、図３
（ｂ）に示すようにスタート信号の立上りによりトリガ
され、一定時間（遅延時間）だけハイレベルとなる出力
ＱD を発生する。
お、まず試料を装着していないいわゆる無負荷運転の場
合について説明する。耐圧試験を開始する場合には、開
始スイッチなどの操作に応じて負のパルスのスタート信
号が入力される（図３（ａ））。このスタート信号は遅
延回路９１に入力される。遅延回路９１では、図３
（ｂ）に示すようにスタート信号の立上りによりトリガ
され、一定時間（遅延時間）だけハイレベルとなる出力
ＱD を発生する。
【００３１】上記遅延回路９１の出力ＱD は、立上り検
出部９２及び立下り検出部９３に入力される。ここで、
図３（ｃ）に示す立上り検出部９２の出力＊ＣＬＲ2 で
出力回路９６がリセットされる。これにより、出力回路
９６に保持された前回の試験結果を示す出力状態がクリ
アされる。また、この立上り検出部９２の出力＊ＣＬＲ
2 は、高電圧遮断部８にも入力される。このとき、立上
り検出部９２の出力で、ナンド回路ＮＡＮＤ1 の出力が
ハイレベルとなり、トランジスタＱ3 がオンとなり、サ
イリスタＱ1 のゲートをトリガしてオンとする。このよ
うに、試験を開始する前に、サイリスタＱ1 をオンとす
ることで、例えば平滑コンデンサＣ1 の充電電荷を放出
することで、適切に試験が行えるようにする。つまり
は、以上の動作により試験開始に際しての前処理を行
う。遅延回路９１は、この前処理のための時間を設定す
るために設けてある。
出部９２及び立下り検出部９３に入力される。ここで、
図３（ｃ）に示す立上り検出部９２の出力＊ＣＬＲ2 で
出力回路９６がリセットされる。これにより、出力回路
９６に保持された前回の試験結果を示す出力状態がクリ
アされる。また、この立上り検出部９２の出力＊ＣＬＲ
2 は、高電圧遮断部８にも入力される。このとき、立上
り検出部９２の出力で、ナンド回路ＮＡＮＤ1 の出力が
ハイレベルとなり、トランジスタＱ3 がオンとなり、サ
イリスタＱ1 のゲートをトリガしてオンとする。このよ
うに、試験を開始する前に、サイリスタＱ1 をオンとす
ることで、例えば平滑コンデンサＣ1 の充電電荷を放出
することで、適切に試験が行えるようにする。つまり
は、以上の動作により試験開始に際しての前処理を行
う。遅延回路９１は、この前処理のための時間を設定す
るために設けてある。
【００３２】遅延回路９１の出力の立下り時点で、図３
（ｄ）に示す立上り検出部９３の出力＊ＢSET が出力さ
れ、制御回路９４が試験状態にセットされる。このと
き、制御回路９４の出力ＱB がハイレベルとなり、出力
＊ＱB がローレベルとなる。制御回路９４の出力ＱB に
より、アナログスイッチＳＷD がオンとなり、積分回路
４１に入力電圧が印加される。これにより、積分回路４
１の出力電圧ＶC は、図３（ｇ）に示すように、０Ｖか
ら抵抗ＲI 及びコンデンサＣI の時定数に応じて徐々に
上昇する。そして、その積分回路４１の出力ＶC がツェ
ナダイオードＺＤ 1 のツェナ電圧ＥZ に達した時点以降
は、出力ＶC はツェナ電圧ＥZ に保たれる。ツェナダイ
オードＺＤ1 の両端電圧Ｖａを図３（ｈ）に示す。
（ｄ）に示す立上り検出部９３の出力＊ＢSET が出力さ
れ、制御回路９４が試験状態にセットされる。このと
き、制御回路９４の出力ＱB がハイレベルとなり、出力
＊ＱB がローレベルとなる。制御回路９４の出力ＱB に
より、アナログスイッチＳＷD がオンとなり、積分回路
４１に入力電圧が印加される。これにより、積分回路４
１の出力電圧ＶC は、図３（ｇ）に示すように、０Ｖか
ら抵抗ＲI 及びコンデンサＣI の時定数に応じて徐々に
上昇する。そして、その積分回路４１の出力ＶC がツェ
ナダイオードＺＤ 1 のツェナ電圧ＥZ に達した時点以降
は、出力ＶC はツェナ電圧ＥZ に保たれる。ツェナダイ
オードＺＤ1 の両端電圧Ｖａを図３（ｈ）に示す。
【００３３】上記電圧ＶａはバッファＢ1 を介して高電
圧の規定値に設定する可変抵抗ＶＲ 1 に印加される。こ
こで、基準電圧ＶREF は、バッファＢ1 の出力電圧の上
昇に伴い徐々に上昇し、バッファＢ1 の入力電圧Ｖａが
ツェナ電圧ＥZ に達したときに、試料に規定の高電圧が
印加される状態となる。上記基準電圧ＶREF が誤差アン
プ５１に入力されることにより、試験開始直後にその減
衰量をアッテネータ５２は最大とし、徐々に減衰量を小
さくするように制御される。このときのパワーアンプ１
２の出力ＶPAを図３（ｎ）に示し、平滑コンデンサＣ1
の両端電圧ＶC1を同図（ｐ）、試料に印加される高電圧
ＨＶを同図（ｇ）に示す。
圧の規定値に設定する可変抵抗ＶＲ 1 に印加される。こ
こで、基準電圧ＶREF は、バッファＢ1 の出力電圧の上
昇に伴い徐々に上昇し、バッファＢ1 の入力電圧Ｖａが
ツェナ電圧ＥZ に達したときに、試料に規定の高電圧が
印加される状態となる。上記基準電圧ＶREF が誤差アン
プ５１に入力されることにより、試験開始直後にその減
衰量をアッテネータ５２は最大とし、徐々に減衰量を小
さくするように制御される。このときのパワーアンプ１
２の出力ＶPAを図３（ｎ）に示し、平滑コンデンサＣ1
の両端電圧ＶC1を同図（ｐ）、試料に印加される高電圧
ＨＶを同図（ｇ）に示す。
【００３４】上記電圧ＶａはコンパレータＣＭＰ3 にも
入力される。ここで、このコンパレータＣＭＰ3 の基準
電圧は、図３（ｈ）に示すようにツェナダイオードＺＤ
1 のツェナ電圧よりも若干低い電圧（Ｅｚ−ΔＥ）に設
定してあり、このコンパレータＣＭＰ3 により試料に所
定の高電圧が印加される状態になった直前の時点である
ことが検知される。なお、コンパレータＣＭＰ3 の基準
電圧は極力ツェナ電圧に近い方が試験時間を一定にでき
るのであるが、ツェナ電圧にはばらつきを生じた場合に
タイマ７１が計時動作を開始しない恐れがある。そこ
で、これを防止するために、基準電圧をツェナ電圧より
も若干低い電圧（Ｅｚ−ΔＥ）に設定してある。
入力される。ここで、このコンパレータＣＭＰ3 の基準
電圧は、図３（ｈ）に示すようにツェナダイオードＺＤ
1 のツェナ電圧よりも若干低い電圧（Ｅｚ−ΔＥ）に設
定してあり、このコンパレータＣＭＰ3 により試料に所
定の高電圧が印加される状態になった直前の時点である
ことが検知される。なお、コンパレータＣＭＰ3 の基準
電圧は極力ツェナ電圧に近い方が試験時間を一定にでき
るのであるが、ツェナ電圧にはばらつきを生じた場合に
タイマ７１が計時動作を開始しない恐れがある。そこ
で、これを防止するために、基準電圧をツェナ電圧より
も若干低い電圧（Ｅｚ−ΔＥ）に設定してある。
【００３５】上記コンパレータＣＭＰ3 の出力（図３
（ｉ）に示す）の立上りは立上り検出部７２で検出す
る。この立上り検出部７２からは図３（ｊ）に示す負の
パルスからなる出力＊ＶTRIGが出力され、それにより試
験時間を計時するタイマ７１が計時動作を開始する。つ
まりは、試料が良品である場合には、試料にはこのタイ
マ７１の計時時間（図３（ｋ）に示すハイレベル期間）
だけ高電圧が印加される。なお、無負荷状態である場合
にも、試料が良品である場合と同様に、タイマ７１に設
定された試験時間には高電圧が印加される。
（ｉ）に示す）の立上りは立上り検出部７２で検出す
る。この立上り検出部７２からは図３（ｊ）に示す負の
パルスからなる出力＊ＶTRIGが出力され、それにより試
験時間を計時するタイマ７１が計時動作を開始する。つ
まりは、試料が良品である場合には、試料にはこのタイ
マ７１の計時時間（図３（ｋ）に示すハイレベル期間）
だけ高電圧が印加される。なお、無負荷状態である場合
にも、試料が良品である場合と同様に、タイマ７１に設
定された試験時間には高電圧が印加される。
【００３６】そして、上記試験時間が終了したことを、
立下り検出部７２で検出する。そのとき、立下り検出部
７２からは図４（ｌ）に示す信号＊ＣＬＲ4 が出力さ
れ、制御回路９４がリセットされる。このとき、制御回
路９４の出力ＱB がローレベルとなり、立下り検出回路
９５から図３（ｖ）に示す負のパルス信号＊ＥSET が出
力される。これにより、出力回路９６の出力ＱE がハイ
レベルとなる。この出力ＱE は試験が終了したことを示
すために用いられる。
立下り検出部７２で検出する。そのとき、立下り検出部
７２からは図４（ｌ）に示す信号＊ＣＬＲ4 が出力さ
れ、制御回路９４がリセットされる。このとき、制御回
路９４の出力ＱB がローレベルとなり、立下り検出回路
９５から図３（ｖ）に示す負のパルス信号＊ＥSET が出
力される。これにより、出力回路９６の出力ＱE がハイ
レベルとなる。この出力ＱE は試験が終了したことを示
すために用いられる。
【００３７】上記立下り検出回路９５の出力＊ＥSET は
高電圧遮断部８にも同時に入力され、これにより試験開
始時と同様にして、図３（ｏ）に示すようにサイリスタ
Ｑ1のゲートにトリガをかけてオンとする。このように
サイリスタＱ1 がオンすることにより、平滑コンデンサ
Ｃ1 の充電電荷を抵抗Ｒ4 を介して放電し、次の試験に
備える。
高電圧遮断部８にも同時に入力され、これにより試験開
始時と同様にして、図３（ｏ）に示すようにサイリスタ
Ｑ1のゲートにトリガをかけてオンとする。このように
サイリスタＱ1 がオンすることにより、平滑コンデンサ
Ｃ1 の充電電荷を抵抗Ｒ4 を介して放電し、次の試験に
備える。
【００３８】さらに、上記制御回路９４の出力ＱB がロ
ーレベルとなることにより、アナログスイッチＳＷD が
オフとなり、出力＊ＱB がハイレベルとなることによ
り、アナログスイッチＳＷA ，ＳＷB ，ＳＷE ，ＳＷF
が夫々オンとなり、積分回路５１の出力が生じないよう
にすると共に、電圧制御部５の制御がかからない状態に
保つ。
ーレベルとなることにより、アナログスイッチＳＷD が
オフとなり、出力＊ＱB がハイレベルとなることによ
り、アナログスイッチＳＷA ，ＳＷB ，ＳＷE ，ＳＷF
が夫々オンとなり、積分回路５１の出力が生じないよう
にすると共に、電圧制御部５の制御がかからない状態に
保つ。
【００３９】なお、言うまでもないが、この無負荷時に
は電流検出抵抗Ｒ1 に電流が流れることはなく、反転ア
ンプ６１の出力Ｖｉも図３（ｒ）に示すように生じな
い。従って、異常検出部６のフリップフロップ６４の出
力＊ＱNGはハイレベル状態に維持される。よって、アナ
ログスイッチＳＷC が常時オンの状態に保持され、電圧
計Ｍには図３（ｓ）に示す差動アンプ２１の出力ＶVDに
応じた電圧が表示される。
は電流検出抵抗Ｒ1 に電流が流れることはなく、反転ア
ンプ６１の出力Ｖｉも図３（ｒ）に示すように生じな
い。従って、異常検出部６のフリップフロップ６４の出
力＊ＱNGはハイレベル状態に維持される。よって、アナ
ログスイッチＳＷC が常時オンの状態に保持され、電圧
計Ｍには図３（ｓ）に示す差動アンプ２１の出力ＶVDに
応じた電圧が表示される。
【００４０】次に、良品の試料の耐圧試験を行った場合
について説明する。この場合も上記無負荷と殆ど同じに
動作する。ここで、良品の試料が浮遊容量を有する場
合、その浮遊容量が充電される場合の充電電流が流れ
る。しかし、本実施例では、無負荷時の動作で説明した
ように、試験開始時点から基準電圧ＶREF を０Ｖから徐
々に増加させ、試料に印加される高電圧も０Ｖから徐々
に上昇するようにしてあるので、試料が浮遊容量を有す
る場合であっても、図４（ｊ）に示すように浮遊容量に
流れる電流は小さく抑えられる。このため、規定値の高
電圧を試験開始と同時に印加した場合のように、突入電
流が流れることがない。なお、このようにして充電電流
が小さく抑えてあるので、異常検出部６で異常検出され
ることはない。
について説明する。この場合も上記無負荷と殆ど同じに
動作する。ここで、良品の試料が浮遊容量を有する場
合、その浮遊容量が充電される場合の充電電流が流れ
る。しかし、本実施例では、無負荷時の動作で説明した
ように、試験開始時点から基準電圧ＶREF を０Ｖから徐
々に増加させ、試料に印加される高電圧も０Ｖから徐々
に上昇するようにしてあるので、試料が浮遊容量を有す
る場合であっても、図４（ｊ）に示すように浮遊容量に
流れる電流は小さく抑えられる。このため、規定値の高
電圧を試験開始と同時に印加した場合のように、突入電
流が流れることがない。なお、このようにして充電電流
が小さく抑えてあるので、異常検出部６で異常検出され
ることはない。
【００４１】そして、試験終了時点で、サイリスタＱ1
をオンすることにより、試料の浮遊容量に蓄積された電
荷を、抵抗Ｒ5 ，抵抗Ｒ1 を介して放電する。このよう
にすれば、試験後に試料に触れても感電する恐れがな
い。なお、この試験終了時点では、無負荷時と同様に、
平滑コンデンサＣ1 の充電電荷も放電される。試料が耐
圧不良のものである場合は、図５（ｆ）に示すように、
電流検出抵抗Ｒ1 に試料を介して電流が流れる。この電
流により電流検出抵抗Ｒ1 の両端に生じる電圧が反転ア
ンプ６１で増幅され、ローパスフィルタ６２及びハイパ
スフィルタ６３に入力される。ここで、この場合には試
料が耐圧不良を起こしているので、試料には高周波的な
電流が流れる。なお、ここでいう高周波とは、絶縁不良
の際に流れる電流成分の周波数に対して高周波的という
意味である。このように耐圧不良の場合には、高周波的
な電流が流れるので、この場合の電流に応じた反転アン
プ６１の出力はハイパスフィルタ６２を通して、コンパ
レータＣＭＰ2 に入力される。ここで、この反転アンプ
６１の出力が可変抵抗ＶＲ4 で設定された基準電圧Ｖ
REF4を越える場合、コンパレータＣＭＰ2 の出力がハイ
レベルとなる。この場合には制御回路９４の出力ＱB が
ハイレベルであるので、アンド回路ＡＮＤ1 の出力がハ
イレベルとなり、ノア回路ＮＯＲ1 の出力がローレベル
となる。フリップフロップ６４ではそのノア回路ＮＯＲ
1 の出力を受けて出力ＱNGが図６（ｈ）に示すようにロ
ーレベルになる。このローレベル出力は制御回路９４の
クリア入力＊ＣＬＲ3 に入力される。これにより制御回
路９４の出力がローレベルになり、立下り検出部９５の
出力で負のパルス信号＊ＥSET が生じ、出力回路９６の
出力ＱE がハイレベルとなる。この出力回路９６の出力
で試験が終了したことを示す。なお、フリップフロップ
６４の出力＊ＱNGががローレベルとなることにより、そ
れまでオン状態にあったアナログスイッチＳＷC がオフ
され、電圧計Ｍで異常が検出された時点において試料に
印加されていた高電圧の値を表示する。試験者は上記電
圧計Ｍの表示から試料が異常であることを確認する。
をオンすることにより、試料の浮遊容量に蓄積された電
荷を、抵抗Ｒ5 ，抵抗Ｒ1 を介して放電する。このよう
にすれば、試験後に試料に触れても感電する恐れがな
い。なお、この試験終了時点では、無負荷時と同様に、
平滑コンデンサＣ1 の充電電荷も放電される。試料が耐
圧不良のものである場合は、図５（ｆ）に示すように、
電流検出抵抗Ｒ1 に試料を介して電流が流れる。この電
流により電流検出抵抗Ｒ1 の両端に生じる電圧が反転ア
ンプ６１で増幅され、ローパスフィルタ６２及びハイパ
スフィルタ６３に入力される。ここで、この場合には試
料が耐圧不良を起こしているので、試料には高周波的な
電流が流れる。なお、ここでいう高周波とは、絶縁不良
の際に流れる電流成分の周波数に対して高周波的という
意味である。このように耐圧不良の場合には、高周波的
な電流が流れるので、この場合の電流に応じた反転アン
プ６１の出力はハイパスフィルタ６２を通して、コンパ
レータＣＭＰ2 に入力される。ここで、この反転アンプ
６１の出力が可変抵抗ＶＲ4 で設定された基準電圧Ｖ
REF4を越える場合、コンパレータＣＭＰ2 の出力がハイ
レベルとなる。この場合には制御回路９４の出力ＱB が
ハイレベルであるので、アンド回路ＡＮＤ1 の出力がハ
イレベルとなり、ノア回路ＮＯＲ1 の出力がローレベル
となる。フリップフロップ６４ではそのノア回路ＮＯＲ
1 の出力を受けて出力ＱNGが図６（ｈ）に示すようにロ
ーレベルになる。このローレベル出力は制御回路９４の
クリア入力＊ＣＬＲ3 に入力される。これにより制御回
路９４の出力がローレベルになり、立下り検出部９５の
出力で負のパルス信号＊ＥSET が生じ、出力回路９６の
出力ＱE がハイレベルとなる。この出力回路９６の出力
で試験が終了したことを示す。なお、フリップフロップ
６４の出力＊ＱNGががローレベルとなることにより、そ
れまでオン状態にあったアナログスイッチＳＷC がオフ
され、電圧計Ｍで異常が検出された時点において試料に
印加されていた高電圧の値を表示する。試験者は上記電
圧計Ｍの表示から試料が異常であることを確認する。
【００４２】次に、試料が絶縁不良を起こしているもの
である場合について説明する。なお、この場合にも基本
的には試料が耐圧不良のものである場合と同様にして異
常が検出されるので、絶縁不良の場合に異なる動作につ
いてのみ説明する。このような絶縁不良を起こしている
試料には、高電圧を印加すると、低周波的な電流が流れ
る。この絶縁不良の場合に検出された電流の反転アンプ
６１の出力Ｖｉは、ローパスフィルタ６３を通してコン
パレータＣＭＰ1 に入力される。このときの反転アンプ
６１の出力が図６（ｇ）に示すように可変抵抗ＶＲ3 で
設定された基準電圧ＶREF3よりも大きい場合に、コンパ
レータＣＭＰ3 の出力がハイレベルとなり、アンド回路
ＡＮＤ1 の出力がハイレベル、ノア回路ＮＯＲ1 の出力
がローレベルとなって、その出力でフリップフロップ６
４の出力＊ＱNGが図６（ｈ）に示すようにローレベルと
なる。これにより、電圧計ＭにアナログスイッチＳＷC
がオフとなったときの高電圧の値が表示され、それによ
り試料の異常を判別することができる。
である場合について説明する。なお、この場合にも基本
的には試料が耐圧不良のものである場合と同様にして異
常が検出されるので、絶縁不良の場合に異なる動作につ
いてのみ説明する。このような絶縁不良を起こしている
試料には、高電圧を印加すると、低周波的な電流が流れ
る。この絶縁不良の場合に検出された電流の反転アンプ
６１の出力Ｖｉは、ローパスフィルタ６３を通してコン
パレータＣＭＰ1 に入力される。このときの反転アンプ
６１の出力が図６（ｇ）に示すように可変抵抗ＶＲ3 で
設定された基準電圧ＶREF3よりも大きい場合に、コンパ
レータＣＭＰ3 の出力がハイレベルとなり、アンド回路
ＡＮＤ1 の出力がハイレベル、ノア回路ＮＯＲ1 の出力
がローレベルとなって、その出力でフリップフロップ６
４の出力＊ＱNGが図６（ｈ）に示すようにローレベルと
なる。これにより、電圧計ＭにアナログスイッチＳＷC
がオフとなったときの高電圧の値が表示され、それによ
り試料の異常を判別することができる。
【００４３】ところで、本実施例では電圧計Ｍで試料の
異常を表示するようにしたが、アンド回路ＡＮＤ1 ，Ａ
ＮＤ2 の出力を異常検出出力とすることも可能であり、
この倍には耐圧不良と絶縁不良とを識別することができ
る。
異常を表示するようにしたが、アンド回路ＡＮＤ1 ，Ａ
ＮＤ2 の出力を異常検出出力とすることも可能であり、
この倍には耐圧不良と絶縁不良とを識別することができ
る。
【００４４】
【発明の効果】請求項１の発明は上述のように、試料に
印加される直流の高電圧を発生する高電圧発生手段と、
試料に印加される高電圧の電圧値を検出する電圧検出手
段と、試料に流れる電流を検出する電流検出手段と、試
料に印加する高電圧の値を設定する基準電圧を発生する
基準電圧発生手段と、この基準電圧発生手段の基準電圧
と上記電圧検出手段で検出された電圧値との差を求めそ
の差を無くすように高電圧発生手段から発生する高電圧
の電圧値を制御する電圧制御手段と、上記電流検出手段
で検出された電流から試料の異常を検出する異常検出手
段と、異常検出手段で試料の異常が検出されたときオン
となり、試料に印加された高電圧を瞬時に降圧するスイ
ッチング素子とを備え、上記基準電圧発生手段として、
試験開始時点から基準電圧の値を０Ｖから徐々に上昇さ
せて適宜時間後に試料に印加する高電圧の値を耐圧試験
を行う規定値とするものを用いて成るものであり、応答
性の遅い高圧リレーなどの代わりに、応答性に優れたス
イッチング素子、例えばサイリスタなどを用いることに
より、試料が異常であると判断されたとき、スイッチン
グ素子で試料に印加された高電圧を瞬時に降圧すること
ができ、このため試料を劣化させることなく、耐圧試験
を行うことができるとともに、基準電圧発生手段とし
て、試験開始時点から基準電圧の値を０Ｖから徐々に上
昇させて適宜時間後に試料に印加する高電圧の値を耐圧
試験を行う規定値とするものを用いてあるので、試料に
印加される高電圧を徐々に上昇させ、試料が浮遊容量を
有するものであっても、その浮遊容量に大きな充電電流
が流れないようにでき、これにより異常検出手段で異常
と判断される電流値よりも、浮遊容量を充電する充電電
流の電流値を小さく抑えて、耐圧試験装置の異常検出機
能に影響を与えないようにすることができる。
印加される直流の高電圧を発生する高電圧発生手段と、
試料に印加される高電圧の電圧値を検出する電圧検出手
段と、試料に流れる電流を検出する電流検出手段と、試
料に印加する高電圧の値を設定する基準電圧を発生する
基準電圧発生手段と、この基準電圧発生手段の基準電圧
と上記電圧検出手段で検出された電圧値との差を求めそ
の差を無くすように高電圧発生手段から発生する高電圧
の電圧値を制御する電圧制御手段と、上記電流検出手段
で検出された電流から試料の異常を検出する異常検出手
段と、異常検出手段で試料の異常が検出されたときオン
となり、試料に印加された高電圧を瞬時に降圧するスイ
ッチング素子とを備え、上記基準電圧発生手段として、
試験開始時点から基準電圧の値を０Ｖから徐々に上昇さ
せて適宜時間後に試料に印加する高電圧の値を耐圧試験
を行う規定値とするものを用いて成るものであり、応答
性の遅い高圧リレーなどの代わりに、応答性に優れたス
イッチング素子、例えばサイリスタなどを用いることに
より、試料が異常であると判断されたとき、スイッチン
グ素子で試料に印加された高電圧を瞬時に降圧すること
ができ、このため試料を劣化させることなく、耐圧試験
を行うことができるとともに、基準電圧発生手段とし
て、試験開始時点から基準電圧の値を０Ｖから徐々に上
昇させて適宜時間後に試料に印加する高電圧の値を耐圧
試験を行う規定値とするものを用いてあるので、試料に
印加される高電圧を徐々に上昇させ、試料が浮遊容量を
有するものであっても、その浮遊容量に大きな充電電流
が流れないようにでき、これにより異常検出手段で異常
と判断される電流値よりも、浮遊容量を充電する充電電
流の電流値を小さく抑えて、耐圧試験装置の異常検出機
能に影響を与えないようにすることができる。
【００４５】請求項２の発明は、試料に印加される直流
の高電圧を発生する高電圧発生手段と、試料に印加され
る高電圧の電圧値を検出する電圧検出手段と、試料に流
れる電流を検出する電流検出手段と、試料に印加する高
電圧の値を設定する基準電圧を発生する基準電圧発生手
段と、この基準電圧発生手段の基準電圧と上記電圧検出
手段で検出された電圧値との差を求めその差を無くすよ
うに高電圧発生手段から発生する高電圧の電圧値を制御
する電圧制御手段と、上記電流検出手段で検出された電
流から試料の異常を検出する異常検出手段と、異常検出
手段で試料の異常が検出されたときオンとなり、試料に
印加された高電圧を瞬時に降圧するスイッチング素子と
を備え、上記スイッチング素子を試験終了時にもオンす
るようにしてあるので、試料が浮遊容量を有するもので
ある場合に、この浮遊容量に充電された電荷を、試験終
了時点でスイッチング素子を介して放電することがで
き、試験終了後に試料に触れても感電することがない。
の高電圧を発生する高電圧発生手段と、試料に印加され
る高電圧の電圧値を検出する電圧検出手段と、試料に流
れる電流を検出する電流検出手段と、試料に印加する高
電圧の値を設定する基準電圧を発生する基準電圧発生手
段と、この基準電圧発生手段の基準電圧と上記電圧検出
手段で検出された電圧値との差を求めその差を無くすよ
うに高電圧発生手段から発生する高電圧の電圧値を制御
する電圧制御手段と、上記電流検出手段で検出された電
流から試料の異常を検出する異常検出手段と、異常検出
手段で試料の異常が検出されたときオンとなり、試料に
印加された高電圧を瞬時に降圧するスイッチング素子と
を備え、上記スイッチング素子を試験終了時にもオンす
るようにしてあるので、試料が浮遊容量を有するもので
ある場合に、この浮遊容量に充電された電荷を、試験終
了時点でスイッチング素子を介して放電することがで
き、試験終了後に試料に触れても感電することがない。
【００４６】
【図１】本発明の一実施例の回路図である。
【図２】同上の具体回路図である。
【図３】無負荷時の動作説明図である。
【図４】試料が良品である場合の動作説明図である。
【図５】試料が耐圧不良のものである場合の動作説明図
である。
である。
【図６】試料が絶縁不良を起こしている場合の動作説明
図である。
図である。
１ 高電圧発生部 ２ 電圧検出部 ３ 電流検出部 ４ 基準電圧発生部 ５ 電圧制御部 ６ 異常検出部 ４０ ランプ波発生回路 Ｑ1 ，Ｑ2 サイリスタ
Claims (2)
- 【請求項１】 試料に印加される直流の高電圧を発生す
る高電圧発生手段と、試料に印加される高電圧の電圧値
を検出する電圧検出手段と、試料に流れる電流を検出す
る電流検出手段と、試料に印加する高電圧の値を設定す
る基準電圧を発生する基準電圧発生手段と、この基準電
圧発生手段の基準電圧と上記電圧検出手段で検出された
電圧値との差を求めその差を無くすように高電圧発生手
段から発生する高電圧の電圧値を制御する電圧制御手段
と、上記電流検出手段で検出された電流から試料の異常
を検出する異常検出手段と、異常検出手段で試料の異常
が検出されたときオンとなり、試料に印加された高電圧
を瞬時に降圧するスイッチング素子とを備え、上記基準
電圧発生手段として、試験開始時点から基準電圧の値を
０Ｖから徐々に上昇させて適宜時間後に試料に印加する
高電圧の値を耐圧試験を行う規定値とするものを用いて
成ることを特徴とする耐圧試験装置。 - 【請求項２】 試料に印加される直流の高電圧を発生す
る高電圧発生手段と、試料に印加される高電圧の電圧値
を検出する電圧検出手段と、試料に流れる電流を検出す
る電流検出手段と、試料に印加する高電圧の値を設定す
る基準電圧を発生する基準電圧発生手段と、この基準電
圧発生手段の基準電圧と上記電圧検出手段で検出された
電圧値との差を求めその差を無くすように高電圧発生手
段から発生する高電圧の電圧値を制御する電圧制御手段
と、上記電流検出手段で検出された電流から試料の異常
を検出する異常検出手段と、異常検出手段で試料の異常
が検出されたときオンとなり、試料に印加された高電圧
を瞬時に降圧するスイッチング素子とを備え、上記スイ
ッチング素子を試験終了時にもオンすることを特徴とす
る耐圧試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297883A JP2529086B2 (ja) | 1993-11-29 | 1993-11-29 | 耐圧試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297883A JP2529086B2 (ja) | 1993-11-29 | 1993-11-29 | 耐圧試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07151820A JPH07151820A (ja) | 1995-06-16 |
| JP2529086B2 true JP2529086B2 (ja) | 1996-08-28 |
Family
ID=17852347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297883A Expired - Lifetime JP2529086B2 (ja) | 1993-11-29 | 1993-11-29 | 耐圧試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529086B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321060B1 (ko) * | 1997-12-05 | 2002-03-08 | 이구택 | 싸이리스터 열화진단장치 |
| JP2003098217A (ja) * | 2001-09-25 | 2003-04-03 | Hioki Ee Corp | 絶縁耐圧試験器 |
| JP4374276B2 (ja) * | 2004-04-30 | 2009-12-02 | 日置電機株式会社 | 絶縁耐圧試験装置 |
| JP2006084249A (ja) * | 2004-09-15 | 2006-03-30 | Hioki Ee Corp | 絶縁検査方法および絶縁検査装置 |
| JP4764694B2 (ja) * | 2005-09-30 | 2011-09-07 | 日置電機株式会社 | 耐電圧試験装置 |
| JP5145440B2 (ja) * | 2011-04-28 | 2013-02-20 | 日置電機株式会社 | 耐電圧試験装置 |
| CN114089145B (zh) * | 2021-11-19 | 2023-06-09 | 西安西电电力系统有限公司 | 一种可移式多路晶闸管长期耐压试验设备及试验方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879275U (ja) * | 1981-11-24 | 1983-05-28 | 日本電気株式会社 | 半導体試験装置 |
| JPH0736298Y2 (ja) * | 1989-01-26 | 1995-08-16 | 日本電気株式会社 | 測定用電源 |
| JPH03218482A (ja) * | 1990-01-24 | 1991-09-26 | Fujitsu Ltd | 絶縁抵抗・耐電圧の同時測定装置 |
-
1993
- 1993-11-29 JP JP5297883A patent/JP2529086B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07151820A (ja) | 1995-06-16 |
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