JP2523730Y2 - ノンロックスイッチのバックアップ回路 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、電源が遮断された場合に、ノンロックスイ
ッチのスイッチの状態をバックアップするバックアップ
回路に関する。

［従来の技術］ 近時、CPUを使用して必要な制御を行なう電子機器が
多数開発されており、これにともなって、制御の切換な
どを行なうための各種のスイッチが使用されている。こ
のようなCPUを使用したCPU制御機器を開発する場合、機
器のデザインや機能の制約からノンロックスイッチを使
用しなければならない場合が多々生じる。

ところが、ノンロックスイッチを使用した場合、停電
などによって電子機器への電源の供給が遮断されると、
電源が遮断される直前のスイッチの状態がすべて解除さ
れて初期状態に戻るため、再度設定し直す必要がある。

このような不都合を解消するためには、機器のデザイ
ンや機能を犠牲にしてロック型のスイッチを使用した
り、電源の供給が遮断された場合のスイッチの切換え状
態を内部回路によって保持するモードを備えたCPUを使
用する方法などがある。更に、容易に用いられる手段と
して、CPUに電源が遮断された場合でもCPUへの電源の供
給を継続して行なうためのバックアップ回路を設けて、
電源が遮断されたときの状態を保持して対処する場合が
多い。

第９図は、このようなバックアップ回路を設けたCPU
制御回路の一例を示している。図において、100は切換
端子TFと電源端子VPとを備えたCPUで、切換端子TFにノ
ンロックスイッチSWからのパルス信号が入力される毎に
制御の切換を行なう。そして、CPU100には電源電圧VCC
がダイオードD100を通じて供給され、CPU100の電源端子
VPと接地間にはコンデンサC100が接続されており、ダイ
オードD100とコンデンサC100でバックアップ回路を構成
している。従って、電源電圧VCCが正常に供給されてい
るときには、ダイオードD100を通じてコンデンサC100が
充電されており、電源電圧VCCが遮断された場合には、C
PU100への電源の供給をコンデンサC100に蓄えられた電
荷によって行なうことにより、電源が遮断される直前の
スイッチの状態を保持している。

しかしながら、このような構成のバックアップ回路で
は、CPU100をバックアップするためには容量の大きなコ
ンデンサを接続する必要があるが、一般に容量の大きい
コンデンサは大型で高価であるため、簡単な方法で省ス
ペースが実現でき、コストを低減したスイッチ状態のバ
ックアップ回路の開発が待たれている。

［考案が解決しようとする課題］ 上記問題点を解決するために提案される本考案は、CP
Uが、その切換端子に入力されるパルス信号に応じて切
換制御を行なうものである場合に、別に設けたラッチ回
路を含む回路をバックアップ手段によって通電保持する
ことによって、省スペース及び部材コストを低減したバ
ックアップ回路を提供することを目的としている。

［課題を解決するための手段］ 上記目的を達成するために提案される本考案は、ノン
ロックスイッチと、上記ノンロックスイッチが操作され
る毎に、該スイッチからのパルス信号によって駆動され
て出力信号を反転保持するラッチ回路と、各部に電源電
圧を供給する電源回路と、上記電源回路の出力電圧レベ
ルが、予め定められた基準電圧レベルを越えている期間
は検知信号を出力する一方、上記基準電圧レベルよりも
低下したときには、検知信号の出力を停止する電圧レベ
ル判別回路と、上記電圧レベル判別回路の検知信号によ
って起動されて、所定の時間タイマー信号を出力するタ
イマー回路と、パルス信号を入力する切換端子を有して
おり、上記電圧判別回路の検知信号によってリセットさ
れて動作を開始し、上記切換端子に入力されるパルス信
号に応じて信号処理を行なうCPUと、上記ノンロックス
イッチのパルス信号を入力する第１の入力端子と、上記
ラッチ回路の出力信号を入力する第２の入力端子と、上
記タイマー回路のタイマー信号を入力する第３の入力端
子と、上記CPUの切換端子にパルス信号を出力する出力
端子とを有し、上記タイマー回路からのタイマー信号が
出力されていない期間は、上記第１の入力端子に入力さ
れるパルス信号を出力端子から出力する一方、上記検知
信号の出力によって上記タイマー回路からのタイマー信
号が上記第３の端子に入力されている期間は、上記第２
の入力端子に入力されたラッチ回路の出力信号を上記CP
Uに出力する論理回路と、上記電源回路の電源電圧の供
給が遮断された場合にも、上記ラッチ回路、論理回路及
びタイマー回路への電源の供給を継続して行なうバック
アップ手段とを備えた構成とされており、 請求項２に記載の本考案は、上記バックアップ手段
が、上記電源回路から電源の供給を受けて充電されるコ
ンデンサを備えた構成とされており、 請求項３に記載の本考案は、上記バックアップ手段
が、一次電池を備えた構成とされており、 また、請求項４に記載の本考案は、上記バックアップ
手段が、上記電源回路から電源の供給を受けて充電され
る二次電池を備えた構成とされている。

［作用］ 本考案では、CPUは、その切換端子に入力されるパル
ス信号に応じて制御の切換を行なうので、電源電圧が供
給されている場合には、ノンロックスイッチの操作に応
じて出力されるパルス信号が論理回路の第１の入力端子
に入力され、このパルス信号が論理回路の出力端子から
出力されてCPUの切換端子に加えられて制御の切換えを
行なう。また、同時にノンロックスイッチのパルス信号
はラッチ回路に入力され、ラッチ回路は、このパルス信
号に応じてその出力を反転保持し、この反転保持された
信号を論理回路の第２の入力端子に入力している。そし
て、電源電圧の供給が遮断されたときには、バックアッ
プ手段からラッチ回路、論理回路及びタイマー回路へ継
続して電源の供給が行なわれて、ラッチ回路はパルス信
号に応じた出力を保持している。電源電圧の供給が再開
されると、電圧レベル判別回路からの検知信号がCPUの
リセット端子に入力されてCPUが動作を開始するととも
に検知信号がタイマー回路に入力され、タイマー回路が
起動されて所定の時間タイマー信号が論理回路の第３の
入力端子に入力される。そして、論理回路は、このタイ
マー信号が入力されている間ラッチ回路の出力信号を出
力端子からCPUの切換え端子に出力するので、CPUは電源
電圧の供給が遮断されたときの制御の状態から動作を再
開する。

請求項２に記載の本考案では、電源電圧が供給されて
いるときには、ダイオードを通じて電源が供給されると
ともに、コンデンサが充電される。そして、、電源電圧
の供給が遮断された場合には、コンデンサに充電された
電圧によってバックアップが行なわれる。

請求項３に記載の本考案では、電源電圧が供給されて
いるときには、ダイオードを通じて電源が供給され、電
源電圧の供給が遮断された場合には、一次電池から別の
ダイオードを通じてバックアップが行なわれる。

また、請求項４に記載の本考案では、電源電圧が供給
されているときには、ダイオードを通じて電源が供給さ
れるとともに、更に抵抗を通じて二次電池の充電が行な
われ、電源電圧の供給が遮断された場合には、二次電池
から別のダイオードを通じてバックアップが行なわれ
る。

［実施例］ 以下に、図面を参照して本考案の実施例を説明する。

バックアップ手段３には、第1a図に示した回路構成が使
用され、（ａ）はコンデンサＣを用いた構成で、電源電
圧が供給されているときにはダイオードD1を通じてラッ
チ回路２に電源電圧VCCが供給されると同時に、コンデ
ンサＣが略電源電圧VCCまで充電されており、電源電圧
の供給が遮断されるとコンデンサＣに充電された電圧が
ラッチ回路２に供給されてバックアップが行なわれる
（請求項２に対応）。

また、（ｂ）では、電源電圧VCCと等しい電圧を有す
る一次電池E1を用いた構成で、電源電圧VCCが供給され
ているときには、ダイオードD1を通じでラッチ回路２に
電源電圧VCCが供給されており、電源電圧の供給が遮断
されると一次電池E1から電源が供給されてバックアップ
が行なわれる（請求項３に対応）。

更に、（ｃ）では、電源電圧VCCと等しい電圧を有す
る二次電池E2を用いた構成で、電源電圧VCCが供給され
ているときには、ダイオードD1を通じてラッチ回路２に
電源電圧VCCが供給されるとともに、ダイオードD1及び
抵抗Ｒを通じて二次電池E2が略VCCまで充電されてお
り、電源電圧の供給が遮断されると二次電池E2からダイ
オードD2を通じて電源が供給されてバックアップが行な
われる（請求項４に対応）。

この場合、ラッチ回路２の消費電流はCPU1に比べて非
常に小さいので、上記（ａ）〜（ｃ）のいずれの構成に
よっても、容量の少ないコンデンサＣ、一次電池E1ある
いは二次電池E2によって容易にバックアップが可能であ
る。

第３図は本考案のバックアップ回路Ｂの構成をブロッ
ク図で示しており、図において４は切換端子TCとリセッ
ト端子RSTとを備えたCPUで、切換端子TCにパルス信号が
加えられる毎にCPU4は制御の切換を行なうようになって
いる。

また、SWは操作に応じてパルス信号を出力するノンロ
ックスイッチ、２はノンロックスイッチSWのパルス信号
をクロック端子CKに入力して出力端子Ｑの出力信号を反
転保持するラッチ回路、７は電源電圧VCCが所定のレベ
ルVLを越えている間は検知信号を出力し、所定のレベル
VLよりも低下したときには検知信号の出力を停止する電
圧レベル判別回路、６は検知信号の出力によって起動さ
れて予め定められた所定の時間タイマー信号を出力する
タイマー回路、５はノンロックスイッチSWからのパルス
信号を入力する第１の入力端子T1と、ラッチ回路２の出
力信号を入力する第２の入力端子T2と、タイマー回路６
からのタイマー信号を入力する第３の入力端子T3と、CP
U1の切換端子TCにパルス信号を出力する出力端子T0とを
有した論理回路である。この論理回路５は、第３の入力
端子T3にタイマー信号が入力されていないときは、第１
の入力端子T1に入力されたノンロックスイッチSWからの
パルス信号を出力端子TOからCPU4の切換端子TCに出力す
るが、タイマー信号が第３の入力端子T3に入力されてい
る期間は、第２の入力端子T2に入力されているラッチ回
路２の出力信号を出力端子TOからCPU4の切換端子TCに出
力する動作を行なう。尚、ラッチ回路２はＴフリップフ
ロップICなどが使用される。また、CPU4、ノンロックス
イッチSWおよび電圧レベル判別回路７には電源電圧VCC
が直接供給されており、ラッチ回路２、論理回路５、タ
イマー回路６へはバックアップ手段３を通じて電源が供
給されている。このようなバックアップ回路では、電源
の遮断後、復旧時にタイマー回路を起動させて所定時間
のタイマー信号を出力させ、この所定時間の間にラッチ
回路の出力を取り込むようになっている。また、このよ
うなタイマー信号は、CPUが切換信号を有効に受け付け
るに必要な時間幅TLに規定されている。

このような構成のバックアップ回路の動作を、第４図
のタイムチャートを参照して説明する。電源電圧VCCが
正常に供給されているときは、電圧レベル判別回路７は
「Ｈ」レベルの検知信号を出力しており、ノンロックス
イッチSWの操作に応じて論理回路５の出力端子TOからCP
U4の切換端子TCにパルス信号が出力されて制御の切換え
が行なわれる（第４図（ａ），（ｂ），（ｃ），
（ｄ），（ｇ）参照）。また、同時にノンロックスイッ
チSWからのパルス信号がラッチ回路のクロック端子CKに
入力されて、出力端子Ｑは反転保持される（第４図
（ｅ）参照）。

そして、ラッチ回路２の出力が「Ｈ」レベルで保持さ
れているときに、なんらかの理由で電源電圧VCCの供給
が遮断され、電源電圧が電圧VLよりも低下すると、電圧
レベル判別回路７で電圧の低下を判別し、検知信号の出
力を停止すると同時に、CPU4の動作が停止して、電源電
圧の復帰の待機状態となる（第４図（ａ），（ｂ），
（ｃ）参照）。しかし、ラッチ回路２、論理回路５及び
タイマー回路６はバックアップ手段３によってバックア
ップされているので、電源電圧VCCが遮断されている期
間も、ラッチ回路２の出力電圧レベルは「Ｈ」レベルで
保持されている（第４図（ｅ）参照）。

この状態で、電源電圧の供給が再開されて電源電圧が
電圧VLを越えると、電圧レベル判別回路７で判別して検
知信号をCPU4とタイマー回路６に出力する（第４図
（ａ），（ｂ）参照）。CPU4では、この検知信号をリセ
ット端子RSTに入力してリセットした後に動作を開始
し、タイマー回路６は、検知信号によって起動されて所
定の時間TLだけタイマー信号を論理回路５の第３の入力
端子に出力する（第４図（ｃ），（ｆ）参照）。従っ
て、論理回路５の出力端子TOからは時間TLの間、第２の
入力端子T2に入力されているラッチ回路２の出力信号を
CPU4の切換端子TCに出力し、CPU4ではこの信号によっ
て、電源電圧の供給が遮断されたときの状態で制御を再
開する（第４図（ｇ）参照）。

以上の動作説明は、電源電圧が遮断されたときのラッ
チ回路２の出力が「Ｈ」レベルの場合について述べてい
るが、第５図に、電源電圧が遮断されたときのラッチ回
路２の出力が「Ｌ」レベルの場合のタイムチャートを示
している。この場合は、電源電圧VCCが供給されている
場合の動作は上記第４図のタイムチャートと同一である
が、電源電圧が遮断されている間は、ラッチ回路２の出
力レベルは「Ｌ」レベルであるので（第５図（ａ），
（ｅ）参照）、電源電圧の供給が再開されると、タイマ
ー回路６から時間TLだけタイマー信号が論理回路５の第
３の入力端子T3に出力されるが、論理回路５の出力端子
TOからの出力はなく、従ってCPU4は電源が遮断されたと
きの状態から制御を再開する。

次に、第６図は、上記第３図のバックアップ回路Ｂの
構成を更に具体的に示した回路図で、CPU4、ラッチ回路
２及びバックアップ手段３は同一である。また、論理回
路５はバックアップ手段３によってバックアップされた
論理積ゲートANDと論理和ゲートORから構成されてお
り、その動作は上記第３図の実施例と同一であり、電圧
レベル判別回路としてリセット用IC7を使用しており、
その機能は同一である。本実施例ではタイマー回路６
を、インバータNOT、抵抗R2及びコンデンサC2で構成し
ている。

以下に第７図のタイムチャートを参照して動作を説明
する。まず、電源電圧がVLよりも低下した場合にリセッ
ト用IC7が検知信号の出力を停止するので、タイマー回
路６のインバータNOTは「Ｈ」レベルを出力し、抵抗R2
を通じてコンデンサC2を時定数R2・C2で充電する（第７
図（ａ），（ｂ），（ｆ）参照）。そして、電源電圧の
供給が遮断されている期間は論理回路５の第３の入力端
子T3にタイマー信号を継続して出力するので、論理回路
５の出力端子TOからはラッチ回路２の出力信号を継続し
てCPU4の切換端子TCに出力している（第７図（ｅ），
（ｆ），（ｇ）参照）。しかし、この期間はCPU4は動作
を停止しているので切換信号は無視される（第７図
（ｃ）参照）。そして、電源電圧の供給が再開して、リ
セット用IC7から検知信号が出力されると、CPU4はリセ
ットされて動作を開始するとともに、タイマー回路６の
インバータNOTの出力が「Ｌ」レベルになるので、コン
デンサC2に充電された電荷が抵抗R2を通じて放電され、
論理回路５の第３の入力端子T3の入力電圧レベルが略電
源電圧VCCの半分になるまでは、論理回路５の出力端子T
Oからラッチ回路２の出力が継続してCPU4に出力され、C
PU4は電源電圧の供給が遮断されたときの状態から制御
を再開する（第７図（ａ），（ｂ），（ｃ），（ｅ），
（ｆ），（ｇ）参照）。

また、第８図は電源電圧が遮断されたときのラッチ回
路２の出力電圧が「Ｌ」レベルの場合のタイムチャート
を示しており、この場合には、タイマー回路６からのタ
イマー信号にかかわらずラッチ回路２からの出力信号が
ないため、CPU4は電源電圧の供給が遮断されたときの状
態から制御を再開する（第８図（ｅ），（ｆ），（ｇ）
参照）。

尚、第３図及び第６図のバックアップ手段には、第1a
図（ａ），（ｂ），（ｃ）に示した構成のものを適用す
ることが可能である（請求項３、４、５に対応）。

［考案の効果］ 本考案によれば、タイマー回路、ラッチ回路、論理回
路を含んだ組合せによってパルス信号によって制御の切
換えを行なうCPUを使用したCPU制御回路で、コストを低
減したノンロックスイッチのスイッチ状態を保持するバ
ックアップ回路を提供できる。

また、請求項２、３、４に記載の本考案では、バック
アップ回路が、各々コンデンサ、一次電池あるいは二次
電池を用いた構成によって効果的に行なわれる。

【図面の簡単な説明】

第1a図は本考案におけるバックアップ手段の回路例図、
第２図はそのラッチ回路の動作を説明するタイムチャー
ト、第３図は本考案の構成を示すブロック図、第４図及
び第５図はその動作を説明するタイムチャート、第６図
は請求項２に記載の本考案の更に詳細な構成を説明する
回路図、第７図及び第８図はその動作を説明するタイム
チャート、第９図は従来のバックアップ回路の説明図で
ある。 ［符号の説明］ 1,4……CPU ２……ラッチ回路 ３……バックアップ手段 ５……論理回路 ６……タイマー回路 ７……電圧レベル判別回路 Ａ……バックアップ回路 C1……コンデンサ E1……一次電池 E2……二次電池 SW……ノンロックスイッチ T1……第１の入力端子 T2……第２の入力端子 T3……第３の入力端子 TF,TC……切換端子 TO……出力端子

───────────────────────────────────────────────────── フロントページの続き (72)考案者 松本 茂 大阪府門真市大字門真1048番地 松下電 工株式会社内 (72)考案者 菊池 正浩 大阪府門真市大字門真1048番地 松下電 工株式会社内 (56)参考文献 特開 昭58−68258（ＪＰ，Ａ) 特開 昭59−191934（ＪＰ，Ａ) 実開 昭58−122116（ＪＰ，Ｕ)

Claims (4)

(57)【実用新案登録請求の範囲】
1. 【請求項１】ノンロックスイッチと、 上記ノンロックスイッチが操作される毎に、該スイッチ
   からのパルス信号によって駆動されて出力信号を反転保
   持するラッチ回路と、 各部に電源電圧を供給する電源回路と、 上記電源回路の出力電圧レベルが、予め定められた基準
   電圧レベルを超えている期間は検知信号を出力する一
   方、上記基準電圧レベルよりも低下したときには、検知
   信号の出力を停止する電圧レベル判別回路と、 上記電圧レベル判別回路の検知信号によって起動され
   て、所定の時間タイマー信号を出力するタイマー回路
   と、 パルス信号を入力する切換端子を有しており、上記電圧
   判別回路の検知信号によってリセットされて動作を開始
   し、上記切換端子に入力されるパルス信号に応じて信号
   処理を行うCPUと、 上記ノンロックスイッチのパルス信号を入力第１の入力
   端子と、上記ラッチ回路の出力信号を入力する第２の入
   力端子と、上記タイマー回路のタイマー信号を入力する
   第３の入力端子と、上記CPUの切換端子にパルス信号を
   出力する出力端子とを有し、上記タイマー回路からのタ
   イマー信号が出力されていない期間は、上記第１の入力
   端子に入力されるパルス信号を出力端子から出力する一
   方、上記検知信号の出力によって上記タイマー回路から
   のタイマー信号が上記第３の端子に入力されている期間
   は、上記第２の入力端子に入力されたラッチ回路の出力
   信号を上記CPUに出力する論理回路と、 上記電源回路の電源電圧の供給が遮断された場合にも、
   上記ラッチ回路、論理回路及びタイマー回路への電源の
   供給を継続して行うバックアップ手段とを備えたことを
   特徴とする、ノンロックスイッチのバックアップ回路。
2. 【請求項２】上記バックアップ手段が、上記電源回路か
   ら電源の供給を受けて充電されるコンデンサを備えた構
   成であることを特徴とする、請求項１に記載のノンロッ
   クスイッチのバックアップ回路。
3. 【請求項３】上記バックアップ手段が、一次電池を備え
   た構成であることを特徴とする、請求項１または２に記
   載のノンロックスイッチのバックアップ回路。
4. 【請求項４】上記バックアップ手段が、上記電源回路か
   ら電源の供給を受けて充電される二次電池を備えた構成
   であることを特徴とする請求項１または２に記載のノン
   ロックスイッチのバックアップ回路。