JP2522951B2 - インタフェイス回路 - Google Patents

Description

【発明の詳細な説明】 （イ） 産業上の利用分野 この発明はレジスタ環をなすデータ処理装置相互間、
或いはレジスタ環をなすデータ処理装置とレジスタ環バ
スとの接続装置を提供するものであり、簡単なハードウ
エアで効率のよいデータ転送方式を実現することを意図
したものである。

（ロ） 従来の技術 データ駆動型の演算処理システムに用いられる従来の
インタフェイス回路には、いくつかのデータ駆動型の演
算処理回路を結合する場合の環状バスと各演算処理回路
とのインタフェイスを行なうためのリングバスインタフ
ェイス回路があり、例えば特開昭55−127246号公報に詳
しい。

（ハ） 発明が解決しようとする問題点 データ駆動型データ処理装置では、デスティネーショ
ン（データの先行番号）の更新を行うプログラム記憶
部、２項演算データの待ち合わせを行う発火制御部、お
よび演算を行う演算部の間をデータが循環することによ
り処理が進行する。したがって、データ駆動型データ処
理装置のハードウェアはいくつかの処理要素が環状に結
合されて実現されることが多い。また、複数のデータ駆
動型データ処理装置を結合する場合、データ駆動型処理
装置の相互の通信を容易にするためにそれらがやはり環
状に接続されることが多い。したがって、レジスタ環同
志を直接接続するインタフェイス回路が望まれる。

しかるに、上述の従来とのインタフェイス回路は２つ
のレジスタ環を接続するインタフェイス回路としては機
能しないものであった。本発明の主たる目的は、簡単な
ハードウェアでレジスタの環状構造をなす２つのデータ
処理装置を直接接続するインタフェイス回路を実現する
ことである。

（ニ） 問題点を解決するための手段 データを保持回路DH、および選択的出力回路SOがレジ
スタの環状構造をなす各データ処理装置DPの一部をな
し、データ転送路dtにより一方のレジスタ間から他方の
レジスタ環へのデータ転送を可能にすることにより、簡
単なハードウェアでレジスタ環状の構造をなす２つのデ
ータ処理装置DP、DPを接続するインタフェイス回路を提
供するものである。

（ホ） 作用 本発明のインタフェイス回路によれば、第１図に示す
如く、第１のデータ処理装置DP1とデータ処理装置DP2の
間にデータの転送がないときは、第１のデータ保持回路
DH1にラッチされた第１のデータ処理装置DP1の出力が第
１の選択的出力回路SO1によって第１のデータ処理装置D
P1に入力され、第２のデータ保持回路DH2にラッチされ
た第２のデータ処理装置DP2の出力が選択的出力回路SO2
によって第２のデータ処理装置DP2に入力される。

２つのデータ処理装置DP1、DP2が互いに他のデータ処
理装置DP2、DP1にデータを転送する場合は、第１のデー
タ保持回路DH1にラッチされた第１のデータ処理装置DP1
の出力が第１のデータ転送路dt1によって第２の選択的
出力回路SO2に転送される。これが第２の選択的出力回
路SO2によって第２のデータ処理装置DP2に入力される。
このとき、第２のデータ保持回路DH2にラッチされた第
２のデータ処理装置DP2の出力は、第２のデータ転送路d
t2によって第１の選択的出力回路SO1に転送される。こ
れが第１の選択的出力回路SO1によって第１のデータ処
理装置DP1に入力される。

一方、データ処理装置内でのデータ転送要求と他のデ
ータ処理装置からのデータ転送要求とが競合した場合
は、あらかじめ設定された優先順位にしたがってデータ
転送が行われる。たとえば、第１のデータ処理装置DP1
が第２のデータ処理装置DP2よりも優先順位が高く設定
されているとすると、第１のデータ処理装置DP1が第２
のデータ処理装置DP2にデータ転送を要求し、同時に第
２のデータ処理装置DP2が自分自身へのデータの入力を
要求した場合、第２のデータ処理装置DP2の出力は第２
のデータ保持回路DH2によって保持され、第１のデータ
保持回路DH1はラッチされた第１のデータ処理装置DP1の
出力が第１のデータ転送路dt1によって第２の選択的出
力回路SO2に転送される。これが第２の選択的出力回路S
O2によって第２のデータ処理装置DP2に入力される。第
１のデータ処理装置DP1から第２のデータ処理装置DP2へ
の転送要求が終了すると、第２のデータ保持回路DH2に
保持されていた第２のデータ処理装置DP2の出力が第２
の選択的出力回路SO2によって第２のデータ処理装置DP2
に入力される。また、第１のデータ処理装置DP1が自分
自身にデータの入力を要求し、同時に第２のデータ処理
装置DP2が第１のデータ処理装置DP1にデータの転送を要
求した場合は、第２のデータ処理装置DP2の出力は第２
のデータ保持回路DH2に保持され、第１のデータ保持回
路DH1にラッチされた第１のデータ処理装置DP1の出力が
第１の選択的出力回路SO1によって第１のデータ処理装
置DP1に入力される。第１のデータ処理装置DP1から自分
自身へのデータ転送要求が終了すると第２のデータ保持
回路DH2に保持されていた第２のデータ処理装置DP2の出
力が第２のデータ転送路dt2を経て第１の選択的出力回
路SO1によって第１のデータ処理装置DP1に入力される。
尚、これ等各回路DH1、DH2、SO1、SO2の動作はインタフ
ェイス制御回路IFCによって制御される。

（ヘ） 実施例 複数のデータ駆動型の処理モジュールがレジスタ環状
バスによって環状に結合される場合の一例が第２図に示
されている。このとき、レジスタ環状バスRCBを構成す
るレジスタは最小の場合インタフェイス回路IFに含まれ
るデータ保持回路のみである。

本発明を用いたデータ駆動型計算機で用いられるパケ
ットフォーマットは例えば第３図のようなものであっ
て、１パケットは２語で構成されており、ビット35が１
であれば１語目である。１語目は制御に必要な情報が構
成され、２語目はデータで構成されている。本発明を用
いて複数の処理モジュールPM₁〜PMnがレジスタ環状バス
RCBに接続されるとき、対象となる処理モジュール、PMn
はビット28〜31のモジュール番号ｎで示される。

一般的に、レジスタ環状バスRCBに接続される複数の
処理モジュールPM₁〜PMnのうち、処理モジュールPMnと
レジスタ環状バスRCBとの接続について述べる。このと
きの様子を第４図に示す。レジスタ環状バスRCBの方が
処理モジュールPMnよりも優先順位が高く設定されてい
るとする。この場合、モジュール番号は４ビットである
ので、ｎは０から15までの整数である。モジュール番号
設定スイッチ（SW）はｎを示す２値数が設定されてい
る。第１のデータ保持回路［１］、および第２のデータ
保持回路［２］には２語を保持するレジスタが含まれて
いる。レジスタ環状バスRCB上のパケット［11］の１語
目がデータ保持回路［１］にラッチされるとき、同時に
モジュール番号［９］が該スイッチ（SW）の値と第１の
比較器［５］によって比較される。同様に、処理モジュ
ールｎのパケット［14］の１語目が第２のデータ保持回
路［２］にラッチされるとき、同時にモジュール番号
［10］がスイッチ（SW）の値と第２の比較器［６］によ
って比較される。第１及び第２の比較器［５］、［６］
は２つの入力が一致していれば０を、一致していなけれ
ば１を出力する。

第３図のデータパケットの１語目がデータ保持回路に
ラッチされるべきタイミングにビット35が０であること
がインタフェイス制御回路によって判定されると、該デ
ータ保持回路にはパケットが存在しないので、他方のデ
ータ保持回路の出力が制約なしに実行される。データ保
持回路［１］にパケットが存在しないときは、第２のデ
ータ保持回路［２］の出力が第２の比較器［６］の出力
にしたがって実行される。すなわち、第２の比較器
［６］の出力が０のときは第２の選択的出力回路［４］
はパケット［15］を選択する。第２の比較器［６］の出
力が１のときは第１の選択的出力回路［３］はデータ転
送路［８］によって転送された第２のデータ保持回路
［２］の出力を選択する。

一方、第１のデータ保持回路［１］にパケットが存在
するときは、優先順位が高いので第２のデータ保持回路
［２］内のパケットの有無にかかわらず、第１のデータ
保持回路［１］の出力が実行される。

第２のデータ保持回路［２］にパケットが存在しない
ときは、比較器第１の［５］の出力が０ならば、第２の
選択的出力回路［４］はデータ転送路［７］によって転
送されるデータ保持回路［１］の内容を出力する。第１
の比較器［５］の出力が１のときは第１の選択的出力回
路［３］によって第１のデータ保持回路［１］の内容
［12］が出力される。

第２のデータ保持回路［２］にパケットが存在すると
きは、第１の比較器［５］の出力が１のとき、パケット
［12］が第２の選択的出力回路［３］によって選択され
る。このとき、第２の比較器［６］の出力が０であれば
第２のデータ保持回路［２］に保持されたパケットは処
理モジュールｎに向かうので、第２の選択的出力回路
［４］によってパケット［15］が選択される。もし、第
２の比較器［６］の出力が第１であれば、第２のデータ
保持回路［２］のクロックを停止し、第１のデータ保持
回路［１］の内容［12］が第１の選択的出力回路［３］
によって出力された後、第１の比較器［５］の出力が０
のなるか、或いは第１のデータ保持回路［１］にパケッ
トが存在しなくなると、第２のデータ保持回路［２］の
クロック停止は解除され、第１の選択的出力回路［３］
はデータ転送路［８］によって転送された第２のデータ
保持回路［２］の内容を出力する。

また、第１の比較器［５］の出力が０のときは、第２
の選択的出力回路［４］はデータ転送路［７］によって
転送された第１のデータ保持回路［１］の内容を出力す
る。このとき、第２の比較器［６］の出力が１であれば
第１の選択的出力回路［３］はデータ転送路［８］によ
って転送された第２のデータ保持回路［２］の内容を出
力する。もし、第２の比較器［６］の出力が０であれ
ば、第２のデータ保持回路［２］のクロックを停止し、
第２の選択的出力回路［４］がデータ転送路［７］によ
って転送された第１のデータ保持回路［１］の内容を出
力した後、第１の比較器［５］の出力が１になるか、或
いは第１のデータ保持回路［１］にパケットが存在しな
くなると、第２のデータ保持回路［２］のクロック停止
は解除され、第２の選択的出力回路［４］は第２のデー
タ保持回路［２］の内容を出力する。

このように、優先順位の低い処理モジュールｎ側のク
ロックを停止するのは、２つのデータ保持回路に共にパ
ケットが存在し、かつ２つの比較器の出力が一致した場
合、すなわち２つのパケットのデスティネーションが競
合した場合である。その他の場合は、２つのデータ保持
回路に共にパケットが存在しても同時に実行することが
できる。

（ト） 発明の効果 この発明によれば、レジスタ環状の構造をなす２つの
データ処理装置を直接接続できるインタフェイス回路を
簡単なハードウェアで実現でき、データ駆動型計算機シ
ステムを構成する各処理装置のデータ駆動方式に適した
接続を容易に実現できる。

【図面の簡単な説明】

第１図は本発明によるインタフェイス回路の構成図、第
２図は本発明によるインタフェイス回路を複数用いて複
数の処理モジュールを環状に接続したときの全体構成
図、第３図は本発明を用いたデータ駆動型計算機システ
ムにおいて用いられるパケット形式図、第４図は本発明
によるインタフェイス回路を複数用いて複数の処理モジ
ュールを環状に接続したときの、１つの処理モジュール
とレジスタ環状バスとの接続の様子を示した構成図であ
る。 （１）（２）……データ保持回路、（３）（４）……選
択的出力回路、（５）（６）……比較回路、（７）
（８）……データ転送路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】レジスタの環状構造をなす少なくとも２つ
   のデータ処理装置を接続するインタフェイス回路におい
   て、前記インタフェイス回路自身が双方のレジスタ環の
   一部をなし、レジスタ環を転送されるデータを一時的に
   保持する２組のデータ保持回路と、一方のレジスタ環と
   他方のレジスタ環を接続する２組のデータ転送路と、２
   つのレジスタ環よりのデータを選択的にレジスタ環に出
   力する２組の選択的出力回路と、インタフェイス制御回
   路を具備することにより、一方のレジスタ環から他方の
   レジスタ環へのデータ転送を可能としたインタフェイス
   回路。
2. 【請求項２】レジスタの環状構造をなす少なくとも２つ
   のデータ処理装置を接続するインタフェイス回路におい
   て、前記２つのレジスタ環の相互間にデータの送受が無
   いときは全く独立な２つのレジスタ環として動作し、一
   方のレジスタ環から他方のレジスタ環へのデータ転送要
   求とその逆方向にデータ転送要求とが同時に発生したと
   きには上記２つのデータ転送を同時に実行し、一方のレ
   ジスタ環内でのデータ転送と他方のレジスタ環から一方
   のレジスタ環へのデータ転送要求とが競合したときには
   予め設定された優先順位の高いほうのデータ転送を先に
   行なうことを特徴とした特許請求の範囲第１項記載のイ
   ンタフェイス回路。