JP2522000B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP2522000B2
JP2522000B2 JP62336013A JP33601387A JP2522000B2 JP 2522000 B2 JP2522000 B2 JP 2522000B2 JP 62336013 A JP62336013 A JP 62336013A JP 33601387 A JP33601387 A JP 33601387A JP 2522000 B2 JP2522000 B2 JP 2522000B2
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semiconductor
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wafer
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諭 大和田
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子の製造方法に関し、特に電気特性
の似通ったものを複数個組みとして使用される半導体素
子の製造工程に関するものである。
〔従来の技術〕
従来、この種の半導体製造方法では、ダイボンディン
グ時に半導体素子数個、或は、数十個分を１枚とするリ
ードフレームにチップをダイボンドし、迸別工程に於て
特性値を複数に区切ったランクへの分類を行うことによ
り電気特性の似通ったものどうしを集める様になってい
た。
〔発明が解決しようとする問題点〕
上述した従来の半導体製造方法では、特性値の分類作
業に多大な工数を必要とし、その分類作業で歩留りが低
下するという欠点があった。
〔問題点を解決するための手段〕
本発明は、ウェハー上の隣接したチップの特性値は似
通っているという事実を利用し、数千個或いは数万個以
上の半導体素子の連続する帯状リードフレーム上にウェ
ハー内でチップ配列通りにチップがダイボンドされその
配列を崩さずに迸別工程迄流す製造方法を得る。
〔実施例〕 次に、本発明について図面を参照して説明する。
第１図（ａ），（ｂ）は本発明の一実施例での工程の
概念図である。同図（ａ）は、半導体素子の組立工程を
示し、リードフレームフープ材１は、リール状から引き
出されダイボンディング工程４に於てチップ２がウェハ
ー状態での配列順序通りにダイボンドされる。さらにワ
イヤボンディング、封止等の次工程５の通り、半導体素
子３に形成され再びリール状に巻き取られる。
第１図（ｂ）は、同図（ａ）の後工程である迸別工程
を示し、リールから引き出されたリードフレームフープ
材１は判定部６に於て電気特性の良否のみを判定され不
良打ち抜き部７と良品打ち抜き部８で判定結果により打
ち抜かれる。良品として打ち抜かれ、良品受け部10に入
る半導体素子３は要求されるペア数を１バッチとして使
用される。
〔発明の効果〕 同一ウェハー上では比較的特性のそろった半導体素子
が得られ、特に同一ウェハー内でも近接した位置のもの
は特性がよくそろっている。従って、半導体チップを拡
散工程等を同じウェハー上で形成した半導体素子をこの
ウェハー上での配置に従って長いリードフレームに載置
すればそのまた特性の良否のみ判定すれば、特性分類検
査しなくとも比較的そろった特性のものが得られる。こ
のため、製造工程が容易となる。
【図面の簡単な説明】
第１図は本発明の一実施例の工程概念図であり、同図
（ａ）は半導体素子の組立工程を示し、同図（Ｂ）は迸
別工程を示す。 １……リードフレームフープ材、２……チップ、３……
半導体素子、４……ダイボンディング工程、５……次工
程、６……判定部、７……不良打ち抜き部、８……良品
打ち抜き部、９……不良受け部、10……良品受け部。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】電気特性の似通ったものを複数個で組みと
    して使用される半導体素子の製造方法に於て、半導体素
    子載置部を多数連続させたリードフレームフープ材上に
    ウェハー内での半導体チップ配列通りに前記半導体チッ
    プを取り付けて、その配列のまま迸別工程にて特性迸別
    を行うことを特徴とする半導体素子の製造方法。
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* Cited by examiner, † Cited by third party
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JPS50142179A (ja) * 1974-05-02 1975-11-15
JPS62290141A (ja) * 1986-06-09 1987-12-17 Matsushita Electronics Corp 半導体装置の製造方法

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