JP2521319B2 - インバ―タ制御装置 - Google Patents
インバ―タ制御装置Info
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- JP2521319B2 JP2521319B2 JP63040193A JP4019388A JP2521319B2 JP 2521319 B2 JP2521319 B2 JP 2521319B2 JP 63040193 A JP63040193 A JP 63040193A JP 4019388 A JP4019388 A JP 4019388A JP 2521319 B2 JP2521319 B2 JP 2521319B2
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- Japan
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- frequency
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- rom
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- clock
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- Inverter Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、インバータ制御装置に関するものであ
る。
る。
第４図は例えば、実公昭61−30479号公報に示された
従来のインバータ制御装置を示すブロック図であり、図
において、51は発振器、52は発振器51の出力および周波
数指令201を入力するレートマルチ、53は発振器51の出
力を分周する分周器、54は分周器53の出力をカウントす
る第１カウンタ、55は第１カウンタ54の出力を入力する
三角波ROM、56はレートマルチ52の出力をカウントする
第２カウンタ、57は第２カウンタ56の出力を入力する正
弦波ROM、58は上記の周波数指令201を入力するエンコー
ダ、59は三角波ROM55の出力とエンコーダ58の出力とを
乗算する乗算器、60は正弦波ROM57の出力と乗算器59の
出力とを比較するディジタルコンパレータ、61はディジ
タルコンパレータ60の出力を入力するラッチ回路であ
る。
従来のインバータ制御装置を示すブロック図であり、図
において、51は発振器、52は発振器51の出力および周波
数指令201を入力するレートマルチ、53は発振器51の出
力を分周する分周器、54は分周器53の出力をカウントす
る第１カウンタ、55は第１カウンタ54の出力を入力する
三角波ROM、56はレートマルチ52の出力をカウントする
第２カウンタ、57は第２カウンタ56の出力を入力する正
弦波ROM、58は上記の周波数指令201を入力するエンコー
ダ、59は三角波ROM55の出力とエンコーダ58の出力とを
乗算する乗算器、60は正弦波ROM57の出力と乗算器59の
出力とを比較するディジタルコンパレータ、61はディジ
タルコンパレータ60の出力を入力するラッチ回路であ
る。
なお、前記実公昭61−30479号公報にはラッチ61は示
されていないが、本質的に必要な要素であるため付加し
た。
されていないが、本質的に必要な要素であるため付加し
た。
次に動作について説明する。基本的には、三角波を記
憶した三角波ROM55と正弦波を記憶した正弦波ROM57の内
容を読み出し、この三角波ROM55の出力とエンコーダ58
の出力を乗算した乗算器59の出力と正弦波ROM57の出力
をディジタルコンパレータ60で比較して、例えば 正弦波ROM出力＞三角波ROM出力 の条件が成立したとき、対応する電気弁を点孤する信号
を生成する。これにより、いわゆる正弦波比較型のPWM
信号が生成される。
憶した三角波ROM55と正弦波を記憶した正弦波ROM57の内
容を読み出し、この三角波ROM55の出力とエンコーダ58
の出力を乗算した乗算器59の出力と正弦波ROM57の出力
をディジタルコンパレータ60で比較して、例えば 正弦波ROM出力＞三角波ROM出力 の条件が成立したとき、対応する電気弁を点孤する信号
を生成する。これにより、いわゆる正弦波比較型のPWM
信号が生成される。
ディジタルコンパレータ60の出力は、ラッチ回路61に
収納される。三角波ROM55,正弦波ROM57のアドレスは、
第１カウンタ54,第２カウンタ56が所定のクロックでカ
ウントすることにより生成する。
収納される。三角波ROM55,正弦波ROM57のアドレスは、
第１カウンタ54,第２カウンタ56が所定のクロックでカ
ウントすることにより生成する。
電圧の調製は、周波数指令201をエンコーダ58を通し
て乗算器59に供給し、三角波ROM55の出力との積をとる
ことにより、等価的に三角波高値を増減することにより
行なう。
て乗算器59に供給し、三角波ROM55の出力との積をとる
ことにより、等価的に三角波高値を増減することにより
行なう。
キャリア三角波は一定周波数であり、発振器51の出力
を分周器53で分周して第１カウンタ54のクロックとして
いる。第２カウンタ56のクロックは、インバータ出力周
波数に比例して変化する。このため、発振器51の出力を
レートマルチ52に入力し、周波数指令201に応じて分周
することで、第２カウンタ56のクロックを生成する。
を分周器53で分周して第１カウンタ54のクロックとして
いる。第２カウンタ56のクロックは、インバータ出力周
波数に比例して変化する。このため、発振器51の出力を
レートマルチ52に入力し、周波数指令201に応じて分周
することで、第２カウンタ56のクロックを生成する。
従来のインバータ制御装置は以上のように構成されて
いるので、発振器51の出力をレートマルチ52で分周して
第２カウンタ56のクロックを生成するが、このクロック
が不等間隔で変化するため、インバータ出力電流が乱れ
るという問題点があった。また、ラッチのタイミングが
不適当であると、インバータ出力の大きな直流成分を生
じ、出力側にトランスがある場合にはこれを飽和させる
等の問題点があった。
いるので、発振器51の出力をレートマルチ52で分周して
第２カウンタ56のクロックを生成するが、このクロック
が不等間隔で変化するため、インバータ出力電流が乱れ
るという問題点があった。また、ラッチのタイミングが
不適当であると、インバータ出力の大きな直流成分を生
じ、出力側にトランスがある場合にはこれを飽和させる
等の問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、インバータの出力電流の乱れが少なく、出
力電圧に含まれる直流分が少なく、出力側にトランスが
接続される場合もこれを飽和させることのない制御信号
を生成するインバータ制御装置を得ることを目的とす
る。
れたもので、インバータの出力電流の乱れが少なく、出
力電圧に含まれる直流分が少なく、出力側にトランスが
接続される場合もこれを飽和させることのない制御信号
を生成するインバータ制御装置を得ることを目的とす
る。
この発明に係るインバータ制御装置は、比較用信号波
形を記憶した第1ROMのアドレスを生成する第１カウンタ
と、プログラマブルデバイダとPLLを用いた周波数逓倍
器を組合せて構成され、発振器出力を分周して前記第１
カウンタのクロックを生成する第１分周器と、ラッチ回
路のラッチクロックを上記発振器出力を分周して生成す
る第２分周器と、正弦波近似波形を記憶した第2ROMのア
ドレスを生成する第２カウンタと、第２カウンタのクロ
ックを生成する第３分周器とを具備し、前記第１カウン
タのクロックを前記周波数逓倍器の逓倍数n1×前記第２
分周器の分周数n2の偶数倍としたものである。
形を記憶した第1ROMのアドレスを生成する第１カウンタ
と、プログラマブルデバイダとPLLを用いた周波数逓倍
器を組合せて構成され、発振器出力を分周して前記第１
カウンタのクロックを生成する第１分周器と、ラッチ回
路のラッチクロックを上記発振器出力を分周して生成す
る第２分周器と、正弦波近似波形を記憶した第2ROMのア
ドレスを生成する第２カウンタと、第２カウンタのクロ
ックを生成する第３分周器とを具備し、前記第１カウン
タのクロックを前記周波数逓倍器の逓倍数n1×前記第２
分周器の分周数n2の偶数倍としたものである。
この発明におけるインバータ制御装置は、プログラマ
ブマデバイダとPLLを用いた周波数逓倍器を組合せて構
成された第１分周器で発振器出力を分周して、比較用信
号波形を記憶した第1ROMのアドレスを生成する第１カウ
ンタのクロックを生成したことにより、出力周波数が一
様に変化し、出力電流の乱れが減少するとともに上記第
１カウンタのクロックを、上記周波数逓倍器の逓倍数n1
×第２分周器の分周数n2の偶数倍になるように構成した
ことにより、出力電圧に含まれる直流分が減少し、出力
トランスの飽和を防止する。
ブマデバイダとPLLを用いた周波数逓倍器を組合せて構
成された第１分周器で発振器出力を分周して、比較用信
号波形を記憶した第1ROMのアドレスを生成する第１カウ
ンタのクロックを生成したことにより、出力周波数が一
様に変化し、出力電流の乱れが減少するとともに上記第
１カウンタのクロックを、上記周波数逓倍器の逓倍数n1
×第２分周器の分周数n2の偶数倍になるように構成した
ことにより、出力電圧に含まれる直流分が減少し、出力
トランスの飽和を防止する。
以下、この発明の一実施例を図について説明する。第
１図において、１は発振器、20は第１分周器であって、
この第１分周器20は発振器１の出力および外部からの周
波数指令101を入力するプログラクマブルデバイダ２と
該プログラマブルデバイダの出力を入力する周波数逓倍
器３とにより構成されている。
１図において、１は発振器、20は第１分周器であって、
この第１分周器20は発振器１の出力および外部からの周
波数指令101を入力するプログラクマブルデバイダ２と
該プログラマブルデバイダの出力を入力する周波数逓倍
器３とにより構成されている。
４は第１分周器20の出力を分周する第３分周器、5,6
はそれぞれ第１分周器20,第３分周器４の出力をカウン
トする第１カウンタ、第２カウンタであって、入力クロ
ックに従ったカウント動作を行ない出力にROMアドレス
を生成する。７は第１カウンタ５の出力および電圧指令
102を入力する第1ROMとしての三角波ROMで、比較用信号
波形として出力電圧に対応した複数の三角波又はこれに
等価な台形波を１サイクル分記憶している。
はそれぞれ第１分周器20,第３分周器４の出力をカウン
トする第１カウンタ、第２カウンタであって、入力クロ
ックに従ったカウント動作を行ない出力にROMアドレス
を生成する。７は第１カウンタ５の出力および電圧指令
102を入力する第1ROMとしての三角波ROMで、比較用信号
波形として出力電圧に対応した複数の三角波又はこれに
等価な台形波を１サイクル分記憶している。
８は第2ROMとしての正弦波ROMで、出力相電圧に相似
の正弦波を１サイクル分記憶している。９は三角波ROM
7,正弦波ROM8の出力を比較するディタルコンパレータ、
11はディジタルコンパレータ９の出力を入力するラッ
チ、13は発振器１の出力を分周する第２分周器である。
の正弦波を１サイクル分記憶している。９は三角波ROM
7,正弦波ROM8の出力を比較するディタルコンパレータ、
11はディジタルコンパレータ９の出力を入力するラッ
チ、13は発振器１の出力を分周する第２分周器である。
第２図は、周波数逓倍器３の具体的な回路を示すもの
で、第２図において、31はPLL（Phase Lokl Loop）、32
はローパスフィルタ、33は分周器である。
で、第２図において、31はPLL（Phase Lokl Loop）、32
はローパスフィルタ、33は分周器である。
次に動作について説明する。三角波ROM7と正弦波ROM8
の内容を順次読み出してディジタルコンパレータ９で比
較し、このディジタルコンパレータ９の出力をラッチ回
路11でラッチすることおよびROMアドレスの生成に第１
カウンタ5,第２カウンタ６を使用することは前記第４図
に示す従来例と同一であるので、詳細な説明は省略す
る。
の内容を順次読み出してディジタルコンパレータ９で比
較し、このディジタルコンパレータ９の出力をラッチ回
路11でラッチすることおよびROMアドレスの生成に第１
カウンタ5,第２カウンタ６を使用することは前記第４図
に示す従来例と同一であるので、詳細な説明は省略す
る。
先ず、周波数逓倍器３の動作を第２図について説明す
る。PLL31は入力103（プログラマブルデバイダ２の出
力）と分周器33からのフィードバック105の位相が同一
になるように自動的に制御される。
る。PLL31は入力103（プログラマブルデバイダ２の出
力）と分周器33からのフィードバック105の位相が同一
になるように自動的に制御される。
従って、分周器33の分周数をn1とすれば、 PLL31の出力104の周波数＝ n1×PLL31の入力103の周波数 となり、逓倍数n1の周波数逓倍器として動作する。
プログラマブルデバイダ２の分周器として与えられる
周波数指令をＮ、発振器周波数をfoscとすれば、第１分
周器20の出力周波数は となる。
周波数指令をＮ、発振器周波数をfoscとすれば、第１分
周器20の出力周波数は となる。
ここで、正弦波１サイクルの三角波数をNTRI、出力周
波数をfOUT、また、三角波１サイクルをn3カウントで三
角波ROMに収納されているとすれば、第１カウンタ５の
クロックは NTRI×fOUT×n3（Hz） となる。
波数をfOUT、また、三角波１サイクルをn3カウントで三
角波ROMに収納されているとすれば、第１カウンタ５の
クロックは NTRI×fOUT×n3（Hz） となる。
代表的な値として、NTRI＝21、fOUT＝60Hz、n3＝512
を代入すれば、 NTRI×fOUT×n3＝21×60×512 ＝645.12KHz ……（１） となり、周波数が高い。
を代入すれば、 NTRI×fOUT×n3＝21×60×512 ＝645.12KHz ……（１） となり、周波数が高い。
発振器周波数fOSCも例えば6MHz程度であり：周波数逓
倍器３がなければ、周波数指令Ｎは10程度となり、分解
能を確保できない。例えば逓倍数n1を224とすること
で、 となり、周波数分解能が0.05％以上に確保される。
倍器３がなければ、周波数指令Ｎは10程度となり、分解
能を確保できない。例えば逓倍数n1を224とすること
で、 となり、周波数分解能が0.05％以上に確保される。
即ち、一定周波数の発振器出力を分周して、ディジタ
ル的にカウンタクロックを生成する場合の分解能向上の
ために周波数逓倍器３を用いている。しかも周波数変化
がなめらかで、出力電流に乱れを生じない。
ル的にカウンタクロックを生成する場合の分解能向上の
ために周波数逓倍器３を用いている。しかも周波数変化
がなめらかで、出力電流に乱れを生じない。
次にラッチ動作を第３図の信号波形図について説明す
る。第３図において、ａはディジタルコンパレータ９か
ら出力される仮想的な点孤信号で、説明を簡単にするた
めに180゜矩形波の場合を示す。ｂは不適当なラッチク
ロックを示す。ｃはラッチ後の点孤信号である。
る。第３図において、ａはディジタルコンパレータ９か
ら出力される仮想的な点孤信号で、説明を簡単にするた
めに180゜矩形波の場合を示す。ｂは不適当なラッチク
ロックを示す。ｃはラッチ後の点孤信号である。
第３図に示されるように、ラッチクロックが正弦波１
サイクルに奇数個含まれる場合には、出力のパルス波形
が正負アンバランスになり直流電圧成分を含むことにな
るから、正弦波１サイクルのラッチクロックは偶数個で
ある必要がある。即ち、 但し、ｎは整数 である。（２）式と（４）式より、 よって、 ここで、Ｎは出力周波数によって変化する周波数指令
で、一般に で与えられる。
サイクルに奇数個含まれる場合には、出力のパルス波形
が正負アンバランスになり直流電圧成分を含むことにな
るから、正弦波１サイクルのラッチクロックは偶数個で
ある必要がある。即ち、 但し、ｎは整数 である。（２）式と（４）式より、 よって、 ここで、Ｎは出力周波数によって変化する周波数指令
で、一般に で与えられる。
従って、ｎが整数であるためには、n1×n2の偶数倍が
NTRI×n3となるよう周波数逓倍器３と第２分周器13を構
成すればよい。この場合には、出力パルスは正負対称と
なり、直流成分を含まず、出力トランスの飽和等の不具
合の発生はなくなる。即ち、 NTRI・n3＝2l・n1・n2 ……（８） 但し、ｌは整数 NTRI・n3は制御性とパルス分解能を考慮して決められ、
例えばNTRI＝21、n3＝512とする。
NTRI×n3となるよう周波数逓倍器３と第２分周器13を構
成すればよい。この場合には、出力パルスは正負対称と
なり、直流成分を含まず、出力トランスの飽和等の不具
合の発生はなくなる。即ち、 NTRI・n3＝2l・n1・n2 ……（８） 但し、ｌは整数 NTRI・n3は制御性とパルス分解能を考慮して決められ、
例えばNTRI＝21、n3＝512とする。
また、（７）式のｋは周波数分解能を考慮して決めら
れ、例えば60Hzで0.05％の分解能を得るためにはｋ＝1/
48とする。このとき（８）式から 21×512＝2l・n1・n2 ……（９） となり、これを満たすn1,n2の１例として n1＝224、n2＝24（ｌ＝１） がある。
れ、例えば60Hzで0.05％の分解能を得るためにはｋ＝1/
48とする。このとき（８）式から 21×512＝2l・n1・n2 ……（９） となり、これを満たすn1,n2の１例として n1＝224、n2＝24（ｌ＝１） がある。
なお、上記実施例では、正弦波及び三角波１サイクル
分をROMに記憶したが、例えば90゜分を記憶するもので
あってもよい。また、電圧の変化を波高値の異なる複数
個の三角波を記憶することによって行なったが、他の方
法でもよい。また比較用信号波形として三角波を用いた
が他の波形であってもよい。
分をROMに記憶したが、例えば90゜分を記憶するもので
あってもよい。また、電圧の変化を波高値の異なる複数
個の三角波を記憶することによって行なったが、他の方
法でもよい。また比較用信号波形として三角波を用いた
が他の波形であってもよい。
更にROMに予め計算された出力パルス自体を記憶し、
ディジタルコンパレータを省略したものであってもよ
い。
ディジタルコンパレータを省略したものであってもよ
い。
以上のように、この発明によれば、比較用信号波形を
記憶した第1ROMのアドレスを生成する第１カウンタと、
正弦波近似波形を記憶した第2ROMのアドレスを生成する
第２カウンタと、第1ROMおよび第2ROMの内容をラッチし
てPWM信号を生成するラッチ回路と、プログラマブルデ
バイダとPLLを用いた周波数逓倍器を組み合わせて構成
され、発振器出力を分周して前記第１カウンタのクロッ
クを生成する第１分周器と、前記ラッチ回路のラッチク
ロックを前記発振器出力を分周して生成する第２分周器
と、前記第２カウンタのクロックを生成する第３分周器
とを具備し、前記第１分周器は、前記第１カウンタのク
ロックを前記周波数逓倍器の逓倍数n1×前記第２分周器
の分周数n2の偶数倍とするもので、周波数変化がなめら
かになり安定度の高いインバータ制御装置が得られると
ともに、出力電圧の直流分を低減するように構成したの
で、出力トランスを飽和させることもないなどの効果が
ある。
記憶した第1ROMのアドレスを生成する第１カウンタと、
正弦波近似波形を記憶した第2ROMのアドレスを生成する
第２カウンタと、第1ROMおよび第2ROMの内容をラッチし
てPWM信号を生成するラッチ回路と、プログラマブルデ
バイダとPLLを用いた周波数逓倍器を組み合わせて構成
され、発振器出力を分周して前記第１カウンタのクロッ
クを生成する第１分周器と、前記ラッチ回路のラッチク
ロックを前記発振器出力を分周して生成する第２分周器
と、前記第２カウンタのクロックを生成する第３分周器
とを具備し、前記第１分周器は、前記第１カウンタのク
ロックを前記周波数逓倍器の逓倍数n1×前記第２分周器
の分周数n2の偶数倍とするもので、周波数変化がなめら
かになり安定度の高いインバータ制御装置が得られると
ともに、出力電圧の直流分を低減するように構成したの
で、出力トランスを飽和させることもないなどの効果が
ある。
第１図はこの発明の一実施例によるイバータ制御装置を
示すブロック図、第２図は周波数逓倍器の具体的回路を
示すブロック図、第３図はラッチ動作を説明する信号波
形図、第４図は従来のインバータ制御装置のブロック図
である。 １は発振器、２はプログラマブルデバイダ、３は周波数
逓倍器、20,13,4は第1,第2,第３分周器、5,6は第1,第２
カウンタ、7,8は第1,第2ROM、11はラッチ回路、31はPL
L。 なお、図中同一符号は同一又は相当部分を示す。
示すブロック図、第２図は周波数逓倍器の具体的回路を
示すブロック図、第３図はラッチ動作を説明する信号波
形図、第４図は従来のインバータ制御装置のブロック図
である。 １は発振器、２はプログラマブルデバイダ、３は周波数
逓倍器、20,13,4は第1,第2,第３分周器、5,6は第1,第２
カウンタ、7,8は第1,第2ROM、11はラッチ回路、31はPL
L。 なお、図中同一符号は同一又は相当部分を示す。
フロントページの続き (72)発明者 増田 博之 長崎県長崎市丸尾町６番14号 三菱電機 株式会社長崎製作所内 (56)参考文献 特開 昭60−74972（ＪＰ，Ａ) 特開 昭57−3392（ＪＰ，Ａ)
Claims (1)
- 【請求項１】比較用信号波形を記憶した第1ROMと、前記
第1ROMのアドレスを生成する第１カウンタと、正弦波近
似波形を記憶した第2ROMと，前記第2ROMのアドレスを生
成する第２カウンタと、前記第1ROMおよび第2ROMの内容
を順次読み出し一定周波数のクロックによりラッチして
PWM信号を生成するラッチ回路を有するインバータ制御
装置において、プログラマブルデバイダとPLLを用いた
周波数逓倍器を組合せて構成され、発振器出力を分周し
て前記第１カウンタのクロックを生成する第１分周器
と、前記ラッチ回路のラッチクロックを前記発振器出力
を分周して生成する第２分周器と、前記第２カウンタの
クロックを生成する第３分周器とを具備し、前記第１分
周器は、前記第１カウンタのクロックを前記周波数逓倍
器の逓倍数n1×前記第２分周器の分周数n2の偶数倍とす
ることを特徴とするインバータ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040193A JP2521319B2 (ja) | 1988-02-22 | 1988-02-22 | インバ―タ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040193A JP2521319B2 (ja) | 1988-02-22 | 1988-02-22 | インバ―タ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214268A JPH01214268A (ja) | 1989-08-28 |
| JP2521319B2 true JP2521319B2 (ja) | 1996-08-07 |
Family
ID=12573943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63040193A Expired - Lifetime JP2521319B2 (ja) | 1988-02-22 | 1988-02-22 | インバ―タ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2521319B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6727429B2 (ja) * | 2017-05-22 | 2020-07-22 | 三菱電機株式会社 | ゲートドライバおよびパワーモジュール |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681509B2 (ja) * | 1983-09-28 | 1994-10-12 | 三菱電機株式会社 | 同期式ｐｗｍインバータの基準信号作成回路 |
| JPS6130479U (ja) * | 1984-07-28 | 1986-02-24 | 一雄 荻原 | 挾持装置付手動縫製機 |
-
1988
- 1988-02-22 JP JP63040193A patent/JP2521319B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01214268A (ja) | 1989-08-28 |
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