JP2516168B2 - 積分時間制御形デジタル積分回路 - Google Patents
積分時間制御形デジタル積分回路Info
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- JP2516168B2 JP2516168B2 JP5197680A JP19768093A JP2516168B2 JP 2516168 B2 JP2516168 B2 JP 2516168B2 JP 5197680 A JP5197680 A JP 5197680A JP 19768093 A JP19768093 A JP 19768093A JP 2516168 B2 JP2516168 B2 JP 2516168B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えばプロセス制御装
置に用いられ、積分時間を任意に制御する積分時間制御
形デジタル積分回路に関するものである。
置に用いられ、積分時間を任意に制御する積分時間制御
形デジタル積分回路に関するものである。
【０００２】
【従来の技術】従来、図５に示すようなフィードバック
制御を行う場合、図６の記号「イ」で示すようにセンサ
出力が変動したとき、これをそのままフィードバックす
ると、その系が振動することがある。このことを防止す
るために記号「ロ」の積分出力のように変化を遅らせた
出力で制御するようにしている。デジタル入力でデジタ
ル積分出力を得るには例えば図７に示すように、Ｄ／Ａ
コンバータでデジタル信号をアナログ信号に変換し、そ
れを例えばＣＲ積分回路で積分してからＡ／Ｄコンバー
タでデジタル信号に変換している。他の方法として図８
に示すようにデジタル入力をコンピュータに加え、プロ
グラム実行によって積分して出力している。
制御を行う場合、図６の記号「イ」で示すようにセンサ
出力が変動したとき、これをそのままフィードバックす
ると、その系が振動することがある。このことを防止す
るために記号「ロ」の積分出力のように変化を遅らせた
出力で制御するようにしている。デジタル入力でデジタ
ル積分出力を得るには例えば図７に示すように、Ｄ／Ａ
コンバータでデジタル信号をアナログ信号に変換し、そ
れを例えばＣＲ積分回路で積分してからＡ／Ｄコンバー
タでデジタル信号に変換している。他の方法として図８
に示すようにデジタル入力をコンピュータに加え、プロ
グラム実行によって積分して出力している。
【０００３】
【発明が解決しようとする課題】図７の方法では経済性
は良いが、積分時間と積分特性をプログラマブルに制御
することは困難である。また図８の方法は動作スピード
の早いコンピュータが必要であるがそのようなものは非
常に高価である。本発明はこのような状況に鑑みてなさ
れたもので、経済性良く積分時間と積分特性を制御する
ことができるようにしたものである。
は良いが、積分時間と積分特性をプログラマブルに制御
することは困難である。また図８の方法は動作スピード
の早いコンピュータが必要であるがそのようなものは非
常に高価である。本発明はこのような状況に鑑みてなさ
れたもので、経済性良く積分時間と積分特性を制御する
ことができるようにしたものである。
【０００４】
【課題を解決するための手段】本発明はこのような課題
を解決するために、クロック信号が供給される度に外部
から入力されるデジタル入力信号を積分するデジタル積
分回路と、デジタル入力信号とデジタル積分回路出力信
号の差の絶対値演算を行う差の絶対値回路と、差の絶対
値回路の出力信号を外部から供給される変化率制御信号
にもとづいた値として出力するテーブルＲＯＭと、テー
ブルＲＯＭ出力に応じた周波数のクロック信号を発生し
て前記デジタル積分回路にクロック信号として供給する
デジタルＶＣＯとを備えたものである。
を解決するために、クロック信号が供給される度に外部
から入力されるデジタル入力信号を積分するデジタル積
分回路と、デジタル入力信号とデジタル積分回路出力信
号の差の絶対値演算を行う差の絶対値回路と、差の絶対
値回路の出力信号を外部から供給される変化率制御信号
にもとづいた値として出力するテーブルＲＯＭと、テー
ブルＲＯＭ出力に応じた周波数のクロック信号を発生し
て前記デジタル積分回路にクロック信号として供給する
デジタルＶＣＯとを備えたものである。
【０００５】
【作用】差の絶対値回路により演算された結果がテーブ
ルＲＯＭによって外部から供給された変化率制御信号に
基づいて所定の値に変換され、その変換されたデジタル
信号によってデジタルＶＣＯで発生するクロック信号が
制御され、そのクロック信号に基づいてデジタル積分回
路が外部から供給される入力信号のデジタル積分を行
う。
ルＲＯＭによって外部から供給された変化率制御信号に
基づいて所定の値に変換され、その変換されたデジタル
信号によってデジタルＶＣＯで発生するクロック信号が
制御され、そのクロック信号に基づいてデジタル積分回
路が外部から供給される入力信号のデジタル積分を行
う。
【０００６】
【実施例】図１は本発明の一実施例を示すブロック図で
あり、コンパレータ１とアップダウンカウンタ２によっ
てデジタル積分回路６が構成され、コンパレータ１の端
子Ａに供給されているデジタル入力信号が図２の（ａ）
実線のように変化したとすると、コンパレータ１は端子
Ａのデジタル入力信号と端子Ｂに供給されているアップ
ダウンカウンタ２の積分出力を比較し、いずれの信号成
分が大きいかを判断して対応する出力端子から判断結果
を出力する。
あり、コンパレータ１とアップダウンカウンタ２によっ
てデジタル積分回路６が構成され、コンパレータ１の端
子Ａに供給されているデジタル入力信号が図２の（ａ）
実線のように変化したとすると、コンパレータ１は端子
Ａのデジタル入力信号と端子Ｂに供給されているアップ
ダウンカウンタ２の積分出力を比較し、いずれの信号成
分が大きいかを判断して対応する出力端子から判断結果
を出力する。
【０００７】デジタル入力をＡ、積分出力をＢとする
と、Ａ＞Ｂであればアップダウンカウンタ２はアップカ
ウントを行い、反対の場合はダウンカウントを行う。Ａ
＝Ｂの時は、アップダウンカウンタは停止している。こ
のままでかつアップダウンカウンタのＴ入力に一定周期
のクロックパルスを加えると、積分出力は図２（ａ）の
一点鎖線のように直線的な変化を行う。
と、Ａ＞Ｂであればアップダウンカウンタ２はアップカ
ウントを行い、反対の場合はダウンカウントを行う。Ａ
＝Ｂの時は、アップダウンカウンタは停止している。こ
のままでかつアップダウンカウンタのＴ入力に一定周期
のクロックパルスを加えると、積分出力は図２（ａ）の
一点鎖線のように直線的な変化を行う。
【０００８】プロセス制御においては入力が大きく変化
したときは急速に追従し、目標に近づいたらゆっくりと
追従するのが理想であり、ＣＲ積分回路は対数特性をと
り、その理想特性に近い。そこでその特性に近づけるた
め、差の絶対値回路３およびテーブルＲＯＭ４、デジタ
ルＶＣＯ５を付加している。
したときは急速に追従し、目標に近づいたらゆっくりと
追従するのが理想であり、ＣＲ積分回路は対数特性をと
り、その理想特性に近い。そこでその特性に近づけるた
め、差の絶対値回路３およびテーブルＲＯＭ４、デジタ
ルＶＣＯ５を付加している。
【０００９】図１において、デジタル入力信号Ａとアッ
プダウンカウンタ２の出力Ｂを差の絶対値回路３、テー
ブルＲＯＭ４、デジタルＶＣＯ５を介してフィードバッ
クする。このときＡとＢの差が大きいときはパルス出力
の周波数が高くなってアップダウンカウンタ２は早く変
化し、差が少なくなるとゆっくりと変化することによ
り、図２（ａ）の破線で示す特性を有するようになり、
ＣＲ積分回路と同様に対数特性が得られる。
プダウンカウンタ２の出力Ｂを差の絶対値回路３、テー
ブルＲＯＭ４、デジタルＶＣＯ５を介してフィードバッ
クする。このときＡとＢの差が大きいときはパルス出力
の周波数が高くなってアップダウンカウンタ２は早く変
化し、差が少なくなるとゆっくりと変化することによ
り、図２（ａ）の破線で示す特性を有するようになり、
ＣＲ積分回路と同様に対数特性が得られる。
【００１０】更に、差の絶対値回路３とデジタルＶＣＯ
５との間にテーブルＲＯＭ４を挿入しているので、例え
ばファジールールで図３のように応答特性を変えたり、
図４のように応答時間を変えることができる。このコン
トロールは図１の変化率制御入力Ａ／Ｂの供給状態によ
って制御できる。この応答特性あるいは応答時間は、複
数のテーブルをテーブルＲＯＭに書き込み、そのテーブ
ルを選択する周知の方法により任意な特性を得ることが
できる。なお、ファジールールのＲＯＭテーブルへの書
き込みは例えば特開平４−３９７０３号公報等の周知技
術によって行えば良い。
５との間にテーブルＲＯＭ４を挿入しているので、例え
ばファジールールで図３のように応答特性を変えたり、
図４のように応答時間を変えることができる。このコン
トロールは図１の変化率制御入力Ａ／Ｂの供給状態によ
って制御できる。この応答特性あるいは応答時間は、複
数のテーブルをテーブルＲＯＭに書き込み、そのテーブ
ルを選択する周知の方法により任意な特性を得ることが
できる。なお、ファジールールのＲＯＭテーブルへの書
き込みは例えば特開平４−３９７０３号公報等の周知技
術によって行えば良い。
【００１１】
【発明の効果】以上説明したように本発明はデジタル入
力信号とデジタル積分出力信号の差の絶対値を外部から
供給される変化率制御信号に基づいて所定の値に変化さ
せた上で、その変化させた信号でＶＣＯを制御してクロ
ック信号を発生させ、そのクロック信号によってデジタ
ル入力信号の積分を行うようにしたので、高速のコンピ
ュータを使用しなくてもデジタル信号処理を行いながら
積分時間をプログラマブル制御することができるので、
経済性が良くなると言う効果を有する。
力信号とデジタル積分出力信号の差の絶対値を外部から
供給される変化率制御信号に基づいて所定の値に変化さ
せた上で、その変化させた信号でＶＣＯを制御してクロ
ック信号を発生させ、そのクロック信号によってデジタ
ル入力信号の積分を行うようにしたので、高速のコンピ
ュータを使用しなくてもデジタル信号処理を行いながら
積分時間をプログラマブル制御することができるので、
経済性が良くなると言う効果を有する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の装置の動作を説明するためのタイムチャ
ートである。
ートである。
【図３】積分結果の変化率制御状態を示す図である。
【図４】積分時間の変化率制御状態を示す図である。
【図５】フィードバック系を説明するための図である。
【図６】図５においてセンサの変化と積分出力の関係を
示す図である。
示す図である。
【図７】従来のデジタル積分回路の一例を示すブロック
図である。
図である。
【図８】従来のデジタル積分回路の他の例を示すブロッ
ク図である。
ク図である。
１ コンパレータ ２ 積分回路 ３ 差の絶対値回路 ４ テーブルＲＯＭ ５ デジタルＶＣＯ ６ デジタル積分回路
Claims (1)
- 【請求項１】 クロック信号が供給される度に外部から
入力されるデジタル入力信号を積分するデジタル積分回
路と、 前記デジタル入力信号と前記デジタル積分回路出力信号
の差の絶対値演算を行う差の絶対値回路と、 前記差の絶対値回路の出力信号を外部から供給される変
化率制御信号にもとづいた値として出力するテーブルＲ
ＯＭと、 前記テーブルＲＯＭ出力をアナログ信号に変換するＤ／
Ａコンバータと、 前記Ｄ／Ａコンバータ出力信号に応じた周波数のクロッ
ク信号を発生して前記デジタル積分回路にクロック信号
として供給するＶＣＯとから構成されたことを特徴とす
る、積分時間制御形デジタル積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197680A JP2516168B2 (ja) | 1993-07-16 | 1993-07-16 | 積分時間制御形デジタル積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197680A JP2516168B2 (ja) | 1993-07-16 | 1993-07-16 | 積分時間制御形デジタル積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736670A JPH0736670A (ja) | 1995-02-07 |
| JP2516168B2 true JP2516168B2 (ja) | 1996-07-10 |
Family
ID=16378562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5197680A Expired - Fee Related JP2516168B2 (ja) | 1993-07-16 | 1993-07-16 | 積分時間制御形デジタル積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2516168B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7573250B2 (en) | 2004-08-24 | 2009-08-11 | International Rectifier Corporation | Method and apparatus for calibrating a ramp signal |
-
1993
- 1993-07-16 JP JP5197680A patent/JP2516168B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736670A (ja) | 1995-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |