JP3239626B2 - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JP3239626B2 JP3239626B2 JP20386394A JP20386394A JP3239626B2 JP 3239626 B2 JP3239626 B2 JP 3239626B2 JP 20386394 A JP20386394 A JP 20386394A JP 20386394 A JP20386394 A JP 20386394A JP 3239626 B2 JP3239626 B2 JP 3239626B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reference signal
- phase
- pulse
- pll
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ある基準とする信号か
ら任意の位相と幅とを有する信号を作ることを目的とし
たパルス発生回路に関するものである。
ら任意の位相と幅とを有する信号を作ることを目的とし
たパルス発生回路に関するものである。
【０００２】
【従来の技術】図２に、従来のパルス発生回路のブロッ
ク図一例を示す。
ク図一例を示す。
【０００３】従来のパルス発生回路では、ある基準とす
る信号から任意の位相と幅とを有する信号を作ろうとす
るときには、マイコンからの信号で電圧制御回路を制御
し、この電圧制御回路が制御する電圧と抵抗やコンデン
サーを用いてパルス位相成果やパルス幅制御回路を制御
することにより任意の位相と幅とを有する信号を作って
いた。
る信号から任意の位相と幅とを有する信号を作ろうとす
るときには、マイコンからの信号で電圧制御回路を制御
し、この電圧制御回路が制御する電圧と抵抗やコンデン
サーを用いてパルス位相成果やパルス幅制御回路を制御
することにより任意の位相と幅とを有する信号を作って
いた。
【０００４】
【発明が解決しようとする課題】しかしながら上記構成
では、抵抗やコンデンサーを用いて位相や幅を制御して
いるため、温度や部品定数のバラツキによりその信号の
位相や幅の精度が著しく低下するという欠点があった。
では、抵抗やコンデンサーを用いて位相や幅を制御して
いるため、温度や部品定数のバラツキによりその信号の
位相や幅の精度が著しく低下するという欠点があった。
【０００５】そこで、本発明は上述の欠点に鑑み、ある
基準とする信号から温度によりその精度を低下させるこ
となく任意の位相と幅とを有する信号を作ることができ
る回路を提供するものである。
基準とする信号から温度によりその精度を低下させるこ
となく任意の位相と幅とを有する信号を作ることができ
る回路を提供するものである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のパルス発生回路は、マイコンからのＩＩＣ
データをデコードして制御データに変換して各回路に制
御データを送るＩＩＣデコード回路と、前記ＩＩＣデコ
ード回路からの基準信号制御用データにより複数のモー
ド（ＨＤ，ＥＤ，ＮＴＳＣ）のモード基準信号の中から
選択されたパルスのモードのＰＬＬ回路用基準信号を発
生させるＰＬＬ回路用基準信号発生回路と、前記ＰＬＬ
回路用基準信号発生回路において選択されたモードの前
記ＰＬＬ回路用基準信号が入力されこのＰＬＬ回路用基
準信号から前記モードの基準信号と同位相のＰＬＬ回路
出力基準信号とクロックを発生させるＰＬＬ回路と、前
記マイコンからの位相制御データと前記ＰＬＬ回路から
のＰＬＬ回路出力基準信号を用いて位相決定信号を発生
させる位相制御回路と、前記ＰＬＬ回路から出力される
クロックと前記位相制御回路からの位相決定信号及び前
記マイコンからのパルス幅制御信号を用いてパルス発生
回路から出力されるパルス幅を決定するパルス幅制御回
路とを備えた構成にして、出力パルスの位相とパルス幅
を任意に決定することができるようにしたことを特徴と
するものである。
に、本発明のパルス発生回路は、マイコンからのＩＩＣ
データをデコードして制御データに変換して各回路に制
御データを送るＩＩＣデコード回路と、前記ＩＩＣデコ
ード回路からの基準信号制御用データにより複数のモー
ド（ＨＤ，ＥＤ，ＮＴＳＣ）のモード基準信号の中から
選択されたパルスのモードのＰＬＬ回路用基準信号を発
生させるＰＬＬ回路用基準信号発生回路と、前記ＰＬＬ
回路用基準信号発生回路において選択されたモードの前
記ＰＬＬ回路用基準信号が入力されこのＰＬＬ回路用基
準信号から前記モードの基準信号と同位相のＰＬＬ回路
出力基準信号とクロックを発生させるＰＬＬ回路と、前
記マイコンからの位相制御データと前記ＰＬＬ回路から
のＰＬＬ回路出力基準信号を用いて位相決定信号を発生
させる位相制御回路と、前記ＰＬＬ回路から出力される
クロックと前記位相制御回路からの位相決定信号及び前
記マイコンからのパルス幅制御信号を用いてパルス発生
回路から出力されるパルス幅を決定するパルス幅制御回
路とを備えた構成にして、出力パルスの位相とパルス幅
を任意に決定することができるようにしたことを特徴と
するものである。
【０００７】
【作用】本発明は上記した構成によって、ある基準とす
る信号から温度や部品定数のバラツキにより、その精度
を低下させることなく任意の位相と幅とを有する信号を
作ることができる。
る信号から温度や部品定数のバラツキにより、その精度
を低下させることなく任意の位相と幅とを有する信号を
作ることができる。
【０００８】
【実施例】以下、本発明の一実施例におけるパルス発生
回路について図面を参照しながら説明する。図１は本発
明の一実施例におけるパルス発生回路のブロック図を示
すものである。
回路について図面を参照しながら説明する。図１は本発
明の一実施例におけるパルス発生回路のブロック図を示
すものである。
【０００９】図１において、１１はＰＬＬ回路用基準信
号発生回路、１２はＰＬＬ回路、１３は位相制御回路、
１４は幅制御回路、１５はＩＩＣデコード回路、１６は
マイコンである。
号発生回路、１２はＰＬＬ回路、１３は位相制御回路、
１４は幅制御回路、１５はＩＩＣデコード回路、１６は
マイコンである。
【００１０】以上のように構成されたパルス発生回路に
ついて、図１を参照しながら、その動作を説明する。
ついて、図１を参照しながら、その動作を説明する。
【００１１】まず、マイコン１６から送られたＩＩＣデ
ータｃをＩＩＣデコード回路１５において制御データに
変換し、ＰＬＬ回路用基準信号発生回路１１と位相制御
回路１３と幅制御回路１４に送る。あるモードの基準信
号ａや異なるモードの基準信号ｂの中から選択されたパ
ルスのモードの基準信号を基準信号制御用データｋを用
いてＰＬＬ回路用基準信号発生回路１１で発生させＰＬ
Ｌ回路用基準信号ｅとしてＰＬＬ回路１２に送る。ＰＬ
Ｌ回路１２においてＰＬＬ回路用基準信号ｅからモード
の基準信号と同位相のＰＬＬ回路出力基準信号ｄとクロ
ックｇを発生させ位相制御回路１３と幅制御回路１４に
送る。位相制御回路１３において送られてきたＰＬＬ回
路出力基準信号ｄと位相制御用データｉを用いてパルス
発生回路出力信号ｈの位相を決定する位相決定信号ｆを
発生させ幅制御回路１４へ送る。幅制御回路１４におい
て送られてきた位相決定信号ｆと幅制御用データｊを用
いてパルス発生回路出力信号ｈの幅を決定し、位相と幅
を制御したパルス発生回路出力信号を発生させる。
ータｃをＩＩＣデコード回路１５において制御データに
変換し、ＰＬＬ回路用基準信号発生回路１１と位相制御
回路１３と幅制御回路１４に送る。あるモードの基準信
号ａや異なるモードの基準信号ｂの中から選択されたパ
ルスのモードの基準信号を基準信号制御用データｋを用
いてＰＬＬ回路用基準信号発生回路１１で発生させＰＬ
Ｌ回路用基準信号ｅとしてＰＬＬ回路１２に送る。ＰＬ
Ｌ回路１２においてＰＬＬ回路用基準信号ｅからモード
の基準信号と同位相のＰＬＬ回路出力基準信号ｄとクロ
ックｇを発生させ位相制御回路１３と幅制御回路１４に
送る。位相制御回路１３において送られてきたＰＬＬ回
路出力基準信号ｄと位相制御用データｉを用いてパルス
発生回路出力信号ｈの位相を決定する位相決定信号ｆを
発生させ幅制御回路１４へ送る。幅制御回路１４におい
て送られてきた位相決定信号ｆと幅制御用データｊを用
いてパルス発生回路出力信号ｈの幅を決定し、位相と幅
を制御したパルス発生回路出力信号を発生させる。
【００１２】
【発明の効果】以上のような本発明によれば、複数のモ
ード（ＨＤ，ＥＤ，ＮＴＳＣ）の中から選択されたパル
スのモードの基準信号を発生させるＰＬＬ回路用基準信
号発生回路と、ＰＬＬ回路用基準信号発生回路の出力信
号から選択されたモードの基準信号と同位相の基準信号
とクロックを発生させるＰＬＬ回路と、マイコンからの
ＩＩＣデータをデコードし各回路にデータを送るＩＩＣ
デコード回路と、ＰＬＬ回路からの基準信号とＩＩＣデ
コード回路からのデータをもとにＰＬＬ回路からのクロ
ックを用いてパルス発生回路出力信号の位相を決定する
位相制御回路と、位相制御回路の出力信号とＩＩＣデコ
ード回路からのデータをもとにＰＬＬ回路からのクロッ
クを用いてパルス発生回路出力信号の幅を決定する幅制
御回路を有するパルス発生回路を有することにより、あ
る基準とする信号から温度や部品定数のバラツキにより
その精度を低下させることなく、任意の位相と幅とを有
する信号をつくることができる。
ード（ＨＤ，ＥＤ，ＮＴＳＣ）の中から選択されたパル
スのモードの基準信号を発生させるＰＬＬ回路用基準信
号発生回路と、ＰＬＬ回路用基準信号発生回路の出力信
号から選択されたモードの基準信号と同位相の基準信号
とクロックを発生させるＰＬＬ回路と、マイコンからの
ＩＩＣデータをデコードし各回路にデータを送るＩＩＣ
デコード回路と、ＰＬＬ回路からの基準信号とＩＩＣデ
コード回路からのデータをもとにＰＬＬ回路からのクロ
ックを用いてパルス発生回路出力信号の位相を決定する
位相制御回路と、位相制御回路の出力信号とＩＩＣデコ
ード回路からのデータをもとにＰＬＬ回路からのクロッ
クを用いてパルス発生回路出力信号の幅を決定する幅制
御回路を有するパルス発生回路を有することにより、あ
る基準とする信号から温度や部品定数のバラツキにより
その精度を低下させることなく、任意の位相と幅とを有
する信号をつくることができる。
【図１】本発明の一実施例におけるパルス発生回路のブ
ロック図
ロック図
【図２】従来のパルス発生回路のブロック図
１，１６ マイコン ２ 電圧制御回路 ３ パルス位相制御回路 ４ パルス幅制御回路 １１ ＰＬＬ回路用基準信号発生回路 １２ ＰＬＬ回路 １３ 位相制御回路 １４ 幅制御回路 １５ ＩＩＣデコード回路 Ａ 入力基準信号 Ｂ パルス位相制御回路出力信号 Ｃ パルス幅制御回路出力信号 Ｄ 電圧制御回路制御信号 Ｅ パルス位相制御電圧 Ｆ パルス幅制御電圧 ａ るあモードの基準信号 ｂ ａと違うモードの基準信号 ｃ ＩＩＣデータ ｄ ＰＬＬ回路出力基準信号 ｅ ＰＬＬ回路用基準信号 ｆ 位相決定信号 ｇ ＰＬＬ回路出力クロック ｈ パルス発生回路出力信号 ｉ 位相制御用データ ｊ 幅制御用データ ｋ 基準信号制御用データ
Claims (1)
- 【請求項１】 マイコンからのＩＩＣデータをデコード
して制御データに変換して各回路に制御データを送るＩ
ＩＣデコード回路と、前記ＩＩＣデコード回路からの基
準信号制御用データにより複数のモード（ＨＤ，ＥＤ，
ＮＴＳＣ）のモード基準信号の中から選択されたパルス
のモードのＰＬＬ回路用基準信号を発生させるＰＬＬ回
路用基準信号発生回路と、前記ＰＬＬ回路用基準信号発
生回路において選択されたモードの前記ＰＬＬ回路用基
準信号が入力されこのＰＬＬ回路用基準信号から前記モ
ードの基準信号と同位相のＰＬＬ回路出力基準信号とク
ロックを発生させるＰＬＬ回路と、前記マイコンからの
位相制御データと前記ＰＬＬ回路からのＰＬＬ回路出力
基準信号を用いて位相決定信号を発生させる位相制御回
路と、前記ＰＬＬ回路から出力されるクロックと前記位
相制御回路からの位相決定信号及び前記マイコンからの
パルス幅制御信号を用いてパルス発生回路から出力され
るパルス幅を決定するパルス幅制御回路とを備え、出力
パルスの位相とパルス幅を任意に決定することができる
ようにしたことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20386394A JP3239626B2 (ja) | 1994-08-29 | 1994-08-29 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20386394A JP3239626B2 (ja) | 1994-08-29 | 1994-08-29 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870248A JPH0870248A (ja) | 1996-03-12 |
| JP3239626B2 true JP3239626B2 (ja) | 2001-12-17 |
Family
ID=16480956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20386394A Expired - Fee Related JP3239626B2 (ja) | 1994-08-29 | 1994-08-29 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239626B2 (ja) |
-
1994
- 1994-08-29 JP JP20386394A patent/JP3239626B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0870248A (ja) | 1996-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960012737A (ko) | 순간적으로 클럭 주파수를 쉬프트하는 위상 동기 회로(pll) 시스템 클럭 발생기 | |
| JP3239626B2 (ja) | パルス発生回路 | |
| US5099180A (en) | Ultrasonic motor driving circuit | |
| US5121417A (en) | Count-locked loop timing generator | |
| US20010054874A1 (en) | Spindle motor drive circuit | |
| JPH09102739A (ja) | Ｐｌｌ回路 | |
| JPH08181880A (ja) | パルス発生回路 | |
| US6552516B2 (en) | Regulator system for controlling output voltage and method of controlling the same | |
| JPS6142165Y2 (ja) | ||
| JP2584277B2 (ja) | モータ制御回路 | |
| JP2674768B2 (ja) | 電力変換器のデジタル周波数制御装置 | |
| JP2516168B2 (ja) | 積分時間制御形デジタル積分回路 | |
| JP3266675B2 (ja) | コントローラ | |
| JP3300813B2 (ja) | カラー液晶表示装置 | |
| JPH02125515A (ja) | クロック発生回路 | |
| JPH07178951A (ja) | サーマルヘッドを備えた記録装置の記録方法及びサーマルヘッドを備えた記録装置 | |
| JP2704105B2 (ja) | クロック位相自動選択方式 | |
| JPS6321698A (ja) | ブザ−音量調節装置 | |
| JPH0746094A (ja) | パルス幅変調回路 | |
| JPS6380777A (ja) | 電力変換器のデジタル周波数制御装置 | |
| JPS62181696A (ja) | ステツプモ−タ制御回路 | |
| JP3160331B2 (ja) | パルス幅変調装置 | |
| JPS62139408A (ja) | クロツク発生回路 | |
| JPH02283119A (ja) | 位相調整回路 | |
| JPS59129586A (ja) | インバ−タ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081012 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |