JP2505921B2 - 半導体装置及びそれ用はんだ合金 - Google Patents
半導体装置及びそれ用はんだ合金Info
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K3/3457—Solder materials or compositions; Methods of application thereof
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、IMDRAM、4MDRAM等の薄肉メモリー半導体パ
ッケージ搭載はんだ付け時の熱によるレジンクラックを
防止し、かつ、Cuとの合金属の脆化を防止するために、
Bi添加量を調節して、融点をある温度範囲内とした低融
点はんだ合金を使用した半導体パッケージ実装の半導体
装置及びそれ用はんだ合金に関する。
ッケージ搭載はんだ付け時の熱によるレジンクラックを
防止し、かつ、Cuとの合金属の脆化を防止するために、
Bi添加量を調節して、融点をある温度範囲内とした低融
点はんだ合金を使用した半導体パッケージ実装の半導体
装置及びそれ用はんだ合金に関する。
〔従来の技術〕 従来は、文献、日経エレクトロニクス、1987.11.16
（no.434）「ASIC用多端子フラット・パッケージの信頼
性」に記載のように、QFP等のプラスチックパッケージ
において、吸湿した状態で接続する場合に生じるパッケ
ージクラックの対策の一つとしては、パッケージを厚く
する構造が用いられていた。パッケージのダイ・パッド
下部に位置するエポキシ樹脂に加わる最大応力を考えた
場合、エポキシ樹脂の厚さの２乗に反比例して、応力は
小さくなるので、パッケージを厚くする事の効果は大き
い。しかも、ダイ・パッドと樹脂の界面付近の水分量を
下げられるため有効である。
（no.434）「ASIC用多端子フラット・パッケージの信頼
性」に記載のように、QFP等のプラスチックパッケージ
において、吸湿した状態で接続する場合に生じるパッケ
ージクラックの対策の一つとしては、パッケージを厚く
する構造が用いられていた。パッケージのダイ・パッド
下部に位置するエポキシ樹脂に加わる最大応力を考えた
場合、エポキシ樹脂の厚さの２乗に反比例して、応力は
小さくなるので、パッケージを厚くする事の効果は大き
い。しかも、ダイ・パッドと樹脂の界面付近の水分量を
下げられるため有効である。
上記従来技術は、パッケージの薄型化に対応できず、
更にはんだとCuとの合金層の脆化の問題もある。
更にはんだとCuとの合金層の脆化の問題もある。
すなわち、パッケージのモールドはエポキシ系樹脂で
出来ているため、大気中に放置された場合、大気中の水
分を吸湿する。また、モールドとリードの間からも水分
が侵入する。そして、水分はチップ表面及びタブ表面等
に凝縮する。
出来ているため、大気中に放置された場合、大気中の水
分を吸湿する。また、モールドとリードの間からも水分
が侵入する。そして、水分はチップ表面及びタブ表面等
に凝縮する。
そのようなパッケージを基板にはんだ付けする場合、
一般には赤外線リフローを行なう。このような全体加熱
法ではんだ付けを行なうと、チップ表面及びタブ表面に
凝縮した水分が蒸発し、パッケージ内部に大きな応力が
生じる。また、温度の上昇に伴って、モールドレジンの
曲げ強度は低下する。その場合、薄肉化したパッケージ
では、パッケージの内部応力に耐えられず、タブ表面等
で剥離が起こり、モールドにクラックが生じる。
一般には赤外線リフローを行なう。このような全体加熱
法ではんだ付けを行なうと、チップ表面及びタブ表面に
凝縮した水分が蒸発し、パッケージ内部に大きな応力が
生じる。また、温度の上昇に伴って、モールドレジンの
曲げ強度は低下する。その場合、薄肉化したパッケージ
では、パッケージの内部応力に耐えられず、タブ表面等
で剥離が起こり、モールドにクラックが生じる。
本発明の目的は、融点の低いはんだを用いる事によ
り、はんだ付け温度を下げ、吸湿したパッケージでもク
ラックの発生を防止できる半導体装置及びそれ用はんだ
合金を提供することにある。更には、はんだとCuの合金
層の強度低下を防止する実装構造とすることのできる半
導体装置及びそれ用はんだ合金を提供することにある。
り、はんだ付け温度を下げ、吸湿したパッケージでもク
ラックの発生を防止できる半導体装置及びそれ用はんだ
合金を提供することにある。更には、はんだとCuの合金
層の強度低下を防止する実装構造とすることのできる半
導体装置及びそれ用はんだ合金を提供することにある。
上記目的を達成するため、本発明は、リードを有する
タブと該タブを封止するモールドレジンとを備えた半導
体パッケージと、このパッケージの前記リードがはんだ
により接続される基板と、を備えた半導体装置におい
て、前記はんだはSn−Pb系の基はんだにBiが10wt％を越
え13wt％未満含まれていることを特徴とするものであ
る。
タブと該タブを封止するモールドレジンとを備えた半導
体パッケージと、このパッケージの前記リードがはんだ
により接続される基板と、を備えた半導体装置におい
て、前記はんだはSn−Pb系の基はんだにBiが10wt％を越
え13wt％未満含まれていることを特徴とするものであ
る。
また、本発明は、前記半導体装置において、前記はん
だは融点が170〜175度であることを特徴とするものであ
る。
だは融点が170〜175度であることを特徴とするものであ
る。
前記半導体装置において、タブ裏面のモールドレジン
の厚さは最小部で0.2mm以下のものであるものがよい。
また、はんだの融点はモールドレジンのガラス転移温度
よりも低いものがよい。
の厚さは最小部で0.2mm以下のものであるものがよい。
また、はんだの融点はモールドレジンのガラス転移温度
よりも低いものがよい。
また、本発明は、Sn−Pb系の基はんだにBiが10wt％を
越え13wt％未満含まれていること、更にその融点が170
〜175度のものであることを特徴とする半導体装置用は
んだである。
越え13wt％未満含まれていること、更にその融点が170
〜175度のものであることを特徴とする半導体装置用は
んだである。
薄肉半導体パッケージを搭載する際に、従来用いられ
てきた共晶系はんだではなく、Biを10wt％を越え13wt％
未満添加して、融点を170℃から175℃にしたSn−Pb系低
融点はんだを使用することにより、はんだ付け温度は下
がり、パッケージに侵入した水分の蒸気圧によってモー
ルドレジンに生ずる内部応力が小さくなり、また、モー
ルドレジンの曲げ強度が低下する温度以前で接続を行な
うことにより、モールドクラックの発生が防止される。
てきた共晶系はんだではなく、Biを10wt％を越え13wt％
未満添加して、融点を170℃から175℃にしたSn−Pb系低
融点はんだを使用することにより、はんだ付け温度は下
がり、パッケージに侵入した水分の蒸気圧によってモー
ルドレジンに生ずる内部応力が小さくなり、また、モー
ルドレジンの曲げ強度が低下する温度以前で接続を行な
うことにより、モールドクラックの発生が防止される。
更に、Bi添加量を13wt％未満とすることにより、はん
だとCuの間に生成する合金層の脆化が起こらない。
だとCuの間に生成する合金層の脆化が起こらない。
Sn及びPbの量の範囲は、Pbの量の範囲として、42wt％
から46wt％の範囲で残部がSnであるものが望ましい。本
はんだは、Sn−Pb共晶組成（Sn−40％Pb）を基本とし、
その組成よりPbが多く含まれる範囲を使用することによ
り、良好な特性を得ている。そのため、Biが10〜13wt％
付近の範囲では、Pbが42wt％以下になると、Sn−Pbの共
晶線を横切ってしまい析出する組織が変わってしまう。
また、Pbが46wt％以上となると、はんだの融点が175℃
を大きく超えてしまうためである。
から46wt％の範囲で残部がSnであるものが望ましい。本
はんだは、Sn−Pb共晶組成（Sn−40％Pb）を基本とし、
その組成よりPbが多く含まれる範囲を使用することによ
り、良好な特性を得ている。そのため、Biが10〜13wt％
付近の範囲では、Pbが42wt％以下になると、Sn−Pbの共
晶線を横切ってしまい析出する組織が変わってしまう。
また、Pbが46wt％以上となると、はんだの融点が175℃
を大きく超えてしまうためである。
実施例１ 以下、本発明の第一の実施例を説明する。
第１図にパッケージを基板に搭載した本発明に係る構
造の縦断面図を示す。
造の縦断面図を示す。
本構造において、チップ１はリード２を持つタブ2a上
に搭載され、モールドレジン３で封止されて、パッケー
ジ４が形成されている。メモリー半導体パッケージの場
合、容量が1M、4Mと増加するにつれて、該チップ１のサ
イズは大きくなり、該パッケージ４中の該チップ１面積
の占める割合は大きくなっていく。それに伴い、該パッ
ケージ４中の該タブ2aの占める割合も増加し、該モール
ドレジン３は薄くなる傾向にある。例えば、4MDRAMパッ
ケージの場合は、タブの大きさは、約５×15mmで、タブ
2a下面の該モールドレジン３の厚さは約0.2mmになる。
に搭載され、モールドレジン３で封止されて、パッケー
ジ４が形成されている。メモリー半導体パッケージの場
合、容量が1M、4Mと増加するにつれて、該チップ１のサ
イズは大きくなり、該パッケージ４中の該チップ１面積
の占める割合は大きくなっていく。それに伴い、該パッ
ケージ４中の該タブ2aの占める割合も増加し、該モール
ドレジン３は薄くなる傾向にある。例えば、4MDRAMパッ
ケージの場合は、タブの大きさは、約５×15mmで、タブ
2a下面の該モールドレジン３の厚さは約0.2mmになる。
この該パッケージ４を大気中に放置した場合、該モー
ルドレジン３は空気中の水分を吸湿する。更に該リード
２と該モードレジン３の間からも水分は浸透する。これ
らの水分は、該タブ2a及び該チップ１表面等に凝縮す
る。
ルドレジン３は空気中の水分を吸湿する。更に該リード
２と該モードレジン３の間からも水分は浸透する。これ
らの水分は、該タブ2a及び該チップ１表面等に凝縮す
る。
そして、該パッケージ４を基板５に搭載する場合に
は、表面実装法が用いられ、該基板５上に形成された銅
ランド６の上に、ペースト状にしたはんだ７を供給し、
該リード２を該銅ランド６に合せて該パッケージを乗
せ、該はんだ７を用いて接続する方法が取られる。はん
だ付けする際には、ペーパーリフロー及び赤外線リフロ
ー等の全体加熱法が主に用いられる。この様にして上記
の吸湿した該パッケージ４をはんだ付けした場合、該は
んだ７のみならず、該パッケージ４全体がはんだ付け温
度（Sn−Pb共晶系はんだの場合は210℃から240℃）にさ
らされる事になってしまう。
は、表面実装法が用いられ、該基板５上に形成された銅
ランド６の上に、ペースト状にしたはんだ７を供給し、
該リード２を該銅ランド６に合せて該パッケージを乗
せ、該はんだ７を用いて接続する方法が取られる。はん
だ付けする際には、ペーパーリフロー及び赤外線リフロ
ー等の全体加熱法が主に用いられる。この様にして上記
の吸湿した該パッケージ４をはんだ付けした場合、該は
んだ７のみならず、該パッケージ４全体がはんだ付け温
度（Sn−Pb共晶系はんだの場合は210℃から240℃）にさ
らされる事になってしまう。
第３図は典型的な4MDRAMパッケージ構造において、該
モールドレジン３にクレゾールノボラック型エポキシ樹
脂を用いた場合の該モールドレジン３の曲げ強度8,8′
及び水蒸気圧によって該モールドレジン３に発生する内
部応力９のグラフを示す。本グラフにおいて、1MDRAM、
4MDRAM、またそれ以上の容量をもつメモリーパッケージ
に使用される該モールドレジン３では、実線で示した曲
げ強度は、一般に図中に示す範囲内（実線８（上限）と
実線８′（下限）の間）に入り、ガラス転移温度付近で
急激に強度低下する傾向にある。この傾向は、温度に対
する傾向であり、該モールドレジン３の厚さが薄くなれ
ば、当然曲げ強度も低下する。これを防止するには該モ
ールドレジン３を厚くしなけばならない。
モールドレジン３にクレゾールノボラック型エポキシ樹
脂を用いた場合の該モールドレジン３の曲げ強度8,8′
及び水蒸気圧によって該モールドレジン３に発生する内
部応力９のグラフを示す。本グラフにおいて、1MDRAM、
4MDRAM、またそれ以上の容量をもつメモリーパッケージ
に使用される該モールドレジン３では、実線で示した曲
げ強度は、一般に図中に示す範囲内（実線８（上限）と
実線８′（下限）の間）に入り、ガラス転移温度付近で
急激に強度低下する傾向にある。この傾向は、温度に対
する傾向であり、該モールドレジン３の厚さが薄くなれ
ば、当然曲げ強度も低下する。これを防止するには該モ
ールドレジン３を厚くしなけばならない。
また、内部応力９は、該モールドレジン３の吸湿量に
対応して、図中の破線の範囲内で変化する。吸湿量は一
定量で飽和し、吸湿した水分による内部応力９は、最大
でも内部応力９の最上部の破線以上にはならない。
対応して、図中の破線の範囲内で変化する。吸湿量は一
定量で飽和し、吸湿した水分による内部応力９は、最大
でも内部応力９の最上部の破線以上にはならない。
このような吸湿したパッケージをリフローする場合、
該モールドレジン３が高温になると、上述のように曲げ
強度８は低下し、該タブ2a表面等に凝縮した水分は蒸発
して内部応力９が高まる。そして、内部応力９が、曲げ
強度８を越えた時点で、第２図に示すように該モールド
レジン３と該タブ2aの間に剥離が生じ、該モールドレジ
ン３がふくらむ事によってクラック10が入る。該クラッ
ク10が入るのを防止するためには、該曲げ強度８が該内
部応力９より高い温度範囲（180℃以下）ではんだ付け
を行なえばよい。はんだ付けを行なうには、ぬれ性等の
関係から、融点（液相温度）より高い温度で作業を行わ
なくてはならない。
該モールドレジン３が高温になると、上述のように曲げ
強度８は低下し、該タブ2a表面等に凝縮した水分は蒸発
して内部応力９が高まる。そして、内部応力９が、曲げ
強度８を越えた時点で、第２図に示すように該モールド
レジン３と該タブ2aの間に剥離が生じ、該モールドレジ
ン３がふくらむ事によってクラック10が入る。該クラッ
ク10が入るのを防止するためには、該曲げ強度８が該内
部応力９より高い温度範囲（180℃以下）ではんだ付け
を行なえばよい。はんだ付けを行なうには、ぬれ性等の
関係から、融点（液相温度）より高い温度で作業を行わ
なくてはならない。
そこで、Sn−Pb共晶系はんだにBiを添加して融点を下げ
たはんだを用いた。表１にはんだ材料の特性を示す。
たはんだを用いた。表１にはんだ材料の特性を示す。
添加するBiの量は、第４図に示すSn−Bi−Pb系状態図
の45wt％Pbライン上の縦断面図より、融点が175℃以下
の組成ということで、Bi添加量が10wt％を越える事にし
た。10wt％では、融点からはんだ付け温度のマージンが
取れないため、10wt％を越えるという事にした。なお、
本はんだは、はんだ材の性質としては、従来用いられて
きたSn−Pb共晶系はんだと同等の特性を有する上に、融
点を10〜15℃下げられるという利点がある。
の45wt％Pbライン上の縦断面図より、融点が175℃以下
の組成ということで、Bi添加量が10wt％を越える事にし
た。10wt％では、融点からはんだ付け温度のマージンが
取れないため、10wt％を越えるという事にした。なお、
本はんだは、はんだ材の性質としては、従来用いられて
きたSn−Pb共晶系はんだと同等の特性を有する上に、融
点を10〜15℃下げられるという利点がある。
この該はんだ７で接続後、該パッケージ４を実際に使
用している内に、稼働時の温度上昇によって、該はんだ
７と該銅ランド６の界面には、Cu−Sn合金層が成長す
る。第５図に、合金層を成長させた時の曲げ強度の変化
とBi添加量の関係を示す。これと表１より、合金層生成
後のはんだの曲げ強度14は、Bi添加量が13wt％以上だ
と、初期の曲げ強度13（合金層無しの場合）に対して大
幅に低下する事が分かった。これより、Bi添加量が13wt
％未満の範囲が合金層の強度に関して適している範囲に
入ることが分かる。
用している内に、稼働時の温度上昇によって、該はんだ
７と該銅ランド６の界面には、Cu−Sn合金層が成長す
る。第５図に、合金層を成長させた時の曲げ強度の変化
とBi添加量の関係を示す。これと表１より、合金層生成
後のはんだの曲げ強度14は、Bi添加量が13wt％以上だ
と、初期の曲げ強度13（合金層無しの場合）に対して大
幅に低下する事が分かった。これより、Bi添加量が13wt
％未満の範囲が合金層の強度に関して適している範囲に
入ることが分かる。
このBi添加量の範囲は、第４図の状態図のα相領域12
に対応している事が分る。これより、Bi添加量が図中の
α相の領域内なら、合金層の強度は、初期に対して低下
しない事が分った。
に対応している事が分る。これより、Bi添加量が図中の
α相の領域内なら、合金層の強度は、初期に対して低下
しない事が分った。
以上の結果より、薄肉パッケージの接続に、10wt％を
越え13wt％未満の範囲でBiを添加したSn−Pb系はんだを
用いることにより、該クラック10を防止し、更にはんだ
−銅界面に生成する合金層の強度低下も防止して、より
信頼性の高い半導体パッケージ実装構造を得る事が出来
る。
越え13wt％未満の範囲でBiを添加したSn−Pb系はんだを
用いることにより、該クラック10を防止し、更にはんだ
−銅界面に生成する合金層の強度低下も防止して、より
信頼性の高い半導体パッケージ実装構造を得る事が出来
る。
Sn−Pb−Bi三元系状態図を用いて検討した結果、融点
が175℃以下であること、Bi量は10wt％を越え13wt％未
満であること、共晶線を横切らないこと、等の条件を考
慮して、（Sn:47.5％,Pb:42.5％,Bi:10％）、（Sn:46
％,Pb:44％,Bi:10％）、（Sn:41.5％,Pb:45.5％,Bi:13
％）、（Sn:44.5％,Pb:42.5％,Bi:13％）の４点で結ん
だ四角形の内部（線上は含まない）の組成範囲ならば使
用可能と言える。
が175℃以下であること、Bi量は10wt％を越え13wt％未
満であること、共晶線を横切らないこと、等の条件を考
慮して、（Sn:47.5％,Pb:42.5％,Bi:10％）、（Sn:46
％,Pb:44％,Bi:10％）、（Sn:41.5％,Pb:45.5％,Bi:13
％）、（Sn:44.5％,Pb:42.5％,Bi:13％）の４点で結ん
だ四角形の内部（線上は含まない）の組成範囲ならば使
用可能と言える。
なお、この組成の範囲内でも、特に、Sn−45wt％Pb−
12wt％Biの組成のはんだがこの目的に最も適していると
思われる。
12wt％Biの組成のはんだがこの目的に最も適していると
思われる。
実施例２ 以下に本発明の第２の実施例を説明する。本実施例は
はんだの融点に着目したものである。
はんだの融点に着目したものである。
上記第１の実施例に述べたように、はんだ付け温度を
下げれば、該モールドレジン３の該クラック10は防止で
きる。そこで、はんだの組成を調整して、融点170℃〜1
75℃の範囲にすることによって、上記第１の実施例と同
様の効果を得ることができることが解る。尚、この場
合、基としている系は、Sn−45wt％Pb系にBiを添加した
ものであり、この系からあまり離れると融点（液相温
度）及びはんだの特性（機械的強度等）が変化してしま
うため、Pb量は、45wt％±5wt％の範囲とするのがよ
い。
下げれば、該モールドレジン３の該クラック10は防止で
きる。そこで、はんだの組成を調整して、融点170℃〜1
75℃の範囲にすることによって、上記第１の実施例と同
様の効果を得ることができることが解る。尚、この場
合、基としている系は、Sn−45wt％Pb系にBiを添加した
ものであり、この系からあまり離れると融点（液相温
度）及びはんだの特性（機械的強度等）が変化してしま
うため、Pb量は、45wt％±5wt％の範囲とするのがよ
い。
実施例３ 以下に本発明の第３の実施例を説明する。
メモリー半導体パッケージの大容量化が進につれ、チ
ップ１は大型化していく。それに伴い、パッケージの大
型化、薄型化が進行する。4MDRAMでは、このままのパッ
ケージサイズだと、該タブ2aは約５×15mmの長方形とな
り、その下面側の樹脂の厚さは約0.2mmである。該モー
ルドレジン３の曲げ強度は、温度が高くなるにつれて低
下することは既に述べた。中でも該モールドレジン３の
ガラス転移温度を超えた時点で急激に強度が低下する。
ップ１は大型化していく。それに伴い、パッケージの大
型化、薄型化が進行する。4MDRAMでは、このままのパッ
ケージサイズだと、該タブ2aは約５×15mmの長方形とな
り、その下面側の樹脂の厚さは約0.2mmである。該モー
ルドレジン３の曲げ強度は、温度が高くなるにつれて低
下することは既に述べた。中でも該モールドレジン３の
ガラス転移温度を超えた時点で急激に強度が低下する。
そこで、4M以下の容量を持つメモリー半導体パッケー
ジを搭載する際に、該モールドレジン３のガラス転移温
度（約175℃）より低い融点を持つBi添加Sn−Pb系はん
だ（例えば、融点：約172℃;Sn−12％Bi−45％Pb）を用
いて接続すれば、作業温度をガラス転移温度付近にする
ことができ、より信頼性の高い実装構造とすることがで
きる。
ジを搭載する際に、該モールドレジン３のガラス転移温
度（約175℃）より低い融点を持つBi添加Sn−Pb系はん
だ（例えば、融点：約172℃;Sn−12％Bi−45％Pb）を用
いて接続すれば、作業温度をガラス転移温度付近にする
ことができ、より信頼性の高い実装構造とすることがで
きる。
本発明によれば、吸湿した半導体パッケージを基板に
搭載する場合、所定量のBiを添加したSn−Pb系はんだを
用いることにより、接続温度を175℃以下として、モー
ルドレジンのクラックを防止し、更に、はんだと銅ラン
ドの間にできる合金層の強度が低下しないBi添加量領域
であるため、より信頼性の高い半導体パッケージ実装構
造を得ることができる。
搭載する場合、所定量のBiを添加したSn−Pb系はんだを
用いることにより、接続温度を175℃以下として、モー
ルドレジンのクラックを防止し、更に、はんだと銅ラン
ドの間にできる合金層の強度が低下しないBi添加量領域
であるため、より信頼性の高い半導体パッケージ実装構
造を得ることができる。
第１図は本発明に係る半導体パッケージの搭載部の縦断
面図、第２図は従来例の同縦断面図、第３図はモールド
レジンの曲げ強度の温度に対する変化のグラフ、第４図
はSn−Bi−Pb系状態の45wt％Pbライン上の縦断面図、第
５図ははんだ−銅合金層の曲げ強度のグラフである。 １……チップ、２……リード、2a……タブ、３……モー
ルドレジン、４……パッケージ、５……基板、６……銅
ランド、７……はんだ、８……モールドレジンの曲げ強
度、９……モールドレジンの内部応力、10……クラッ
ク、11……液相線、12……α相領域、13……初期のはん
だ曲げ強度、14……合金層形成後のはんだ曲げ強度
面図、第２図は従来例の同縦断面図、第３図はモールド
レジンの曲げ強度の温度に対する変化のグラフ、第４図
はSn−Bi−Pb系状態の45wt％Pbライン上の縦断面図、第
５図ははんだ−銅合金層の曲げ強度のグラフである。 １……チップ、２……リード、2a……タブ、３……モー
ルドレジン、４……パッケージ、５……基板、６……銅
ランド、７……はんだ、８……モールドレジンの曲げ強
度、９……モールドレジンの内部応力、10……クラッ
ク、11……液相線、12……α相領域、13……初期のはん
だ曲げ強度、14……合金層形成後のはんだ曲げ強度
フロントページの続き (72)発明者 合田 正広 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 尾形 正次 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 山田 一二 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 三吉 忠彦 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 平２−70033（ＪＰ，Ａ) 特開 平１−241891（ＪＰ，Ａ) 特開 昭63−112092（ＪＰ，Ａ)
Claims (6)
- 【請求項１】リードを有するタブと該タブを封止するモ
ールドレジンとを備えた半導体パッケージと、このパッ
ケージの前記リードがはんだにより接続される基板と、
を備えた半導体装置において、前記はんだはSn−Pb系の
基はんだにBiが10wt％を越え13wt％未満含まれているこ
とを特徴とする半導体装置。 - 【請求項２】請求項１において、前記はんだは融点が17
0〜175度であることを特徴とする半導体装置。 - 【請求項３】請求項１又は２において、タブ裏面のモー
ルドレジンの厚さは最小部で0.2mm以下のものである半
導体装置。 - 【請求項４】請求項１〜３のいずれかにおいて、はんだ
の融点はモールドレジンのガラス転移温度よりも低いも
のである半導体装置。 - 【請求項５】Sn−Pb系の基はんだにBiが10wt％を越え13
wt％未満含まれていることを特徴とする半導体装置用は
んだ合金。 - 【請求項６】請求項５において、Bi、Sn及びPbの３成分
から成る前記はんだは、その融点が170〜175度であるこ
とを特徴とする半導体装置用はんだ合金。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254711A JP2505921B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体装置及びそれ用はんだ合金 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254711A JP2505921B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体装置及びそれ用はんだ合金 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04133391A JPH04133391A (ja) | 1992-05-07 |
| JP2505921B2 true JP2505921B2 (ja) | 1996-06-12 |
Family
ID=17268790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254711A Expired - Lifetime JP2505921B2 (ja) | 1990-09-25 | 1990-09-25 | 半導体装置及びそれ用はんだ合金 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2505921B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2833405A4 (en) | 2012-03-28 | 2016-01-13 | Fuji Electric Co Ltd | SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD THEREOF |
| EP2804212A4 (en) | 2012-03-28 | 2015-12-09 | Fuji Electric Co Ltd | SEMICONDUCTOR DEVICE |
| WO2013145619A1 (ja) | 2012-03-28 | 2013-10-03 | 富士電機株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP6171586B2 (ja) | 2013-06-04 | 2017-08-02 | 富士電機株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63112092A (ja) * | 1986-10-29 | 1988-05-17 | Sony Corp | 低融点はんだ合金 |
| JPH01241891A (ja) * | 1988-03-24 | 1989-09-26 | Senju Metal Ind Co Ltd | 電子部品の取外し方法 |
| GB8807730D0 (en) * | 1988-03-31 | 1988-05-05 | Cookson Group Plc | Low toxicity soldering compositions |
-
1990
- 1990-09-25 JP JP2254711A patent/JP2505921B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04133391A (ja) | 1992-05-07 |
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