JP2504210B2

JP2504210B2 - サ―ジ吸収部品

Info

Publication number: JP2504210B2
Application number: JP1217714A
Authority: JP
Inventors: 幸夫坂本; 清司坂井; 秀俊山本
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1989-08-23
Filing date: 1989-08-23
Publication date: 1996-06-05
Anticipated expiration: 2011-06-05
Also published as: JPH0380503A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、電子回路、特にデジタル回路等におけるサ
ージ吸収部品に関する。

［従来の技術と課題］電子回路、特にデジタル回路等にサージ（異常電圧）
対策として採用されている方法の一つに、信号導体路と
グランド導体との間にサージ吸収部品を接続してサージ
をグランド導体に逃がして除去する方法が知られてい
る。サージ吸収部品としては、従来、第８図に示すチッ
プ型二端子バリスタ21がある。二端子バリスタ21は、両
端部に端子（Ａ），（Ｂ）が形成されている。第９図に
チップ型二端子バリスタ21の電気特価回路を示す。

ところで、サージ吸収部品が、例えばコンピュータの
パラレル信号導体路群のサージ対策に使用される場合、
第10図あるいは第11図に示すように配置される。

第10図は、基板22の上面にグランド導体路23と信号導
体路24とが交互に整列して形成されている例を示したも
のである。グランド導体路23と信号導体路24との間隔は
二端子バリスタ21の端子（Ａ），（Ｂ）と電気的接続を
行なえるのに足りる幅を有している。二端子バリスタ21
は、グランド導体路23と端子（Ａ）との間、信号導体路
24と端子（Ｂ）との間に半田を介して接続されている。
このため、グランド導体路23と信号導体路24との間隔は
二端子バリスタ21の端子間距離の制約から狭くするには
限界があった。しかも、信号導体路24とグランド導体路
23とを交互に並置しなければならず、信号導体路24を高
密度に設置することは不可能であった。

また、第11図は、基板22の上面にグランド導体26と信
号導体路27aが形成されていて、二端子バリスタ21がこ
の信号導体路27aと電極（Ａ）との間、グランド導体と
電極（Ｂ）との間に半田を介して接続されている例を示
したものである。この場合、信号導体路27aを延長する
にはスルーホール28を介して基板22の下面に信号導体路
27bを配線する必要がある。

このため、従来の構造をしたサージ吸収部品では近年
の高密度パターンに対応できなくなってきた。

本発明の課題は、プリント配線基板上で高密度の回路
構成が可能なサージ吸収部品を提供することにある。

［課題を解決するための手段］以上の課題を解決するために、本発明に係るサージ吸
収部品は、信号電極とグランド電極とがバリスタ基材を
間に挟んで交差した状態で積み重ねられて積層体を構成
し、前記信号電極の両端部が前記積層体の対向する第１
及び第２側面に露出して前記第１及び第２側面に設けた
入出力信号端子に電気的に接続され、かつ、前記グラン
ド電極の端部が少なくとも前記第１及び第２側面とは異
なる前記積層体の第３側面に露出して前記第３側面に設
けたグランド端子に電気的に接続されていることを特徴
とする。

［作用］以上の構成によって、サージ吸収部品は、２個の入出
力信号端子とグランド端子とを設けた構造をしていて、
信号電極とグランド電極とが交差している部分で、サー
ジ吸収が行なわれる。このサージ吸収部品の入出力信号
端子をプリント基板上の信号導体路に接続することによ
って、信号電極が信号導体路の一部を構成し、しかも、
このサージ吸収部品をグランド導体路の上に配置するこ
とによってグランド導体路と信号導体路が交差する。こ
れにて、第10図に示したように信号導体路とグランド導
体路を交互に並置する必要はなくなり、第４図に示すよ
うに、信号導体路のみを並置したパターン配線が行なえ
る。また、第11図に示したスルーホールを使用すること
なく、信号導体路は基板の一面で接続される。

［実施例］以下、本発明に係るサージ吸収部品の実施例をその製
造方法、取付け方法と共に図面に従って説明する。本実
施例では、サージ吸収部品として積層型チップ型三端子
バリスタについて説明する。

（第１実施例）第１図に積層型チップ型三端子バリスタ１の分解斜視
図を示す。基材シート2a,bはZnO,BaTiO₃,SrTiO₃などを
主成分とした粉末を含浸した有機バインダを混練し、こ
れをシート状にしたものである。実際の量産工程では、
基材シート2a,2bは広面積のものを用い、積層後に所定
寸法にカットする。基材シート2a,2bの上面には信号電
極３、グランド電極４が印刷等によって形成されてい
る。信号電極３の両端部は基材シート2aの左側及び右側
の辺に露出し、グランド電極４の両端部は基材シート2b
の手前側及び奥側の辺に露出している。電極3,4の材料
にはAg−Pdの導電ペースト等を使用する。こうして準備
された基材シート2a,2bは上下方向に交互に積み重ねら
れる。さらに、保護シート５が上側と下側に積み重ねら
れた後、一体に圧着成形して積層体とする。積層体は所
定寸法にカットされた後、1100℃程度の温度で焼成され
る。さらに、第２図（ａ）に示すように、この積層体の
左右及び中央部に入出力信号端子（Ａ），（Ｂ）及びグ
ランド端子（Ｃ）が形成される。入出力信号端子（Ａ）
には、積層体の左側面に露出している信号電居３の端部
が電気的に接続されている。入出力信号端子（Ｂ）に
は、積層体の右側面に露出している信号電極３の端部が
電気的に接続されている。グランド端子（Ｃ）には、積
層体の手前側の側面に露出しているグランド電極４の端
部が電気的に接続されている。従って、第３図に示す電
気等価回路を有するチップ型三端子バリスタ１が得られ
る。なお、第２図（ｂ）に示すようにグランド端子
（Ｃ）を対向して設けたチップ型三端子バリスタ１にす
ることもできる。また、信号電極３はグランド端子
（Ｃ）に接触しない範囲で幅広く基材シート2a上に形成
してもよい。グランド電極４についても同様であり、必
ずしも帯状である必要はない。

このチップ型三端子バリスタ１が、例えばコンピュー
タのパラレル信号導体路群のサージ対策に使用される場
合の取付け方法を以下に説明する。

第４図に示すように、基板７の上面にグランド導体8
a,8b,8c及び信号導体路9a,9bを形成する。信号導体路9a
及び9bは平行に整列配置され、かつ、グランド導体8cの
両側に対向して形成されている。この基板７に、第５図
に示すように、三端子バリスタ１を整列配置して取り付
け、信号導体路9aと入出力信号端子（Ａ）との間、信号
導体路9bと入出力信号端子（Ｂ）との間、及びグランド
導体8cとグランド端子（Ｃ）との間を半田等を使用して
電気的に接続すると共に三端子バリスタ１を固定する。

従って、三端子バリスタ１の信号電極３が信号導体路
9a,9bの一部を構成し、しかも、三端子バリスタ１をグ
ランド導体路8cの上に配置することによって、グランド
導体路8cと信号導体路9a,9bが交差する。これによっ
て、グランド導体路8cを一つにまとめると共に、信号導
体路9a,9bのみを並置した高密度パターン配線が可能と
なる。

（第２実施例）第６図、第７図は３個のバリスタを備えたアレータイ
プの部品を示す。基材シート12a,12bの上面に３個の信
号電極13a,13b,13c並びにグランド電極14が印刷等によ
って形成されている。基材シート12a,12bは上下方向に
交互に積み重ねられ、さらに保護シート15が上側と下側
に積み重ねられた後、一体に圧着成形して積層体とす
る。入出力端子（A1），（B1）には、３個あるうちの一
番奥側の信号電極13aが接続される。同様にして他の入
力端子（A2）〜（B3）もそれぞれ信号電極13b,13cに接
続される。従って、第７図に示すアレータイプのチップ
型三端子バリスタ11が得られる。

なお、本発明に係るサージ吸収部品は前記実施例に限
定されるものではなく、その要旨の範囲内で種々に変更
することができる。

実施例では表面実装に対応すべくチップタイプのサー
ジ吸収部品を示したがこれに限定されるものではなく、
挿入実装タイプのものであってもよい。また、実施例は
積層タイプのサージ吸収部品を示したが、バルクタイプ
のものであってもよい。

［発明の効果］信号電極とグランド電極とがバリスタ基材を間に挟ん
で交差した状態で積み重ねられて積層体を構成し、信号
電極の両端部が積層体の対向する第１及び第２側面に露
出して第１及び第２側面に設けた入出力端子に電気的に
接続され、かつ、グランド電極の端部が少なくとも第１
及び第２側面とは異なる積層体の第３側面に露出して第
３側面に設けたグランド端子に電気的に接続されている
ため、信号電極がプリント基板上の信号導体路の一部を
構成することとなり、プリント基板の信号導体路とグラ
ンド導体路とが本サージ吸収部品内で交差する。従っ
て、第10図に示したように信号導体路とグランド導体路
を交互に並置することなく、第４図に示したようにグラ
ンド導体路を一つにまとめると共に、信号導体路のみを
並置した高密度パターン配線が可能となる。また、第11
図に示したスルーホールを使用することなく、信号導体
路を基板の一面で接続することができ、この点でも高密
度の回路構成が可能となる。

また、バリスタ基材にZnO系等の高誘電率材料を採用
すれば、その誘電率特性によってバイパスコンデンサの
働きをもするので電磁干渉フィルタとしての機能も合わ
せて共有するサージ吸収部品が得られる。

さらに、従来の二端子構造のサージ吸収部品は信号導
体路とグランド導体との間を架橋しているので、サージ
吸収部品自体が有するインダクタンスが信号導体路をグ
ランド導体との間に発生し、このインダクタンスがサー
ジ吸収部品のグランド端子に直列に挿入される。このた
め、サージ吸収部品のサージ応答速度が遅くなり、サー
ジ吸収作用が阻害される場合があった。これに対して本
発明に係る三端子構造のサージ吸収部品は信号導体路の
一部を構成するため、サージ吸収部品自体が有するイン
ダクタンスが信号導体路に直列に挿入される。この結
果、サージ吸収部品のグランド端子にはほとんどこのイ
ンダクタンスが影響せず、そのため、サージ吸収部品の
サージ応答速度が速くなり、サージ吸収作用が充分発揮
されるサージ吸収部品が得られる。

【図面の簡単な説明】

第１図は、本発明の第１実施例であるサージ吸収部品の
分解斜視図、第２図（ａ），（ｂ）はそのサージ吸収部
品の外観を示す斜視図、第３図はその電気等価回路図で
ある。第４図、第５図はサージ吸収部品の取付け方法を
説明する平面図である。第６図は本発明の第２実施例で
あるサージ吸収部品の分解斜視図、第７図はそのサージ
吸収部品の外観を示す斜視図である。第８図、第９図、
第10図、第11図は従来のサージ吸収部品を示すもので、
第８図は従来のサージ吸収部品の斜視図、第９図はその
電気等価回路図、第10図、第11図は従来のサージ吸収部
品の取付け方法を説明する平面図である。１……サージ吸収部品（積層型チップ型三端子バリス
タ）、2a,2b……バリスタ基材（基材シート）、３……
信号電極、４……グランド電極、11……サージ吸収部品
（積層型チップ型三端子バリスタ）、12a,12b……バリ
スタ基材（基材シート）、13a,13b,13c……信号電極、1
4……グランド電極、（Ａ），（Ｂ），（Ｃ），（A
1），（A2），（A3），（B1），（B2），（B3）……入
出力信号端子、（Ｃ）……グランド端子。

Claims

(57)【特許請求の範囲】

【請求項１】信号電極とグランド電極とがバリスタ基材
を間に挟んで交差した状態で積み重ねられて積層体を構
成し、前記信号電極の両端部が前記積層体の対向する第
１及び第２側面に露出して前記第１及び第２側面に設け
た入出力信号端子に電気的に接続され、かつ、前記グラ
ンド電極の端部が少なくとも前記第１及び第２側面とは
異なる前記積層体の第３側面に露出して前記第３側面に
設けたグランド端子に電気的に接続されていることを特
徴とするサージ吸収部品。