JP2500455Y2

JP2500455Y2 - マトリクス表示装置

Info

Publication number: JP2500455Y2
Application number: JP1994004370U
Authority: JP
Inventors: 清吾富樫; 関口　　金孝
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1994-04-25
Filing date: 1994-04-25
Publication date: 1996-06-05
Anticipated expiration: 1997-09-27
Also published as: JPH0687939U

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は薄膜整流素子を用いた表
示装置の構成に関する。

【０００２】

【従来の技術】液晶、ＥＬ、ＥＣ、ＰＤＰ、螢光表示な
どの各種平面表示は、いずれも実用化段階に達し、現在
の目標は高密度のマトリクス型表示にあるといえる。マ
トリクス駆動性に問題のある表示方法では、能動付加素
子を用いた、いわゆるアクティブマトリクス法が有効で
ある。

【０００３】アクティブマトリクスは、たとえばＢ．
Ｊ．Ｌｅｃｈｎｅｒ等による論文（文献１、Ｐｒａｃｅ
ｄｉｎｇｓＯｆｔｈｅＩＥＥＥ、ｖｏｌ．５９、
Ｎｏ．１１、ｐ．１５６６〜１５７９）で公知である。

【０００４】能動素子としては、３端子素子であるトラ
ンジスタ、および２端子素子である非線形抵抗素子を用
いた方法が提案されている。

【０００５】この非線形抵抗素子としては、セラミック
バリスタを用いた例（文献２、Ｄ．Ｅ．Ｃａｓｆｌｅｂ
ｅｒｒｙＩＥＥＥ、ＥＤ−２６、１９７９、ｐ．１１
２３〜１１２８）、およびＭＩＭ型素子を用いた例（文
献３、Ｄ．Ｒ．Ｂａｒａｆｆ等、ＩＥＥＥ、ＥＤ−２
８、１９８１、ｐ．７３６〜７３９）が公知である。

【０００６】

【考案が解決しようとする課題】この非線形抵抗素子を
用いたアクティブマトリクスを説明する。非線形抵抗素
子を説明する前に、図１０を用いて能動素子を使用しな
い表示装置を説明する。図１０はアクティブマトリクス
素子を用いない、いわゆるパッシブマトリクス型表示装
置を説明するための回路図である。

【０００７】複数の行電極Ｓと複数の列電極Ｄとの各交
点に対応して、表示要素Ｃを配置している。

【０００８】図１１は、非線形抵抗素子ＮＬを用いたマ
トリクス表示装置を説明するための回路図である。

【０００９】図１１に示すように、行電極Ｓと列電極Ｄ
との各交点には、マトリクス要素Ｍとして非線形抵抗素
子ＮＬと表示要素Ｃとを直列に配置している。

【００１０】この非線形抵抗素子の理想的な特性は、図
４の電圧−電流特性に示すように、しきい値電圧Ｖｔｈ
の前後で異なる抵抗Ｒ_OFF 、Ｒ_ONを有する。

【００１１】さらに図５の電流−電圧特性を示すグラフ
に、文献３に記載されたＭＩＭ素子特性を示す。ＭＩＭ
素子特性は、図５に示すような特性を示し、図４に示す
非線形抵抗素子の理想的特性と比べると、しきい値特性
が明確でない。

【００１２】その結果、しきい値電圧付近のＩ_OFF が大
きく流れてしまい、安定な電位の保持が難しい。またさ
らに他の行電極のデータ信号の影響を受けやすく、いわ
ゆるクロストークが発生し、精密な階調表示はできな
い。

【００１３】さらにＭＩＭ素子は、膜厚が薄い絶縁膜を
介してのトンネル電流を利用している。このため、この
絶縁膜の膜質や膜厚の変動により、Ｖｔｈ、Ｉ_ON、Ｉ
_OFF 特性が変動し、特性制御が難しい。

【００１４】図６は文献３に記載されたセラミックバリ
スタのしきい値電圧Ｖｔｈの分布を示すグラフである。
この図６に示すように、バリスタのＶｔｈの制御は非常
に困難である。

【００１５】バリスタやＭＩＭ素子より制御性としきい
値電圧特性との良い非線形抵抗素子としては、ダイオー
ドの順方向のしきい値特性を利用し、このダイオードを
リング状に接続したものが文献１において、提案されて
いる。この文献１では、４０個程度のダイオード素子を
直列に接続した非線形抵抗素子群を、お互いに逆方向に
接続している。

【００１６】このようなダイオードリングの問題点とし
ては、まずマトリクス要素１つ当たり４０×２＝８０個
の素子を、たとえば５００行×５００列のマトリクス素
子に用いると、２×１０⁷ 個ものダイオード素子が必要
である。このため通常の構造では、表示パネル上にダイ
オード素子を分離して搭載することは不可能である。

【００１７】さらに通常の構造では、ダイオード素子の
オフ電流であるリーク電流Ｉ_OFF を上記のように多数個
を安定して小さく抑えることは、きわめて難しい。さら
に多数のダイオード素子の接合部が直列になるため、書
き込み時の電流であるＩ_ONを確保することが難しく、Ｖ
ｔｈ、駆動電圧ともに高くなる。

【００１８】さらにたとえば特開昭５６−１６５１８６
号公報に記載の薄膜整流素子を、マトリクス表示装置に
適用したものがある。

【００１９】この公報に記載の薄膜整流素子は、表示要
素と配線電極との間に、並列でお互いに逆方向にリング
状に接続した複数の薄膜整流素子を設けている。

【００２０】しかしながら、この公報に記載の薄膜整流
素子は、１つの半導体層に複数の薄膜整流素子を形成し
ている。このため隣接する薄膜整流素子間にリーク電流
が発生し、とくにオフ電流であるＩ_OFF が大きく流れて
しまい、安定な電位の保持が難しい。

【００２１】本考案の目的は、上記課題を解決して、リ
ーク電流が発生しないマトリクス表示装置を提供するこ
とである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、本考案のマトリクス表示装置は、下記記載の構成を
採用する。

【００２３】本考案のマトリクス表示装置は、複数の行
電極および列電極と、行電極と列電極との間に配置する
表示要素と、表示要素と行電極あるいは列電極との間に
並列に互いに逆方向に接続する２つの薄膜整流素子と、
行電極および列電極に駆動信号を印加する手段とを有す
るマトリクス表示装置において、薄膜整流素子はＰ型の
不純物イオンを添加したＰ型半導体と不純物イオンの濃
度が低いＩ型半導体とＮ型の不純物イオンを添加したＮ
型半導体とのＰＩＮ接合構造の半導体層を有し、２つの
薄膜整流素子の半導体層はそれぞれ分離しかつ近接して
おり、さらに薄膜整流素子の下層に設ける下部電極と薄
膜整流素子の上層に設ける上部電極とを有し、Ｐ型半導
体とＩ型半導体とＮ型半導体とは同一パターン形状でし
かも下部電極上と基板上とに設ける構造か、あるいはＩ
型半導体とこのＩ型半導体上層の半導体とは同一パター
ン形状でしかも下部電極上と基板上とに設けＩ型半導体
下層の半導体は下部電極上にのみ設ける構造からなり、
上部電極と薄膜整流素子との間には絶縁性被膜を設ける
ことなく、上部電極は半導体層の側壁と半導体層の上面
とに直接接続していることを特徴とする。

【００２４】

【実施例】以下図面を用いて本考案の実施例におけるマ
トリクス表示装置を説明する。

【００２５】図７は本考案のマトリクス表示装置を示す
ブロック図である。

【００２６】図８と図９とに示すφ^* ｎような走査信号
を表示パネル１５１の行電極Ｓ₁ 〜Ｓ_N に印加する、行
電極ドライバー１５２を表示パネル１５１に接続する。
さらに図８図９に示すψ^* ｍのようなデータ信号を列電
極Ｄ₁ 〜Ｄ_M に印加する列電極ドライバー１５４を表示
パネル１５１に接続する。

【００２７】さらにコントローラ１５３により表示情報
１５５とタイミング信号１５８とタイミング信号１５９
と電源１５６と電源１５７とを各々行電極ドライバー１
５２と列電極ドライバー１５４とに供給する。

【００２８】図８は駆動波形の一例である。Ｔ1 、Ｔ2
は駆動フィールドであり、マトリクス駆動では一般的に
各フィルード内でそれぞれ行電極は線順次的に選択さ
れ、各走査信号は固有の選択期間と、それ以外の非選択
期間とを有する。たとえば走査信号φ^*nは、それぞれの
フィールドで選択期間ｔn 、ｔ'nと非選択期間ｔn,a 、
ｔn,b 、ｔ'n,a、ｔ'n,bとを有する。図８の駆動法の特
徴は、各フィールドでの選択期間ｔn 、ｔ'nの前の非選
択期間ｔn,a 、ｔ'n,aでの非選択電位と選択期間ｔn 、
ｔ'nの後の非選択期間ｔn,b 、ｔ'n,bでの非選択電位が
異なる所にある。従来は非選択電位は常に一定であっ
た。この図８に示すような駆動波形を用いると薄膜整流
素子のしきい値電圧Ｖｔｈは、０．５から１Ｖで充分で
あり、従来例のように薄膜整流素子であるダイオードを
４０段も接続する必要はなく、１段で充分である。

【００２９】図９は駆動波形の他の一例である。この波
形は、基本的には単純マトリクスで使われるものと同じ
である。走査信号とデータ信号の駆動電圧を平均化する
ために、基準レベルを基準単位毎に変化させる方法を採
用しており、奇数タイミングと偶数タイミング毎に整理
するわかりやすい。図９の奇数タイミングでは、走査信
号の選択電位は−１、非選択電位はａ−１、データ信号
の点灯電位はａ、非点灯電位はａ−２であり、偶数タイ
ミングでは走査信号の選択電位はａ、非選択電位は０、
データ信号の点灯電位は−１、非点灯電位は１である。
図９に示す本駆動法の特徴は、駆動波形で薄膜整流素子
の閾値電圧Ｖｔｈを単位電圧１よりも小さく（Ｖｔｈ＜
１の関係で）設定している。この場合いわゆるアクティ
ブマトリクス駆動（非選択期間に電荷を画素電極に蓄
積）とはならず、非選択期間の印加電圧（１）は、薄膜
整流素子の閾値電圧Ｖｔｈよりも大きいため電荷は蓄積
されない。しかし非選択期間での液晶画素への印加電圧
は、図９（ｃ），（ｄ）のように１−Ｖｔｈとなり単純
マトリクスの１よりも小さく、単純マトリクスよりもＯ
Ｎ／ＯＦＦ比の大きい高コントラストも駆動が可能であ
る。この場合の薄膜整流素子の閾値電圧Ｖｔｈは０．５
から３Ｖでよく、薄膜整流素子は１段から３段接続すれ
ば良い。

【００３０】図１と図２とは本考案の実施例における表
示パネルを示す図面であり、図１は断面図であり、図２
は平面図である。なお図１は、図２の直線６５における
断面を示す。以下図１と図２とを交互に参照して説明す
る。

【００３１】一方の基板５１には、行電極５２を設け
る。この行電極５２上には表面保護膜５３を設ける。他
方の基板５０には、列電極６１、７３を設ける。この２
枚の基板５０、５１との間には、表示要素５４として液
晶層を設ける。

【００３２】薄膜整流素子６４、７６、７７は、表示電
極５６、８１に接続する。この薄膜整流素子６４、７
６、７７は、Ｐ型半導体６０と、不純物添加量の少ない
Ｉ型半導体５９と、Ｎ型半導体５８とからなり、それぞ
れ独立した半導体層７４、７５に形成する。さらにこの
半導体層７４、７５は、ほぼ対称な断面形状と平面形状
とを備えている。

【００３３】薄膜整流素子７７の一方の電極は列電極７
３である。もう１つの薄膜整流素子７６のＮ型半導体５
８は、電極５７、７８を介して列電極６１、７３に接続
し、Ｐ型半導体６０は電極６２、７９に接続している。

【００３４】薄膜整流素子６４上には絶縁膜６３を設
け、この絶縁膜６３上に表示電極５６を設ける。さらに
全面に配向膜５５を設けている。

【００３５】図３は、図２とは異なるマトリクス表示装
置の構成を示す平面図であり、２組の薄膜整流素子８
７、８８を異なる画素に配置している。

【００３６】本考案のマトリクス表示装置の特徴の１つ
は、２組の薄膜整流素子はそれぞれ独立した半導体層に
形成している点ある。このためオフ電流Ｉ_OFF を低く抑
えることができる。

【００３７】さらに薄膜整流素子を薄膜で形成し、その
うえ薄膜整流素子の電流経路を基板に垂直方向に設定し
ている。このような構造を採用することにより、電流経
路の断面積を大きくすることが可能となり、従来の欠点
の１つである書き込み時の電流Ｉ_ONの不足を補うことが
でき、またさらにＩ_ONの不足を表示装置の入射する光で
補うことも可能である。

【００３８】一般にアクティブマトリクスの欠点の１つ
として光敏感性がある。ダイオードを用いたときも同様
で、このダイオードは一種の太陽電池であるので、光起
電力が生じ、マトリクス表示装置に誤動作が発生する。

【００３９】しかしながら本考案では２組の薄膜整流素
子の断面形状と平面形状とをほぼ対称にし、薄膜整流素
子を光や熱などの外部要因に対して対称とすることによ
り、薄膜整流素子内で光起電力を打ち消し合うようにし
ている。

【００４０】たとえば図２、図３に示す薄膜整流素子７
６と薄膜整流素子７７、および薄膜整流素子８７と薄膜
整流素子８８とは、ほとんど同一形状で、かつ接近した
位置に配置している。このため光照射される半導体層の
面積は、ほとんど同一の面積である。

【００４１】一例として、プラズマＣＶＤ法により形成
したアモルファスシリコンからなるＰＩＮ構造のダイオ
ードを用いると、個々のダイオードは、図１２の電圧−
電流特性を示すグラフの曲線１０１、１０２のように太
陽電池特性を示す。これに対して、お互いに並列で逆方
向に接続した構造の薄膜整流素子全体の特性は、破線で
示す曲線１０３となる。それぞれの薄膜整流素子の光電
流を示す矢印１０４、１０５は、薄膜整流素子内部で消
費され、外部に流れ出ない。

【００４２】さらにしきい値電圧Ｖｔｈも図１３に示す
ように、光強度１０ｍＷ／ｃｍ² 程度まではかなり安定
している。

【００４３】本考案では、さらにこの光効果を積極的に
利用している。表示素子は、原理的に光を用いるので、
光を防ぐことは難しい。しかし本考案では薄膜整流素子
の一方の電極、たとえば図１に示す電極５７を、Ｉｎ₂
Ｏ₃ ：Ｓｎや、ＳｎＯ₂ や、ＺｎＯなどの透明導電膜で
構成し、薄膜整流素子６４に外光６６が入射する構造を
採用している。

【００４４】図１４のグラフは、入射光量Ｉに対するオ
フ時の等価抵抗Ｒ_OFF と書き込み時の等価抵抗Ｒ_ONとの
関係を示す。図１４に示すように、アモルファスシリコ
ンダイオードでは、最も問題となるＲ_ONは、光入射によ
りかなり改善される。一方、Ｒ_OFF は低下するが許容値
以内であり、問題はない。

【００４５】本考案のように、光を利用する構造を採用
することにより、Ｒ_ONは１０００ルクスの光強度でも、
２〜５倍改良され、マトリクス表示装置の限界分解線数
も２〜５倍向上する。

【００４６】つぎに図１と図２と図３とを用いて説明し
た薄膜整流素子の断面構造と、アクセプタ濃度Ｎ_A とド
ナー濃度Ｎ_D との関係とを、図１５の図面に示す。

【００４７】アルミニウムとシリコンとの合金膜や酸化
インジウムスズからなる電極１６１上に、順次Ｎ型半導
体１６２とＩ型半導体１６３とＰ型半導体１６４とを設
け、さらにその上に酸化インジウムスズやアルミニウム
とシリコンとの合金膜からなる電極１６５を設ける。

【００４８】つぎに図１６のグラフに、Ｉ型半導体の厚
さｔｉと、Ｉ_ON、Ｉ_OFF との関係を示す。図１６に示す
ように、ｔｉの膜厚の増加にしたがってＩ_OFF は急激に
低下するが、Ｉ_ONも低下する。

【００４９】アモルファスシリコンのＰＩＮ構造ダイオ
ードを表示装置に適用するとき、とくに重要なのがＩ_ON
を充分大きく取れることである。このＩ_ONの値が充分に
大きければ、薄膜整流素子の素子面積を小さくすること
が可能となり、Ｉ_OFF が小さくなり、薄膜整流素子にお
ける素子構造のリーク対策も少なくて良い。

【００５０】一方、Ｉ型半導体は、電圧をささえるだけ
でなく、不純物を添加した不純物添加した半導体膜より
も制御性が良好で、薄膜整流素子全体の製造歩留まりを
向上させるのに役だっている。事実、ＰＮ構造よりＰＩ
Ｎ構造の方が、Ｉ_OFF 、およびＶｔｈのバラツキが少な
い。なおＩ型半導体ｔｉは、厚さ３ｎｍ程度以上から適
用できる。このように、Ｉ型半導体の厚さｔｉは、３〜
５００ｎｍ程度が最適である。

【００５１】ＰＩＮ構造ダイオードの順方向電流である
Ｉ_ONを制限しているのは、主にＰＩ接合部のホール電流
である。そこでＩ型半導体に不純物のボロンを若干添加
し、図１７に示すように、Ｐ型半導体としてもよい。

【００５２】図１７の薄膜整流素子の断面構造と、アク
セプタ濃度Ｎ_A とドナー濃度Ｎ_D とを示す図面のよう
に、アルミニウムとシリコンとの合金膜や酸化インジウ
ムスズからなる電極１７１上に、順次Ｎ型半導体１７２
と、Ｐ型半導体１７３と、このＰ型半導体１７３より不
純物濃度の高いＰ型半導体１７４とを設け、さらにＰ型
半導体１７４上に酸化インジウムスズやアルミニウムと
シリコンとの合金膜からなる電極１７５を設ける。

【００５３】図１７に示すように、Ｎ型半導体１７２と
Ｐ型半導体１７４との間にボロンを導入したＰ型半導体
１７３を設ける構造を採用することにより、Ｉ_ON、Ｉ
_OFF ともに改善される。

【００５４】図１８は、このボロンを添加したＰ型半導
体１７３を形成するときの、ジボラン（Ｂ₂ Ｈ₆ ）とモ
ノシラン（ＳｉＨ₄ ）との混合比と、Ｉ_ON、Ｉ_OFF との
関係を示すグラフである。図１８から明きらかように、
ジボランの混合比をあまり大きくしなければ、特性は改
善される。

【００５５】アモルファスシリコンは、プラズマＣＶＤ
法や、光ＣＶＤ法や、ＣＶＤ法や、スパッタリング法に
より形成し、この膜形成時に、膜厚方向の不純物濃度を
自由に制御することができる。

【００５６】この膜厚方向の不純物濃度の制御性が良好
なことを利用すると、薄膜整流素子の断面構造と、アク
セプタ濃度Ｎ_A とドナー濃度Ｎ_D との関係を示す図１９
に示すように、アルミニウムとシリコンとの合金膜や酸
化インジウムスズからなる電極１９１と電極１９３との
間に設ける半導体層１９２の不純物濃度分布を、ゆるや
かに変化させることができる。

【００５７】この図１９に示すような傾斜接合は、表示
パネル用の薄膜整流素子としては、たいへん好都合であ
る。すなわちＰＩ接合、ＩＮ接合のホール、電子の拡散
電流よりも大きな電流を流すことができることにより、
Ｉ_ONの値を大きくすることが可能となる。しかも半導体
層１９２の中間領域は、不純物濃度の低い領域が存在す
ることにより、この低不純物領域の両側の不純物濃度の
高い領域によるフェルミ準位の固定は制限良い。このた
めＶｔｈのバラツキが小さく、そのうえ接合リークによ
る不良も発生しない。

【００５８】図２０および図２１は、本考案の他の実施
例におけるマトリクス表示装置の表示パネル領域を示す
断面図、および平面図である。なお図２０は、図２１の
直線２２０における断面を示す。以下図２０と図２１と
を交互に参照して説明する。

【００５９】基板５０に列電極２０１、２１３を設け、
もう一方の基板５１に行電極５２、２０６、２０７を設
ける。列電極２０１には、第１の接続電極２０３、２１
２を接続する。さらに半導体層２０４、２１０の下層に
は、第２の接続電極２０２、２１１を接続する。

【００６０】基板５１の行電極５２上には、保護膜５３
を設ける。基板５０には、第１の接続電極２０３に接続
する表示電極５６を設け、この表示電極５６上に配向膜
５５を設ける。この基板５０と基板５１との間には、表
示要素５４として液晶層を封入する。

【００６１】薄膜整流素子２１４と薄膜整流素子２１５
とは、それぞれ半導体層２１０と、この半導体層２１０
の上層で接続する第１の接続電極２１２と、半導体層２
１０の下層で接続する第２の接続電極２１１とからな
る。さらに２つの薄膜整流素子２１４、２１５は、リン
グ状に接続して、全体で双方向性の非線形抵抗素子を構
成している。

【００６２】この図２０、図２１に示す実施例の特徴の
１つは、各画素の等価回路が図２８で表される点にあ
る。すなわち、ある行電極１２２１とある列電極１２２
２との交点に対応する画素には、表示要素１２２７、１
２２８、１２２９と、リング状に接続した薄膜整流素子
１２２４、１２２５、１２２６とを、それぞれ直列にお
互いに並列に配列している。

【００６３】図２８に示すように、各画素の表示要素１
２２７、１２２８、１２２９と、薄膜整流素子１２２
４、１２２５、１２２６とを複数組設けることにより、
以下に記載する効果を有する。

【００６４】第１の効果としては、上下２枚の基板の位
置合わせ精度を高くしなくても良いことである。

【００６５】すなわち１画素１表示要素においては、一
方の基板上の列電極と表示要素に接続する表示電極との
位置が合っていないとクロストークを発生する。しかし
ながら図２０、図２１、図２８に示すように、１画素に
設ける表示要素を複数にすると、クロストークの影響は
小さくなり、実用上クロストークは無視できる。さらに
若干のクロストークは、画素間のコントラスト差による
見にくさを低減し、なめらかな表示画像を得る効果を有
する。

【００６６】このように、１画素に複数の表示要素を備
える構成では、製造上、および表示品質上に利点が多
い。

【００６７】この効果を生かすには図２１に示すよう
に、表示電極２０５、２０８、２０９を行電極２０６、
２０７と平行に、かつ細長く形成すると良い。

【００６８】１画素に複数の表示要素を備える構成の第
２の効果としては、製造歩留まりが向上することであ
る。

【００６９】すなわち１画素１表示要素の場合は、表示
要素に接続する１つの薄膜整流素子が不良でも１画素が
不良となって表示されず、表示不良が目だちやすく、表
示画像欠陥となる。

【００７０】しかしながら、１画素に複数の表示要素を
備えている場合は、１つの薄膜整流素子が不良でも、画
素としての動作は極端には低下せず、表示画像欠陥は目
だたない。

【００７１】以上の説明のように、本実施例の構成は、
マトリクス表示装置の製造歩留まりや、表示品質や、価
格の点で非常に有利である。

【００７２】図２０、図２１を用いて説明した薄膜整流
素子の具体的な構造を、図２２、図２３、図２５の断面
図に示す。

【００７３】図２２に示すように、下部電極２２１上に
半導体層２２２と、上部電極２２６とを設ける。この半
導体層２２２は、Ｐ型半導体２２３とＩ型半導体２２４
とＮ型半導体２２５とからなるＰＩＮダイオード構造と
なっている。

【００７４】この図２２に示す薄膜整流素子は、領域２
２７の部分でＰ型半導体２２３の端面が上部電極２２６
と接触していることにより、電流経路がＰＩＮダイオー
ドの膜厚方向だけでなく、横方向にも生じてしまう。し
かしながら、この横方向の電流は、下部電極２２１の端
部２２９と上部電極２２６の取り出し端２２８との距離
を大きく、上部電極２２６の幅寸法を小さくすることに
より低減可能である。

【００７５】この図２２に示す構造の利点は、下部電極
２２１と半導体層２２２と上部電極２２６との３層のみ
で構成されている。それぞれの膜形成工程と、膜のパタ
ーニング工程とが各々３回で薄膜整流素子を形成するこ
とが可能であり、製造工程としては、短く、かつ製造上
の難易度が低い点にある。その結果、製造価格は大幅に
低減することが可能となる。

【００７６】図２３に他の薄膜整流素子の構成を示す。
この図２３に示す構造は、図２２に示す構造と比較する
と、半導体層２３２の最下層のＰ型半導体２３１の一部
領域２３３の形状が異なる。すなわち図２２に示す実施
例では、領域２２７の上部電極２２６の電極取り出し部
に、Ｐ型半導体２２３が残っている。

【００７７】これに対して図２３に示す実施例では、一
部領域２３３の部分では、Ｐ型半導体２３１が取り除か
れ、下部電極２２１上にのみＰ型半導体２３１を形成し
ている。

【００７８】この結果、図２２に示す実施例において発
生していた横方向リーク電流が、図２３に示す実施例の
構造では、ほとんど発生しない。

【００７９】この図２３に示す構造は、図２４（ａ）、
図２４（ｂ）を用いて説明する自己整合法を利用する製
造方法により、ホトマスクの枚数を増やすことなく、実
現できる。この図２４（ａ）、（ｂ）を用いて、図２３
に示す構造を形成するための製造方法を簡単に説明す
る。

【００８０】まず図２４（ａ）に示すように、下部電極
２２１と、導電型がＰ型を有するＰ型半導体２４１とを
膜形成した後、同一のパターン形状でＰ型半導体２４１
と下部電極２２１とをパターニングする。

【００８１】続いて図２４（ｂ）に示すように、不純物
濃度の低いＩ型半導体２２４と、導電型がＮ型のＮ型半
導体２２５とを順次形成し、さらにその後Ｎ型半導体２
２５とＩ型半導体２２４とを同一のパターン形状でパタ
ーニングする。このとき、Ｎ型半導体２２５とＩ型半導
体２２４との形成領域以外のＰ型半導体２４１は除去さ
れ、Ｉ型半導体２２４の下層領域の下部電極２２１上に
のみＰ型半導体２４１を形成することができる。

【００８２】図２４を用いて説明した製造工程を用いる
と、Ｐ型半導体２３１は、下部電極２２１パターンとＩ
型半導体２２４パターンとの重複した領域に、自己整合
的にパターニングすることができる。

【００８３】図２５は本考案の他の実施例における薄膜
整流素子を示す断面図である。

【００８４】図２５に示すように、下部電極２５１上
に、半導体層２５２と上部電極２５５とを設ける。下部
電極２５１と半導体層２５２とは、ショットキー障壁型
の接合をしており、これに対して上部電極２５５と半導
体層２５２とは、オーミックな接合をしている。

【００８５】たとえば下部電極２５１はスパッタリング
法で形成したＰｔ膜であり、半導体層２５２はプラズマ
ＣＶＤ法で形成したアモルファスシリコン膜であり、上
部電極２５５はイオンプレーティング法で形成した酸化
インジウムスズや酸化スズなどの透明導電膜である。

【００８６】半導体層２５２の下層２５３は、ショット
キー接合となるように、不純物濃度の低い半導体膜から
なり、半導体層２５２の上層２５４はオーミック接合と
なるように、不純物、たとえばボロンやリンを導入した
半導体膜からなる。図２５に示す構造のように、ショッ
トキー障壁型の接合を用いると、つぎに記載するような
利点がある。

【００８７】第１の利点は、大きな順方向電流が取れる
点である。マトリクス表示装置に用いる非線形抵抗素子
は、図８、図９に示す駆動波形からもわかるように、時
分割されたタイミングでは充分表示要素に電流を供給し
なければならない。そのためには充分大きな順方向電流
が必要である。

【００８８】一方、前の実施例で説明したＰＩＮダイオ
ードやＰＮダイオードは、順方向電流が小さく、このた
めダイオード素子面積を大きくしなければならない。

【００８９】しかし図２５に示すようなショットキー障
壁を有する薄膜整流素子は、ＰＩＮダイオードやＰＮダ
イオードのように、小数キャリアの拡散電流ではなく、
多数キャリアによる電流が順方向電流を担うため、充分
大きな電流を取ることができる。

【００９０】第２の利点は、ショットキー障壁を有する
薄膜整流素子を用いたマトリクス表示装置は、ＰＮ接合
やＰＩＮ接合を用いた場合に比べて、電荷の蓄積が少な
く、それによるクロストークも小さい。

【００９１】ＰＮ接合やＰＩＮ接合は、小数キャリア伝
導のため、順方向から逆方向に電圧を切り替えたとき、
小数キャリアが蓄積されたままで、短時間では除去され
ず、このため電流は電圧に短時間で追従できない。

【００９２】この現象は、画像表示上はクロストークと
なって分解能を低下させる。しかしながら、本実施例の
ようにショットキー障壁を用いることにより、小数キャ
リアによる電荷蓄積は無視することができ、クロストー
クを低減することが可能となる。

【００９３】以上説明した利点により、図２５に示すよ
うなショットキー障壁を有する薄膜整流素子を用いる
と、短いタイミングでも応答可能となり、５００〜１０
００本以上の走査線を有する高密度表示においても充分
適用可能である。

【００９４】さらに第３の利点としては、製造が容易で
ある点があげられる。ショットキー障壁を用いるとき
は、図２２を用いて説明した横方向リークは発生せず、
そのうえ図２３に示すような構造を採用する必要がな
い。

【００９５】すなわち図２５に示すように、下部電極２
５１と半導体層２５２との接合部にショットキー障壁を
形成すれば、３回の膜形成工程と、３回のパターニング
工程とにより、横方向リーク電流の発生しない構造の薄
膜整流素子を形成することができる。

【００９６】下部電極２５１材料としては、ショットキ
ー金属ではＰｔ以外にＩｒ、Ａｕ、Ｒｈ、Ｐｄ、Ｎｉ、
Ｃｒ、Ａｌなどが適用可能で、半導体層２５２には多結
晶シリコンや微結晶シリコン、あるいはＴｅ、Ｓｅ、Ｃ
ｄＳｅ、ＣｄＴｅ、ＩｎＰ、ＧａＡｓなどが適用可能
で、上部電極２５５としてはＡｌ、Ｃｒ、Ｎｉなどが適
用可能である。

【００９７】さらに図２５に示す構造とは逆に、下部電
極と半導体層との接合をショットキー型にして、上部電
極と半導体層との接合をオーミック型にしても良い。

【００９８】さらにショットキー接合部に膜厚が薄い絶
縁膜を挿入した、ＭＩＳ型接合としても良い。つぎに、
このＭＩＳ型接合を用いた薄膜整流素子構造を、図２６
を用いて説明する。

【００９９】図２６は、ＭＩＳ型の薄膜整流素子構造を
示す断面図である。下部電極２６１上に膜厚が薄い絶縁
膜２６２と半導体層２６３と上部電極２６６とを設け
る。

【０１００】半導体層２６３は、ＭＩＳ特性を保つため
に、絶縁膜２６２側には低不純物濃度層２６４と、上部
電極２６６側にはオーム性接触とするための高不純物濃
度層２６５との２層膜からなる。

【０１０１】ここで下部電極２６１材料としてはＰｔや
Ｃｒなどを用い、絶縁膜２６２材料としてはＴａ₂ Ｏ₅
やＴｉＯ₂ などを用い、半導体層２６２材料にはアモル
ファスシリコンを用い、上部電極２６６材料としては酸
化インジウムスズ（ＩＴＯ）をそれぞれ用いる。

【０１０２】このＭＩＳ型の薄膜整流素子を表示装置に
適用したときの特徴は、しきい値電圧Ｖｔｈを大きくと
ることができる点にある。

【０１０３】たとえば下部電極２６１材料がＣｒの場
合、絶縁膜２６２を形成していないとＶｔｈは０．２Ｖ
程度であるが、厚さが３ｎｍ程度のＴｉＯ₂ 膜からなる
絶縁膜２６２を設けてＭＩＳ構造とすると、Ｖｔｈは
０．５５Ｖ程度まで増加する。

【０１０４】図２７はヘテロ接合型の薄膜整流素子を示
す断面図である。下部電極２７１上に半導体層２７２と
上部電極２７５とを設ける。

【０１０５】図２７に示す実施例では、下部電極２７１
が導電性を有する半導体膜であり、半導体層２７２と下
部電極２７１との間でヘテロ接合している。

【０１０６】たとえば下部電極２７１材料は酸化インジ
ウムスズを用い、半導体層２７２材料は水素化したアモ
ルファスシリコン膜を用い、この半導体層２７２の下部
電極２７１側は低不純物濃度層２７３とすると、良好な
ヘテロ接合が得られる。この低不純物濃度層２７３の上
には、上部電極２７５と非整流性接触させるための高不
純物濃度層２７４を設ける。

【０１０７】図２７に示すヘテロ接合型の薄膜整流素子
をマトリクス表示装置に用いたときの利点は、まず製造
工程が簡単で、しかも特性が安定な点にある。

【０１０８】たとえば図２５に示す構造と類似の構造の
ヘテロ接合型の薄膜整流素子を用いれば、３回の膜形成
工程と、３回のパターニング工程により薄膜整流素子を
形成することができる。

【０１０９】図２９と図３０とは、本考案の他の実施例
における表示パネル部を示す断面図と平面図である。な
お図２９は図３０における直線３０３における断面を示
す。以下図２９と図３０とを交互に用いて説明する。

【０１１０】この図２９と図３０における実施例の特徴
は、半導体層２９２の上下層に設ける下部電極２９１と
上部電極２９３とは、ともに不透明導電膜を用いて形成
している点にある。

【０１１１】半導体層２９２の上下層に不透明導電膜を
形成する構造においては、半導体層２９２に光が浸入せ
ず、光に敏感な薄膜整流素子３０１、３０２でも光照射
による特性変化が生じない。

【０１１２】またさらに上部電極２９３と半導体層２９
２との接続は、絶縁膜６３に形成したコンタクトホール
を介して行う。このため上部電極２９３と半導体層２９
２とは絶縁膜６３を介して離間しており、半導体層２９
２の側面に上部電極２９３は接しない。この結果、図２
０を用いて説明したような横方向リーク電流は発生しな
い。

【０１１３】

【考案の効果】以上の説明のように、本考案のマトリク
ス表示装置は、２組の薄膜整流素子を形成する半導体層
は、それぞれ分離独立している。このためリーク電流を
抑え、オフ電流Ｉ_OFF を低減することができる。

【０１１４】さらに本考案のマトリクス表示装置は、薄
膜形成技術により形成した薄膜整流素子を用いるため、
光や熱による特性劣化が発生しない。さらに光を利用し
た薄膜整流素子構造の最適化を行うことができ、大きな
順方向電流により、大きなオン電流Ｉ_ON特性が得られ
る。

【０１１５】さらに詳しく記述すれば、薄膜整流素子の
素子配置を集中して行い、さらに断面形状と平面形状と
をほぼ対称な形状とすることにより、光電流あるいは熱
電流を薄膜整流素子の外部に流れ出ないようにしてい
る。そのうえ光利用構造を採用することと、半導体層の
不純物分布の最適化とを行い、Ｉ_ON、Ｉ_OFF 特性を改善
している。

【０１１６】なお以上の説明では、薄膜整流素子の半導
体層材料として、アモルファスシリコンを用いた例で説
明した。このアモルファスシリコンは、薄膜にもかかわ
らず値電子制御の可能な表示装置に適用する材料として
は良好な材料であるが、必要に応じてアモルファスシリ
コンに、Ｂ、Ｐ、Ｈ、Ｆ、Ｎ、Ｏ、Ｃ、Ｇｅ、Ｓｎ、Ｇ
ｕ、Ａｌ、Ｌｉ、Ａｓなどを導入すると良い。

【０１１７】アモルファスシリコンからなる薄膜整流素
子でＩ_ONを大きくできないときは、微結晶シリコンや、
多結晶シリコンを用いて半導体層を形成すれば良い。ま
たさらに薄膜整流素子材料としては、シリコン以外に、
シリコンと酸素や窒素や炭素などの化合物や、Ｇｅ、Ｔ
ｅ、Ｓｅ、Ｃｄｓ、ＣｄＳｅ、ＣｄＴｅ、ＧａＡｓ、Ｉ
ｎＰ、Ｉｎ₂ Ｏ₃ 、ＳｎＯ₂ 、ＺｎＯなどの材料も適用
可能である。

【０１１８】さらに薄膜整流素子の製造工程に、水素ガ
ス雰囲気中での熱処理や、エネルギービームを照射する
ビームアニール処理を行って、薄膜整流素子特性の向上
を図ることができる。

【０１１９】さらに以上の説明では、表示要素としては
液晶層を用いたが、液晶動作モードはＴＮ、ＧＨ、ＥＣ
Ｂ、ＤＳ、ＤＴＮのいずれでも良く、さらに液晶以外に
エレクトロクロミズムやエレクトロルミネッセンスなど
の他の表示要素でもよい。

【図面の簡単な説明】

【図１】本考案の実施例におけるマトリクス表示装置を
示す断面図である。

【図２】本考案の実施例におけるマトリクス表示装置を
示す平面図である。

【図３】本考案の他の実施例におけるマトリクス表示装
置を示す平面図である。

【図４】理想的な非線形抵抗素子の電流−電圧特性を示
すグラフである。

【図５】ＭＩＭ素子の電流−電圧特性を示すグラフであ
る。

【図６】セラミックバリスタのしきい値電圧分布を示す
グラフである。

【図７】本考案の実施例におけるマトリクス表示装置を
示すブロック図である。

【図８】マトリクス表示装置に印加する駆動波形を示す
波形図である。

【図９】マトリクス表示装置に印加する駆動波形を示す
波形図である。

【図１０】従来のパッシブマトリクス表示装置を示す回
路図である。

【図１１】非線形抵抗素子を用いたアクティブマトリク
ス表示装置を示す回路図である。

【図１２】本考案の実施例における薄膜整流素子の光照
射による電流−電圧特性を示すグラフである。

【図１３】本考案の実施例における薄膜整流素子の光照
射によるしきい値電圧の変化特性を示すグラフである。

【図１４】本考案の実施例における薄膜整流素子の入射
光量Ｉと、書き込み時の等価抵抗Ｒ_ONおよびオフ時の等
価抵抗Ｒ_OFF との関係を示すグラフである。

【図１５】本考案の実施例における薄膜整流素子の断面
構造とアクセプタ濃度およびドナー濃度との関係を示す
図面である。

【図１６】本考案の実施例における薄膜整流素子の不純
物添加量の少ない半導体層の膜厚とオン電流およびオフ
電流との関係を示すグラフである。

【図１７】本考案の実施例における薄膜整流素子の断面
構造とアクセプタ濃度およびドナー濃度との関係を示す
図面である。

【図１８】本考案の実施例における薄膜整流素子の不純
物添加量の少ない半導体層を製造するときのジボランと
モノシランとの混合比と、オン電流とオフ電流との関係
を示すグラフである。

【図１９】本考案の実施例における薄膜整流素子の断面
構造とアクセプタ濃度およびドナー濃度との関係を示す
図面である。

【図２０】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２１】本考案の他の実施例におけるマトリクス表示
装置を示す平面図である。

【図２２】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２３】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２４】図２３に示す本考案の実施例におけるマトリ
クス表示装置の構造を形成するための製造方法を示す断
面図である。

【図２５】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２６】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２７】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２８】図２１に示す本考案の実施例におけるマトリ
クス表示装置の等価回路を示す回路図である。

【図２９】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図３０】本考案の他の実施例におけるマトリクス表示
装置を示す平面図である。

【符号の説明】

５２行電極５８Ｎ型半導体５９Ｉ型半導体６０Ｐ型半導体６１列電極６４薄膜整流素子７４半導体層７５半導体層

Claims

(57)【実用新案登録請求の範囲】

【請求項１】複数の行電極および列電極と、行電極と
列電極との間に配置する表示要素と、表示要素と行電極
あるいは列電極との間に並列に互いに逆方向に接続する
２つの薄膜整流素子と、行電極および列電極に駆動信号
を印加する手段とを有するマトリクス表示装置におい
て、薄膜整流素子はＰ型の不純物イオンを添加したＰ型半導
体と不純物イオンの濃度が低いＩ型半導体とＮ型の不純
物イオンを添加したＮ型半導体とのＰＩＮ接合構造の半
導体層を有し、２つの薄膜整流素子の半導体層はそれぞ
れ分離しかつ近接しており、さらに薄膜整流素子の下層
に設ける下部電極と薄膜整流素子の上層に設ける上部電
極とを有し、Ｐ型半導体とＩ型半導体とＮ型半導体とは同一パターン
形状でしかも下部電極上と基板上とに設ける構造か、あ
るいはＩ型半導体とこのＩ型半導体上層の半導体とは同
一パターン形状でしかも下部電極上と基板上とに設けＩ
型半導体下層の半導体は下部電極上にのみ設ける構造か
らなり、上部電極と薄膜整流素子との間には絶縁性被膜を設ける
ことなく、上部電極は半導体層の側壁と半導体層の上面
とに直接接続していることを特徴とするマトリクス表示
装置。