JPH0687939U - マトリクス表示装置 - Google Patents

Abstract

(57)【要約】 【構成】 下部電極２２１と薄膜整流素子と下部電極２
２６とを備え、薄膜整流素子は、ＰＩＮ接合構造を有
し、下部電極上に設けるＰ型半導体あるいはＮ型半導体
は、上部電極と下部電極と重なる領域に設けるか、ある
いは上部電極と下部電極との重なった辺を下部電極と整
合させる構造からなり、上部電極と薄膜整流素子との間
には絶縁性被膜を設けることなく、上部電極は半導体層
２２２の側壁と半導体層の上面とに直接接続しているこ
とを特徴とする。 【効果】 リーク電流を抑え、オフ電流を低減すること
ができる。さらに、薄膜形成技術により形成した薄膜整
流素子を用いるため、光や熱による特性劣化が発生しな
い。さらに光を利用した薄膜整流素子構造の最適化を行
うことができ、大きな順方向電流により、大きなオン電
流特性が得られる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は薄膜整流素子を用いた表示装置の構成に関する。

【０００２】

【従来の技術】

液晶、ＥＬ、ＥＣ、ＰＤＰ、螢光表示などの各種平面表示は、いずれも実用化 段階に達し、現在の目標は高密度のマトリクス型表示にあるといえる。マトリク ス駆動性に問題のある表示方法では、能動付加素子を用いた、いわゆるアクティ ブマトリクス法が有効である。

【０００３】 アクティブマトリクスは、たとえばＢ．Ｊ．Ｌｅｃｈｎｅｒ等による論文（文 献１、Ｐｒａｃｅｄｉｎｇｓ Ｏｆ ｔｈｅ ＩＥＥＥ、ｖｏｌ．５９、Ｎｏ． １１、ｐ．１５６６〜１５７９）で公知である。

【０００４】 能動素子としては、３端子素子であるトランジスタ、および２端子素子である 非線形抵抗素子を用いた方法が提案されている。

【０００５】 この非線形抵抗素子としては、セラミックバリスタを用いた例（文献２、Ｄ． Ｅ．Ｃａｓｆｌｅｂｅｒｒｙ ＩＥＥＥ、ＥＤ−２６、１９７９、ｐ．１１２３ 〜１１２８）、およびＭＩＭ型素子を用いた例（文献３、Ｄ．Ｒ．Ｂａｒａｆｆ 等、ＩＥＥＥ、ＥＤ−２８、１９８１、ｐ．７３６〜７３９）が公知である。

【０００６】

【考案が解決しようとする課題】

この非線形抵抗素子を用いたアクティブマトリクスを説明する。非線形抵抗素 子を説明する前に、図１０を用いて能動素子を使用しない表示装置を説明する。 図１０はアクティブマトリクス素子を用いない、いわゆるパッシブマトリクス型 表示装置を説明するための回路図である。

【０００７】 複数の行電極Ｓと複数の列電極Ｄとの各交点に対応して、表示要素Ｃを配置し ている。

【０００８】 図１１は、非線形抵抗素子ＮＬを用いたマトリクス表示装置を説明するための 回路図である。

【０００９】 図１１に示すように、行電極Ｓと列電極Ｄとの各交点には、マトリクス要素Ｍ として非線形抵抗素子ＮＬと表示要素Ｃとを直列に配置している。

【００１０】 この非線形抵抗素子の理想的な特性は、図４の電圧−電流特性に示すように、 しきい値電圧Ｖｔｈの前後で異なる抵抗Ｒ_OFF 、Ｒ_ONを有する。

【００１１】 さらに図５の電流−電圧特性を示すグラフに、文献３に記載されたＭＩＭ素子 特性を示す。ＭＩＭ素子特性は、図５に示すような特性を示し、図４に示す非線 形抵抗素子の理想的特性と比べると、しきい値特性が明確でない。

【００１２】 その結果、しきい値電圧付近のＩ_OFF が大きく流れてしまい、安定な電位の保 持が難しい。またさらに他の行電極のデータ信号の影響を受けやすく、いわゆる クロストークが発生し、精密な階調表示はできない。

【００１３】 さらにＭＩＭ素子は、膜厚が薄い絶縁膜を介してのトンネル電流を利用してい る。このため、この絶縁膜の膜質や膜厚の変動により、Ｖｔｈ、Ｉ_ON、Ｉ_OFF 特 性が変動し、特性制御が難しい。

【００１４】 図６は文献３に記載されたセラミックバリスタのしきい値電圧Ｖｔｈの分布を 示すグラフである。この図６に示すように、バリスタのＶｔｈの制御は非常に困 難である。

【００１５】 バリスタやＭＩＭ素子より制御性としきい値電圧特性との良い非線形抵抗素子 としては、ダイオードの順方向のしきい値特性を利用し、このダイオードをリン グ状に接続したものが文献１において、提案されている。この文献１では、４０ 個程度のダイオード素子を直列に接続した非線形抵抗素子群を、お互いに逆方向 に接続している。

【００１６】 このようなダイオードリングの問題点としては、まずマトリクス要素１つ当た り４０×２＝８０個の素子を、たとえば５００行×５００列のマトリクス素子に 用いると、２×１０⁷ 個ものダイオード素子が必要である。このため通常の構造 では、表示パネル上にダイオード素子を分離して搭載することは不可能である。

【００１７】 さらに通常の構造では、ダイオード素子のオフ電流であるリーク電流Ｉ_OFF を 上記のように多数個を安定して小さく抑えることは、きわめて難しい。さらに多 数のダイオード素子の接合部が直列になるため、書き込み時の電流であるＩ_ONを 確保することが難しく、Ｖｔｈ、駆動電圧ともに高くなる。

【００１８】 さらにたとえば特開昭５６−１６５１８６号公報に記載の薄膜整流素子を、マト リクス表示装置に適用したものがある。

【００１９】 この公報に記載の薄膜整流素子は、表示要素と配線電極との間に、並列でお互 いに逆方向にリング状に接続した複数の薄膜整流素子を設けている。

【００２０】 しかしながら、この公報に記載の薄膜整流素子は、１つの半導体層に複数の薄 膜整流素子を形成している。このため隣接する薄膜整流素子間にリーク電流が発 生し、とくにオフ電流であるＩ_OFF が大きく流れてしまい、安定な電位の保持が 難しい。

【００２１】 本考案の目的は、上記課題を解決して、リーク電流が発生しないマトリクス表 示装置を提供することである。

【００２２】

【課題を解決するための手段】

上記目的を達成するために、本考案のマトリクス表示装置は、下記記載の構成 を採用する。

【００２３】 本考案のマトリクス表示装置は、複数の行電極および列電極と、行電極と列電 極との間に配置する複数の表示要素と、表示要素と行電極あるいは列電極との間 に並列に互いに逆方向に接続する２組の薄膜整流素子と、行電極および列電極に 駆動信号を印加する手段と、下部電極と薄膜整流素子と下部電極とを備え、薄膜 整流素子は、Ｐ型の不純物イオンを添加したＰ型半導体と不純物イオンの濃度が 低いＩ型半導体とＮ型の不純物イオンを添加したＮ型半導体とのＰＩＮ接合構造 を有し、下部電極上に設けるＰ型半導体あるいはＮ型半導体は、上部電極と下部 電極と重なる領域に設けるか、あるいは上部電極と下部電極との重なった辺を下 部電極と整合させる構造からなり、上部電極と薄膜整流素子との間には絶縁性被 膜を設けることなく、上部電極は半導体層の側壁と半導体層の上面とに直接接続 していることを特徴とする。

【００２４】

【実施例】

以下図面を用いて本考案の実施例におけるマトリクス表示装置を説明する。

【００２５】 図７は本考案のマトリクス表示装置を示すブロック図である。

【００２６】 図８と図９とに示すφ^* ｎような走査信号を表示パネル１５１の行電極Ｓ₁ 〜 Ｓ_N に印加する、行電極ドライバー１５２を表示パネル１５１に接続する。さら に図８図９に示すψ^* ｍのようなデータ信号を列電極Ｄ₁ 〜Ｄ_M に印加する列電 極ドライバー１５４を表示パネル１５１に接続する。

【００２７】 さらにコントローラ１５３により表示情報１５５とタイミング信号１５８とタ イミング信号１５９と電源１５６と電源１５７とを各々行電極ドライバー１５２ と列電極ドライバー１５４とに供給する。

【００２８】 図８は駆動波形の一例である。Ｔ1 、Ｔ2 は駆動フィールドであり、マトリク ス駆動では一般的に各フィルード内でそれぞれ行電極は線順次的に選択され、各 走査信号は固有の選択期間と、それ以外の非選択期間とを有する。たとえば走査 信号φ^*nは、それぞれのフィールドで選択期間ｔn 、ｔ'nと非選択期間ｔn,a 、 ｔn,b 、ｔ'n,a、ｔ'n,bとを有する。図８の駆動法の特徴は、各フィールドでの 選択期間ｔn 、ｔ'nの前の非選択期間ｔn,a 、ｔ'n,aでの非選択電位と選択期間 ｔn 、ｔ'nの後の非選択期間ｔn,b 、ｔ'n,bでの非選択電位が異なる所にある。 従来は非選択電位は常に一定であった。この図８に示すような駆動波形を用いる と薄膜整流素子のしきい値電圧Ｖｔｈは、０．５から１Ｖで充分であり、従来例 のように薄膜整流素子であるダイオードを４０段も接続する必要はなく、１段で 充分である。

【００２９】 図９は駆動波形の他の一例である。この波形は、基本的には単純マトリクスで 使われるものと同じである。走査信号とデータ信号の駆動電圧を平均化するため に、基準レベルを基準単位毎に変化させる方法を採用しており、奇数タイミング と偶数タイミング毎に整理するわかりやすい。図９の奇数タイミングでは、走査 信号の選択電位は−１、非選択電位はａ−１、データ信号の点灯電位はａ、非点 灯電位はａ−２であり、偶数タイミングでは走査信号の選択電位はａ、非選択電 位は０、データ信号の点灯電位は−１、非点灯電位は１である。図９に示す本駆 動法の特徴は、駆動波形で薄膜整流素子の閾値電圧Ｖｔｈを単位電圧１よりも小 さく（Ｖｔｈ＜１の関係で）設定している。この場合いわゆるアクティブマトリ クス駆動（非選択期間に電荷を画素電極に蓄積）とはならず、非選択期間の印加 電圧（１）は、薄膜整流素子の閾値電圧Ｖｔｈよりも大きいため電荷は蓄積され ない。しかし非選択期間での液晶画素への印加電圧は、図９（ｃ），（ｄ）のよ うに１−Ｖｔｈとなり単純マトリクスの１よりも小さく、単純マトリクスよりも ＯＮ／ＯＦＦ比の大きい高コントラストも駆動が可能である。この場合の薄膜整 流素子の閾値電圧Ｖｔｈは０．５から３Ｖでよく、薄膜整流素子は１段から３段 接続すれば良い。

【００３０】 図１と図２とは本考案の実施例における表示パネルを示す図面であり、図１は 断面図であり、図２は平面図である。なお図１は、図２の直線６５における断面 を示す。以下図１と図２とを交互に参照して説明する。

【００３１】 一方の基板５１には、行電極５２を設ける。この行電極５２上には表面保護膜 ５３を設ける。他方の基板５０には、列電極６１、７３を設ける。この２枚の基 板５０、５１との間には、表示要素５４として液晶層を設ける。

【００３２】 薄膜整流素子６４、７６、７７は、表示電極５６、８１に接続する。この薄膜 整流素子６４、７６、７７は、Ｐ型半導体６０と、不純物添加量の少ないＩ型半 導体５９と、Ｎ型半導体５８とからなり、それぞれ独立した半導体層７４、７５ に形成する。さらにこの半導体層７４、７５は、ほぼ対称な断面形状と平面形状 とを備えている。

【００３３】 薄膜整流素子７７の一方の電極は列電極７３である。もう１つの薄膜整流素子 ７６のＮ型半導体５８は、電極５７、７８を介して列電極６１、７３に接続し、 Ｐ型半導体６０は電極６２、７９に接続している。

【００３４】 薄膜整流素子６４上には絶縁膜６３を設け、この絶縁膜６３上に表示電極５６ を設ける。さらに全面に配向膜５５を設けている。

【００３５】 図３は、図２とは異なるマトリクス表示装置の構成を示す平面図であり、２組 の薄膜整流素子８７、８８を異なる画素に配置している。

【００３６】 本考案のマトリクス表示装置の特徴の１つは、２組の薄膜整流素子はそれぞれ 独立した半導体層に形成している点ある。このためオフ電流Ｉ_OFF を低く抑える ことができる。

【００３７】 さらに薄膜整流素子を薄膜で形成し、そのうえ薄膜整流素子の電流経路を基板 に垂直方向に設定している。このような構造を採用することにより、電流経路の 断面積を大きくすることが可能となり、従来の欠点の１つである書き込み時の電 流Ｉ_ONの不足を補うことができ、またさらにＩ_ONの不足を表示装置の入射する光 で補うことも可能である。

【００３８】 一般にアクティブマトリクスの欠点の１つとして光敏感性がある。ダイオード を用いたときも同様で、このダイオードは一種の太陽電池であるので、光起電力 が生じ、マトリクス表示装置に誤動作が発生する。

【００３９】 しかしながら本考案では２組の薄膜整流素子の断面形状と平面形状とをほぼ対 称にし、薄膜整流素子を光や熱などの外部要因に対して対称とすることにより、 薄膜整流素子内で光起電力を打ち消し合うようにしている。

【００４０】 たとえば図２、図３に示す薄膜整流素子７６と薄膜整流素子７７、および薄膜 整流素子８７と薄膜整流素子８８とは、ほとんど同一形状で、かつ接近した位置 に配置している。このため光照射される半導体層の面積は、ほとんど同一の面積 である。

【００４１】 一例として、プラズマＣＶＤ法により形成したアモルファスシリコンからなる ＰＩＮ構造のダイオードを用いると、個々のダイオードは、図１２の電圧−電流 特性を示すグラフの曲線１０１、１０２のように太陽電池特性を示す。これに対 して、お互いに並列で逆方向に接続した構造の薄膜整流素子全体の特性は、破線 で示す曲線１０３となる。それぞれの薄膜整流素子の光電流を示す矢印１０４、 １０５は、薄膜整流素子内部で消費され、外部に流れ出ない。

【００４２】 さらにしきい値電圧Ｖｔｈも図１３に示すように、光強度１０ｍＷ／ｃｍ² 程 度まではかなり安定している。

【００４３】 本考案では、さらにこの光効果を積極的に利用している。表示素子は、原理的 に光を用いるので、光を防ぐことは難しい。しかし本考案では薄膜整流素子の一 方の電極、たとえば図１に示す電極５７を、Ｉｎ₂ Ｏ₃ ：Ｓｎや、ＳｎＯ₂ や、 ＺｎＯなどの透明導電膜で構成し、薄膜整流素子６４に外光６６が入射する構造 を採用している。

【００４４】 図１４のグラフは、入射光量Ｉに対するオフ時の等価抵抗Ｒ_OFF と書き込み時 の等価抵抗Ｒ_ONとの関係を示す。図１４に示すように、アモルファスシリコンダ イオードでは、最も問題となるＲ_ONは、光入射によりかなり改善される。一方、 Ｒ_OFF は低下するが許容値以内であり、問題はない。

【００４５】 本考案のように、光を利用する構造を採用することにより、Ｒ_ONは１０００ル クスの光強度でも、２〜５倍改良され、マトリクス表示装置の限界分解線数も２ 〜５倍向上する。

【００４６】 つぎに図１と図２と図３とを用いて説明した薄膜整流素子の断面構造と、アク セプタ濃度Ｎ_A とドナー濃度Ｎ_D との関係とを、図１５の図面に示す。

【００４７】 アルミニウムとシリコンとの合金膜や酸化インジウムスズからなる電極１６１ 上に、順次Ｎ型半導体１６２とＩ型半導体１６３とＰ型半導体１６４とを設け、 さらにその上に酸化インジウムスズやアルミニウムとシリコンとの合金膜からな る電極１６５を設ける。

【００４８】 つぎに図１６のグラフに、Ｉ型半導体の厚さｔｉと、Ｉ_ON、Ｉ_OFF との関係を 示す。図１６に示すように、ｔｉの膜厚の増加にしたがってＩ_OFF は急激に低下 するが、Ｉ_ONも低下する。

【００４９】 アモルファスシリコンのＰＩＮ構造ダイオードを表示装置に適用するとき、と くに重要なのがＩ_ONを充分大きく取れることである。このＩ_ONの値が充分に大き ければ、薄膜整流素子の素子面積を小さくすることが可能となり、Ｉ_OFF が小さ くなり、薄膜整流素子における素子構造のリーク対策も少なくて良い。

【００５０】 一方、Ｉ型半導体は、電圧をささえるだけでなく、不純物を添加した不純物添 加した半導体膜よりも制御性が良好で、薄膜整流素子全体の製造歩留まりを向上 させるのに役だっている。事実、ＰＮ構造よりＰＩＮ構造の方が、Ｉ_OFF 、およ びＶｔｈのバラツキが少ない。なおＩ型半導体ｔｉは、厚さ３ｎｍ程度以上から 適用できる。このように、Ｉ型半導体の厚さｔｉは、３〜５００ｎｍ程度が最適 である。

【００５１】 ＰＩＮ構造ダイオードの順方向電流であるＩ_ONを制限しているのは、主にＰＩ 接合部のホール電流である。そこでＩ型半導体に不純物のボロンを若干添加し、 図１７に示すように、Ｐ型半導体としてもよい。

【００５２】 図１７の薄膜整流素子の断面構造と、アクセプタ濃度Ｎ_A とドナー濃度Ｎ_D と を示す図面のように、アルミニウムとシリコンとの合金膜や酸化インジウムスズ からなる電極１７１上に、順次Ｎ型半導体１７２と、Ｐ型半導体１７３と、この Ｐ型半導体１７３より不純物濃度の高いＰ型半導体１７４とを設け、さらにＰ型 半導体１７４上に酸化インジウムスズやアルミニウムとシリコンとの合金膜から なる電極１７５を設ける。

【００５３】 図１７に示すように、Ｎ型半導体１７２とＰ型半導体１７４との間にボロンを 導入したＰ型半導体１７３を設ける構造を採用することにより、Ｉ_ON、Ｉ_OFF と もに改善される。

【００５４】 図１８は、このボロンを添加したＰ型半導体１７３を形成するときの、ジボラ ン（Ｂ₂ Ｈ₆ ）とモノシラン（ＳｉＨ₄ ）との混合比と、Ｉ_ON、Ｉ_OFF との関係 を示すグラフである。図１８から明きらかように、ジボランの混合比をあまり大 きくしなければ、特性は改善される。

【００５５】 アモルファスシリコンは、プラズマＣＶＤ法や、光ＣＶＤ法や、ＣＶＤ法や、 スパッタリング法により形成し、この膜形成時に、膜厚方向の不純物濃度を自由 に制御することができる。

【００５６】 この膜厚方向の不純物濃度の制御性が良好なことを利用すると、薄膜整流素子 の断面構造と、アクセプタ濃度Ｎ_A とドナー濃度Ｎ_D との関係を示す図１９に示 すように、アルミニウムとシリコンとの合金膜や酸化インジウムスズからなる電 極１９１と電極１９３との間に設ける半導体層１９２の不純物濃度分布を、ゆる やかに変化させることができる。

【００５７】 この図１９に示すような傾斜接合は、表示パネル用の薄膜整流素子としては、 たいへん好都合である。すなわちＰＩ接合、ＩＮ接合のホール、電子の拡散電流 よりも大きな電流を流すことができることにより、Ｉ_ONの値を大きくすることが 可能となる。しかも半導体層１９２の中間領域は、不純物濃度の低い領域が存在 することにより、この低不純物領域の両側の不純物濃度の高い領域によるフェル ミ準位の固定は制限良い。このためＶｔｈのバラツキが小さく、そのうえ接合リ ークによる不良も発生しない。

【００５８】 図２０および図２１は、本考案の他の実施例におけるマトリクス表示装置の表 示パネル領域を示す断面図、および平面図である。なお図２０は、図２１の直線 ２２０における断面を示す。以下図２０と図２１とを交互に参照して説明する。

【００５９】 基板５０に列電極２０１、２１３を設け、もう一方の基板５１に行電極５２、 ２０６、２０７を設ける。列電極２０１には、第１の接続電極２０３、２１２を 接続する。さらに半導体層２０４、２１０の下層には、第２の接続電極２０２、 ２１１を接続する。

【００６０】 基板５１の行電極５２上には、保護膜５３を設ける。基板５０には、第１の接 続電極２０３に接続する表示電極５６を設け、この表示電極５６上に配向膜５５ を設ける。この基板５０と基板５１との間には、表示要素５４として液晶層を封 入する。

【００６１】 薄膜整流素子２１４と薄膜整流素子２１５とは、それぞれ半導体層２１０と、 この半導体層２１０の上層で接続する第１の接続電極２１２と、半導体層２１０ の下層で接続する第２の接続電極２１１とからなる。さらに２つの薄膜整流素子 ２１４、２１５は、リング状に接続して、全体で双方向性の非線形抵抗素子を構 成している。

【００６２】 この図２０、図２１に示す実施例の特徴の１つは、各画素の等価回路が図２８ で表される点にある。すなわち、ある行電極１２２１とある列電極１２２２との 交点に対応する画素には、表示要素１２２７、１２２８、１２２９と、リング状 に接続した薄膜整流素子１２２４、１２２５、１２２６とを、それぞれ直列にお 互いに並列に配列している。

【００６３】 図２８に示すように、各画素の表示要素１２２７、１２２８、１２２９と、薄 膜整流素子１２２４、１２２５、１２２６とを複数組設けることにより、以下に 記載する効果を有する。

【００６４】 第１の効果としては、上下２枚の基板の位置合わせ精度を高くしなくても良い ことである。

【００６５】 すなわち１画素１表示要素においては、一方の基板上の列電極と表示要素に接 続する表示電極との位置が合っていないとクロストークを発生する。しかしなが ら図２０、図２１、図２８に示すように、１画素に設ける表示要素を複数にする と、クロストークの影響は小さくなり、実用上クロストークは無視できる。さら に若干のクロストークは、画素間のコントラスト差による見にくさを低減し、な めらかな表示画像を得る効果を有する。

【００６６】 このように、１画素に複数の表示要素を備える構成では、製造上、および表示 品質上に利点が多い。

【００６７】 この効果を生かすには図２１に示すように、表示電極２０５、２０８、２０９ を行電極２０６、２０７と平行に、かつ細長く形成すると良い。

【００６８】 １画素に複数の表示要素を備える構成の第２の効果としては、製造歩留まりが 向上することである。

【００６９】 すなわち１画素１表示要素の場合は、表示要素に接続する１つの薄膜整流素子 が不良でも１画素が不良となって表示されず、表示不良が目だちやすく、表示画 像欠陥となる。

【００７０】 しかしながら、１画素に複数の表示要素を備えている場合は、１つの薄膜整流 素子が不良でも、画素としての動作は極端には低下せず、表示画像欠陥は目だた ない。

【００７１】 以上の説明のように、本実施例の構成は、マトリクス表示装置の製造歩留まり や、表示品質や、価格の点で非常に有利である。

【００７２】 図２０、図２１を用いて説明した薄膜整流素子の具体的な構造を、図２２、図 ２３、図２５の断面図に示す。

【００７３】 図２２に示すように、下部電極２２１上に半導体層２２２と、上部電極２２６ とを設ける。この半導体層２２２は、Ｐ型半導体２２３とＩ型半導体２２４とＮ 型半導体２２５とからなるＰＩＮダイオード構造となっている。

【００７４】 この図２２に示す薄膜整流素子は、領域２２７の部分でＰ型半導体２２３の端 面が上部電極２２６と接触していることにより、電流経路がＰＩＮダイオードの 膜厚方向だけでなく、横方向にも生じてしまう。しかしながら、この横方向の電 流は、下部電極２２１の端部２２９と上部電極２２６の取り出し端２２８との距 離を大きく、上部電極２２６の幅寸法を小さくすることにより低減可能である。

【００７５】 この図２２に示す構造の利点は、下部電極２２１と半導体層２２２と上部電極 ２２６との３層のみで構成されている。それぞれの膜形成工程と、膜のパターニ ング工程とが各々３回で薄膜整流素子を形成することが可能であり、製造工程と しては、短く、かつ製造上の難易度が低い点にある。その結果、製造価格は大幅 に低減することが可能となる。

【００７６】 図２３に他の薄膜整流素子の構成を示す。この図２３に示す構造は、図２２に 示す構造と比較すると、半導体層２３２の最下層のＰ型半導体２３１の一部領域 ２３３の形状が異なる。すなわち図２２に示す実施例では、領域２２７の上部電 極２２６の電極取り出し部に、Ｐ型半導体２２３が残っている。

【００７７】 これに対して図２３に示す実施例では、一部領域２３３の部分では、Ｐ型半導 体２３１が取り除かれ、下部電極２２１上にのみＰ型半導体２３１を形成してい る。

【００７８】 この結果、図２２に示す実施例において発生していた横方向リーク電流が、図 ２３に示す実施例の構造では、ほとんど発生しない。

【００７９】 この図２３に示す構造は、図２４（ａ）、図２４（ｂ）を用いて説明する自己 整合法を利用する製造方法により、ホトマスクの枚数を増やすことなく、実現で きる。この図２４（ａ）、（ｂ）を用いて、図２３に示す構造を形成するための 製造方法を簡単に説明する。

【００８０】 まず図２４（ａ）に示すように、下部電極２２１と、導電型がＰ型を有するＰ 型半導体２４１とを膜形成した後、同一のパターン形状でＰ型半導体２４１と下 部電極２２１とをパターニングする。

【００８１】 続いて図２４（ｂ）に示すように、不純物濃度の低いＩ型半導体２２４と、導 電型がＮ型のＮ型半導体２２５とを順次形成し、さらにその後Ｎ型半導体２２５ とＩ型半導体２２４とを同一のパターン形状でパターニングする。このとき、Ｎ 型半導体２２５とＩ型半導体２２４との形成領域以外のＰ型半導体２４１は除去 され、Ｉ型半導体２２４の下層領域の下部電極２２１上にのみＰ型半導体２４１ を形成することができる。

【００８２】 図２４を用いて説明した製造工程を用いると、Ｐ型半導体２３１は、下部電極 ２２１パターンとＩ型半導体２２４パターンとの重複した領域に、自己整合的に パターニングすることができる。

【００８３】 図２５は本考案の他の実施例における薄膜整流素子を示す断面図である。

【００８４】 図２５に示すように、下部電極２５１上に、半導体層２５２と上部電極２５５ とを設ける。下部電極２５１と半導体層２５２とは、ショットキー障壁型の接合 をしており、これに対して上部電極２５５と半導体層２５２とは、オーミックな 接合をしている。

【００８５】 たとえば下部電極２５１はスパッタリング法で形成したＰｔ膜であり、半導体 層２５２はプラズマＣＶＤ法で形成したアモルファスシリコン膜であり、上部電 極２５５はイオンプレーティング法で形成した酸化インジウムスズや酸化スズな どの透明導電膜である。

【００８６】 半導体層２５２の下層２５３は、ショットキー接合となるように、不純物濃度 の低い半導体膜からなり、半導体層２５２の上層２５４はオーミック接合となる ように、不純物、たとえばボロンやリンを導入した半導体膜からなる。図２５に 示す構造のように、ショットキー障壁型の接合を用いると、つぎに記載するよう な利点がある。

【００８７】 第１の利点は、大きな順方向電流が取れる点である。マトリクス表示装置に用 いる非線形抵抗素子は、図８、図９に示す駆動波形からもわかるように、時分割 されたタイミングでは充分表示要素に電流を供給しなければならない。そのため には充分大きな順方向電流が必要である。

【００８８】 一方、前の実施例で説明したＰＩＮダイオードやＰＮダイオードは、順方向電 流が小さく、このためダイオード素子面積を大きくしなければならない。

【００８９】 しかし図２５に示すようなショットキー障壁を有する薄膜整流素子は、ＰＩＮ ダイオードやＰＮダイオードのように、小数キャリアの拡散電流ではなく、多数 キャリアによる電流が順方向電流を担うため、充分大きな電流を取ることができ る。

【００９０】 第２の利点は、ショットキー障壁を有する薄膜整流素子を用いたマトリクス表 示装置は、ＰＮ接合やＰＩＮ接合を用いた場合に比べて、電荷の蓄積が少なく、 それによるクロストークも小さい。

【００９１】 ＰＮ接合やＰＩＮ接合は、小数キャリア伝導のため、順方向から逆方向に電圧 を切り替えたとき、小数キャリアが蓄積されたままで、短時間では除去されず、 このため電流は電圧に短時間で追従できない。

【００９２】 この現象は、画像表示上はクロストークとなって分解能を低下させる。しかし ながら、本実施例のようにショットキー障壁を用いることにより、小数キャリア による電荷蓄積は無視することができ、クロストークを低減することが可能とな る。

【００９３】 以上説明した利点により、図２５に示すようなショットキー障壁を有する薄膜 整流素子を用いると、短いタイミングでも応答可能となり、５００〜１０００本 以上の走査線を有する高密度表示においても充分適用可能である。

【００９４】 さらに第３の利点としては、製造が容易である点があげられる。ショットキー 障壁を用いるときは、図２２を用いて説明した横方向リークは発生せず、そのう え図２３に示すような構造を採用する必要がない。

【００９５】 すなわち図２５に示すように、下部電極２５１と半導体層２５２との接合部に ショットキー障壁を形成すれば、３回の膜形成工程と、３回のパターニング工程 とにより、横方向リーク電流の発生しない構造の薄膜整流素子を形成することが できる。

【００９６】 下部電極２５１材料としては、ショットキー金属ではＰｔ以外にＩｒ、Ａｕ、 Ｒｈ、Ｐｄ、Ｎｉ、Ｃｒ、Ａｌなどが適用可能で、半導体層２５２には多結晶シ リコンや微結晶シリコン、あるいはＴｅ、Ｓｅ、ＣｄＳｅ、ＣｄＴｅ、ＩｎＰ、 ＧａＡｓなどが適用可能で、上部電極２５５としてはＡｌ、Ｃｒ、Ｎｉなどが適 用可能である。

【００９７】 さらに図２５に示す構造とは逆に、下部電極と半導体層との接合をショットキ ー型にして、上部電極と半導体層との接合をオーミック型にしても良い。

【００９８】 さらにショットキー接合部に膜厚が薄い絶縁膜を挿入した、ＭＩＳ型接合とし ても良い。つぎに、このＭＩＳ型接合を用いた薄膜整流素子構造を、図２６を用 いて説明する。

【００９９】 図２６は、ＭＩＳ型の薄膜整流素子構造を示す断面図である。下部電極２６１ 上に膜厚が薄い絶縁膜２６２と半導体層２６３と上部電極２６６とを設ける。

【０１００】 半導体層２６３は、ＭＩＳ特性を保つために、絶縁膜２６２側には低不純物濃 度層２６４と、上部電極２６６側にはオーム性接触とするための高不純物濃度層 ２６５との２層膜からなる。

【０１０１】 ここで下部電極２６１材料としてはＰｔやＣｒなどを用い、絶縁膜２６２材料 としてはＴａ₂ Ｏ₅ やＴｉＯ₂ などを用い、半導体層２６２材料にはアモルファ スシリコンを用い、上部電極２６６材料としては酸化インジウムスズ（ＩＴＯ） をそれぞれ用いる。

【０１０２】 このＭＩＳ型の薄膜整流素子を表示装置に適用したときの特徴は、しきい値電 圧Ｖｔｈを大きくとることができる点にある。

【０１０３】 たとえば下部電極２６１材料がＣｒの場合、絶縁膜２６２を形成していないと Ｖｔｈは０．２Ｖ程度であるが、厚さが３ｎｍ程度のＴｉＯ₂ 膜からなる絶縁膜 ２６２を設けてＭＩＳ構造とすると、Ｖｔｈは０．５５Ｖ程度まで増加する。

【０１０４】 図２７はヘテロ接合型の薄膜整流素子を示す断面図である。下部電極２７１上 に半導体層２７２と上部電極２７５とを設ける。

【０１０５】 図２７に示す実施例では、下部電極２７１が導電性を有する半導体膜であり、 半導体層２７２と下部電極２７１との間でヘテロ接合している。

【０１０６】 たとえば下部電極２７１材料は酸化インジウムスズを用い、半導体層２７２材 料は水素化したアモルファスシリコン膜を用い、この半導体層２７２の下部電極 ２７１側は低不純物濃度層２７３とすると、良好なヘテロ接合が得られる。この 低不純物濃度層２７３の上には、上部電極２７５と非整流性接触させるための高 不純物濃度層２７４を設ける。

【０１０７】 図２７に示すヘテロ接合型の薄膜整流素子をマトリクス表示装置に用いたとき の利点は、まず製造工程が簡単で、しかも特性が安定な点にある。

【０１０８】 たとえば図２５に示す構造と類似の構造のヘテロ接合型の薄膜整流素子を用い れば、３回の膜形成工程と、３回のパターニング工程により薄膜整流素子を形成 することができる。

【０１０９】 図２９と図３０とは、本考案の他の実施例における表示パネル部を示す断面図 と平面図である。なお図２９は図３０における直線３０３における断面を示す。 以下図２９と図３０とを交互に用いて説明する。

【０１１０】 この図２９と図３０における実施例の特徴は、半導体層２９２の上下層に設け る下部電極２９１と上部電極２９３とは、ともに不透明導電膜を用いて形成して いる点にある。

【０１１１】 半導体層２９２の上下層に不透明導電膜を形成する構造においては、半導体層 ２９２に光が浸入せず、光に敏感な薄膜整流素子３０１、３０２でも光照射によ る特性変化が生じない。

【０１１２】 またさらに上部電極２９３と半導体層２９２との接続は、絶縁膜６３に形成し たコンタクトホールを介して行う。このため上部電極２９３と半導体層２９２と は絶縁膜６３を介して離間しており、半導体層２９２の側面に上部電極２９３は 接しない。この結果、図２０を用いて説明したような横方向リーク電流は発生し ない。

【０１１３】

【考案の効果】

以上の説明のように、本考案のマトリクス表示装置は、２組の薄膜整流素子を 形成する半導体層は、それぞれ分離独立している。このためリーク電流を抑え、 オフ電流Ｉ_OFF を低減することができる。

【０１１４】 さらに本考案のマトリクス表示装置は、薄膜形成技術により形成した薄膜整流 素子を用いるため、光や熱による特性劣化が発生しない。さらに光を利用した薄 膜整流素子構造の最適化を行うことができ、大きな順方向電流により、大きなオ ン電流Ｉ_ON特性が得られる。

【０１１５】 さらに詳しく記述すれば、薄膜整流素子の素子配置を集中して行い、さらに断 面形状と平面形状とをほぼ対称な形状とすることにより、光電流あるいは熱電流 を薄膜整流素子の外部に流れ出ないようにしている。そのうえ光利用構造を採用 することと、半導体層の不純物分布の最適化とを行い、Ｉ_ON、Ｉ_OFF 特性を改善 している。

【０１１６】 なお以上の説明では、薄膜整流素子の半導体層材料として、アモルファスシリ コンを用いた例で説明した。このアモルファスシリコンは、薄膜にもかかわらず 値電子制御の可能な表示装置に適用する材料としては良好な材料であるが、必要 に応じてアモルファスシリコンに、Ｂ、Ｐ、Ｈ、Ｆ、Ｎ、Ｏ、Ｃ、Ｇｅ、Ｓｎ、 Ｇｕ、Ａｌ、Ｌｉ、Ａｓなどを導入すると良い。

【０１１７】 アモルファスシリコンからなる薄膜整流素子でＩ_ONを大きくできないときは、 微結晶シリコンや、多結晶シリコンを用いて半導体層を形成すれば良い。またさ らに薄膜整流素子材料としては、シリコン以外に、シリコンと酸素や窒素や炭素 などの化合物や、Ｇｅ、Ｔｅ、Ｓｅ、Ｃｄｓ、ＣｄＳｅ、ＣｄＴｅ、ＧａＡｓ、 ＩｎＰ、Ｉｎ₂ Ｏ₃ 、ＳｎＯ₂ 、ＺｎＯなどの材料も適用可能である。

【０１１８】 さらに薄膜整流素子の製造工程に、水素ガス雰囲気中での熱処理や、エネルギ ービームを照射するビームアニール処理を行って、薄膜整流素子特性の向上を図 ることができる。

【０１１９】 さらに以上の説明では、表示要素としては液晶層を用いたが、液晶動作モード はＴＮ、ＧＨ、ＥＣＢ、ＤＳ、ＤＴＮのいずれでも良く、さらに液晶以外にエレ クトロクロミズムやエレクトロルミネッセンスなどの他の表示要素でもよい。

【図面の簡単な説明】

【図１】本考案の実施例におけるマトリクス表示装置を
示す断面図である。

【図２】本考案の実施例におけるマトリクス表示装置を
示す平面図である。

【図３】本考案の他の実施例におけるマトリクス表示装
置を示す平面図である。

【図４】理想的な非線形抵抗素子の電流−電圧特性を示
すグラフである。

【図５】ＭＩＭ素子の電流−電圧特性を示すグラフであ
る。

【図６】セラミックバリスタのしきい値電圧分布を示す
グラフである。

【図７】本考案の実施例におけるマトリクス表示装置を
示すブロック図である。

【図８】マトリクス表示装置に印加する駆動波形を示す
波形図である。

【図９】マトリクス表示装置に印加する駆動波形を示す
波形図である。

【図１０】従来のパッシブマトリクス表示装置を示す回
路図である。

【図１１】非線形抵抗素子を用いたアクティブマトリク
ス表示装置を示す回路図である。

【図１２】本考案の実施例における薄膜整流素子の光照
射による電流−電圧特性を示すグラフである。

【図１３】本考案の実施例における薄膜整流素子の光照
射によるしきい値電圧の変化特性を示すグラフである。

【図１４】本考案の実施例における薄膜整流素子の入射
光量Ｉと、書き込み時の等価抵抗Ｒ_ONおよびオフ時の等
価抵抗Ｒ_OFF との関係を示すグラフである。

【図１５】本考案の実施例における薄膜整流素子の断面
構造とアクセプタ濃度およびドナー濃度との関係を示す
図面である。

【図１６】本考案の実施例における薄膜整流素子の不純
物添加量の少ない半導体層の膜厚とオン電流およびオフ
電流との関係を示すグラフである。

【図１７】本考案の実施例における薄膜整流素子の断面
構造とアクセプタ濃度およびドナー濃度との関係を示す
図面である。

【図１８】本考案の実施例における薄膜整流素子の不純
物添加量の少ない半導体層を製造するときのジボランと
モノシランとの混合比と、オン電流とオフ電流との関係
を示すグラフである。

【図１９】本考案の実施例における薄膜整流素子の断面
構造とアクセプタ濃度およびドナー濃度との関係を示す
図面である。

【図２０】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２１】本考案の他の実施例におけるマトリクス表示
装置を示す平面図である。

【図２２】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２３】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２４】図２３に示す本考案の実施例におけるマトリ
クス表示装置の構造を形成するための製造方法を示す断
面図である。

【図２５】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２６】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２７】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図２８】図２１に示す本考案の実施例におけるマトリ
クス表示装置の等価回路を示す回路図である。

【図２９】本考案の他の実施例におけるマトリクス表示
装置を示す断面図である。

【図３０】本考案の他の実施例におけるマトリクス表示
装置を示す平面図である。

【符号の説明】

５２ 行電極 ５８ Ｎ型半導体 ５９ Ｉ型半導体 ６０ Ｐ型半導体 ６１ 列電極 ６４ 薄膜整流素子 ７４ 半導体層 ７５ 半導体層

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 複数の行電極および列電極と、行電極と
   列電極との間に配置する複数の表示要素と、表示要素と
   行電極あるいは列電極との間に並列に互いに逆方向に接
   続する２組の薄膜整流素子と、行電極および列電極に駆
   動信号を印加する手段と、下部電極と薄膜整流素子と下
   部電極とを備え、薄膜整流素子は、Ｐ型の不純物イオン
   を添加したＰ型半導体と不純物イオンの濃度が低いＩ型
   半導体とＮ型の不純物イオンを添加したＮ型半導体との
   ＰＩＮ接合構造を有し、下部電極上に設けるＰ型半導体
   あるいはＮ型半導体は、上部電極と下部電極と重なる領
   域に設けるか、あるいは上部電極と下部電極との重なっ
   た辺を下部電極と整合させる構造からなり、上部電極と
   薄膜整流素子との間には絶縁性被膜を設けることなく、
   上部電極は半導体層の側壁と半導体層の上面とに直接接
   続していることを特徴とするマトリクス表示装置。