JP2024032679A - サーマルバジェット最適化で電子装置のオーミックコンタクトを製造する方法 - Google Patents

サーマルバジェット最適化で電子装置のオーミックコンタクトを製造する方法 Download PDF

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Abstract

【課題】 従来技術の問題点を解消した電子装置を製造する方法を提供する。【解決手段】 電子装置（２０）を製造する方法が、半導体ボディ（４８）の注入領域（２６；５５）においてオーミックコンタクト（５９；６１）を形成することを包含している。該オーミックコンタクトを形成することは、金属物質のシリサイドを形成するために、半導体ボディの物質と金属物質との間の反応を可能とする高温熱処理を実施する。該オーミックコンタクトを形成する工程は、該シリサイドを形成する熱処理の高温によって損傷される場合がある物質を包含している一つ又はそれ以上の電気的構成体（５２，５６）を形成する工程の前に実施する。【選択図】 図２Ｆ

Description

本発明は、電子装置の製造方法に関するものであって、特に電子装置のオーミックコンタクトの製造方法に関するものである。
既知の如く、ワイドバンドギャップを有する半導体物質で、特に、バンドギャップの高い値と、低オン状態抵抗（ＲＯＮと、熱伝導率の高い値と、高い動作周波数と、電荷キャリアの高い飽和速度とを有している半導体物質は、特に、電子的適用例のためのダイオード又はトランジスタ等の電子部品を製造するために理想的である。前記特性を有しており且つ電子部品を製造するために使用されるべく適合されている物質は、シリコンカーバイド（ＳｉＣ）である。特に、その異なるポリタイプ（例えば、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ）において、シリコンカーバイドは、上掲した特性に関して、シリコンよりも望ましい。
六方晶ＳｉＣポリタイプ（４Ｈ－ＳｉＣ）は最も研究されているポリタイプであり、且つ典型的なシリコンウエハよりもコスト高であるが、４Ｈ－ＳｉＣウエハの大量生産が現在市場で入手可能である。
シリコンカーバイド基板で提供される電子装置は、シリコン基板で提供される同様の装置と比較して、導通における低出力抵抗、低漏洩電流、及び高い動作周波数等の更なる利点を有している。特に、ＳｉＣショットキーダイオードは、一層高いスイッチング性能を示しており、ＳｉＣ電子装置を特に高周波数適用例に対して望ましいものとしている。
多数の科学文献が、シリコンカーバイド（ＳｉＣ）ＭＯＳＦＥＴ装置の良好なスイッチング性能を報告している。産業的観点からは、スイッチング性能に加えて、ＳｉＣＭＯＳＦＥＴ装置は良好な構造的堅牢性も有しており、そのことはパワーシステムにおいて望ましい特性である。
ＳｉＣ（特に４Ｈ－ＳｉＣ）ＭＯＳＦＥＴ装置における重要な構造要素はゲート誘電体（又は酸化物）である。ゲート誘電体の特性（誘電率、固定電荷、等）及び誘電体／ＳｉＣ界面の品質（界面状態密度Ｄｉｔ近界面酸化物トラップ、ＮＩＯＴ）は、電界効果チャンネル移動度μＦＥオン状態抵抗、及びスレッシュホールド電圧ＶｔｈのＭＯＳＦＥＴの関連するパラメータに顕著な影響を有している。従って、ゲート誘電体の最適化は、ＳｉＣＭＯＳＦＥＴの性能を完全に利用するための前提条件である。
シリコン酸化物（ＳｉＯ２は、ＳｉＣの熱酸化によって容易に製造できるために、ゲート誘電体として市販のＳｉＣＭＯＳＦＥＴにおいて一般的に使用されている。しかしながら、ＳｉＣの酸化率はシリコンのものよりも一層低いし且つ界面状態密度はＳｉＯ２Ｓｉ積層体のものよりも約２－３桁一層高い。界面状態密度Ｄｉｔ減少させ且つゲート誘電体としてＳｉＯ２使用する４Ｈ－ＳｉＣＭＯＳＦＥＴのチャンネル移動度μＦＥ改善するために、典型的に、窒素（Ｎ２、ＮＯ）が豊富な環境において、酸化後アニーリング（ＰＯＡ）又は付着後アニーリング（ＰＤＡ）工程を実施する。しかしながら、ＳｉＣの熱酸化、及びＰＯＡ及びＰＤＡプロセスは、典型的に、高い温度（＞１１００℃）と長いアニーリング時間（幾つかの場合には、最大で８時間）とを必要とする。更に、これら全てのプロセスは、ＮＯ又はＮ２での高温アニーリング期間中に発生する不可避的な界面再酸化の結果としてＳｉＯ２ＳｉＣ界面において「無秩序」領域を形成することとなる。この無秩序界面は、ＳｉＯ２Ｃとの非化学量論欠陥の存在によって特性付けられ、そのことは、チャンネル移動度とスレッシュホールド電圧（Ｖｔｈの安定性との両方に悪影響を有している。
本発明者等に既知の解決法によれば、ＳｉＣ酸化に必要なサーマルバジェットを減少させるために、ＣＶＤによって付着させたＳｉＯ２をＳｉＯ２ＯＳＦＥＴにおけるゲート絶縁体として使用することが可能である。
本発明者等に既知の解決法によれば、ＳｉＣＭＯＳＦＥＴにおけるＶｔｈを調節するためにＡｌ２３がゲート絶縁体として提案されている。特に、ＳｉＣＭＯＳＦＥＴにおけるオン状態におけるＶｔｈを増加させるために、高ｋ絶縁体（「高ｋ」物質として知られている）を使用することが可能である。しかしながら、ＳｉＣ装置においてコンタクトを形成するために必要なサーマルバジェット（＞８００℃）においての結晶化現象が起きやすいために、高ｋ誘電体の組込は制限されている。更に、該絶縁体の誘電率が増加するために該絶縁体のバンドギャップは減少し、その結果、単純な高ｋの選択は、通常、ＳｉＣとの小さなバンドオフセットを発生し、その結果、高い漏洩電流を発生する。
ＳｉＣパワーＭＯＳＦＥＴにおいては、シリサイドを形成するために、金属をシリサイド化させることによってオーミックコンタクトを形成する。このプロセスには高温工程が関与し、そのことは幾つかの実現例においては有害である場合がある。例えば、水素リッチゲート誘電体（ＰＥＣＶＤによって付着される）として使用される誘電体は、シリサイドを形成するプロセス期間中に使用される温度においてこの層の内在的な不安定性のために、ゲート端子用の中間絶縁体として使用することは出来ない。更に、高ｋ誘電体での実現例は過剰に高い処理温度にさらされる。この制限は、該物質の誘電特性の劣化に起因する（即ち、これらの物質が一度ウエハ上に付着されると、その後の処理工程では使用される高ｋ物質の特性又はそれによって耐えられたものよりも一層高い温度を使用することができない）。
したがって、上述した問題点を考慮に入れて、特に使用するゲート誘電体の関数としてサーマルバジェットを最適化させることの必要性に関して、オーミックコンタクトを製造するプロセスを画定することの必要性がある。
本発明によれば、請求項１に定義されるように、電子装置を製造する方法が提供される。
本発明をよりよく理解するために、添付の図面を参照して、純粋に非制限的な例によって本発明の好適実施例について以下に説明する。
本発明の１側面に基づくＭＯＳＦＥＴ装置を示した横断面図。 本発明に基づく製造方法の或る段階における電子装置の一部の状態を示した横断面図。 本発明に基づく製造方法の或る段階における電子装置の一部の状態を示した横断面図。 本発明に基づく製造方法の或る段階における電子装置の一部の状態を示した横断面図。 本発明に基づく製造方法の或る段階における電子装置の一部の状態を示した横断面図。 本発明に基づく製造方法の或る段階における電子装置の一部の状態を示した横断面図。 本発明に基づく製造方法の或る段階における電子装置の一部の状態を示した横断面図。 本発明の別の実施例に基づく製造方法の或る段階における電子装置の一部の状態を示した横断面図。 本発明の別の実施例に基づく製造方法の或る段階における電子装置の一部の状態を示した横断面図。
以下に説明するように、本発明は、ゲート端子を形成する前にオーミックコンタクトを形成すること、処理の流れの中でサーマルバジェットの分布を最適化させること、及び高い処理温度、特にソース及び／又はボディウエルのオーミックコンタクトを形成するために使用される温度、と適合性の無い場合がある物質（特に、ゲート誘電体用）の使用を可能とさせること、を提供している。
本発明は、又、高溶融点金属層（例えば、Ｗ）で被覆された、高い温度で形成された金属シリサイド（例えば、Ｔｉ）に基づいてオーミックコンタクトを形成することを提供している。これらは、処理温度においては溶融することの無い層である。それらは、構成体のモルフォロジーを保存する被覆層であって、コンタクトの形成期間中には固体のままである。
図１は、本発明の１側面に基づくトランジスタ２０、特に縦型チャンネルＭＯＳＦＥＴ，更に特定的にはパワーＭＯＳＦＥＴ、を軸Ｘ，Ｙ，Ｚからなるカーテシアン（３軸）参照系において例示した断面図である。トランジスタ２０は、使用中にバイアス電圧ＶＧＳ発生器へ結合可能なゲート端子Ｇ（制御端子を形成）と、ソース領域２６（Ｎ型注入領域）及びソースメタリゼーション５９（例えば、ニッケルからなり、それはソース領域２６とオーミック電気的コンタクトを形成する）を包含している第１導通端子Ｓと、第２導通端子Ｄ又はドレイン領域Ｄ（例えばニッケルからなるドレインメタリゼーション２７を包含しており、それはオーミック電気的コンタクトを形成する）と、を包含している。使用において、適切なバイアスによって、多数キャリア（ここでは、電子）の導電性チャンネルがソース領域２６とドレイン領域２７との間に確立される。
より詳細には、トランジスタ２０は、特にＳｉＣからなる半導体ボディ４８を包含しており、それは、Ｚ軸の方向に沿って互いに反対側の第１及び第２面４８ａ，４８ｂを有している。特に、本実施例においては、「半導体ボディ」という用語は、ベース基板上に成長させた一つ又はそれ以上のエピタキシャル層を有する場合がある構造要素即ち固体本体のことを意味している。特に、図１は、ベース基板３６を包含する半導体ボディ４８を示しており、該ベース基板３６上に延在してドリフト層として作用するエピタキシャル的に成長された構成層３８が設けられている。基板３６は、第１導電型、ここではＮ型、及び、例えば、１×１０１８ｍ－３５×１０１９ｍ－３の間のドーピングを有している。構成増３８は、第１導電型、ここではＮ型、及び、例えば、１×１０１４ｍ－３５×１０１６ｍ－３の間の、基板３６のものよりも一層低いドーピングを有している。
本発明の１側面によれば、半導体ボディ４８のポリタイプは立方晶ポリタイプのシリコンカーバイド、即ち３Ｃ－ＳｉＣである。代替的に、及び本発明の更なる側面によれば、半導体ボディ４８のポリタイプは４Ｈ－ＳｉＣである。しかしながら、本発明は、更なる且つ異なるシリコンカーバイドポリタイプにも適用可能である。
ゲート端子Ｇが半導体ボディ４８の第１面４８ａ上に延在しており、第１導電型と反対の第２導電型を有しているボディ領域４５（ここでは、Ｐ型注入領域）が第１面４８ａにおいて（面して）半導体ボディ４８内に（より特定的には、構成層３８内に）延在しており、第１導電型を有しているソース領域２６が第１表面４８ａにおいて（面して）ボディ領域４５内に延在しており、及びドレインメタリゼーション２７が半導体ボディ４８の第２面４８ｂにおいて延在している。従って、トランジスタ２０は、垂直導通型（即ち、導通チャンネルがＺ軸である主要方向に沿って延在している）である。
ゲート端子Ｇは、ゲートメタリゼーション５３及びゲート誘電体５２を包含している。ゲートメタリゼーション５３はゲート誘電体５２上を延在している。
ゲート誘電体５２は、所定の目的にとって適切な任意の物質から構成することが可能であり、例えば、酸化物（例えば、ＳｉＯ２、又は化合物、多層、又はアルミニウムを含有する合金（例えば、Ａｌ２３ＡｌＮ、ＡｌＯＮ）とすることが可能である。ゲート誘電体５２は、前述した物質を包含し、Ａｌ２３ＡｌＮ、ＡｌＯＮ、ＡｌＮ／ＳｉＮ、Ａｌ２３ＨｆＯ２ＳｉＯ２Ａｌ２３ＳｉＯ２ＳｉＯ２ＨｆＯ２Ａｌ２３包含して、積層体即ち多層を形成する複数個のサブ層によって形成することも可能である。
ゲート誘電体５２を形成するために使用可能なその他の物質は、ＮｉＯ、ＣｅＯ２ＨｆＯ２ＳｉＮ、ＳｉＯ２ＨｆＯ２ＳｉＯ２包含している。
絶縁層５２は、１０ｎｍと１００ｎｍとの間の、Ｚ軸に沿って測った厚さを有している。
絶縁性即ち誘電体の層５６がゲート端子Ｇ上を延在しており、特に、二酸化シリコン（ＳｉＯ２又は窒化シリコン（ＳｉＮ）からなり、且つＺ軸に沿って測ったその厚さは０．５μｍと１．５μｍとの間である。更に、特に金属物質、例えばアルミニウム、からなり
Ｚ軸に沿って測った厚さが０．５μｍと２μｍとの間であるソース端子５８が、絶縁層５６に近接して延在している。
ソース端子５８は、例えばＮｉ、Ｔｉ、Ｃｏ、Ｐｔのシリサイド等の金属シリサイドからなるオーミックコンタクト領域５９を介して、ソース領域２６とコンタクトするまで延在している。
例えばＴｉ／Ｎｉ／Ａｕからなりゲート端子Ｄを形成している金属層２７が半導体ボディ４８の第２面４８ｂ上を延在している。例えばニッケルシリサイドからなる不図示のオーミックコンタクトを可能とするインターフェース層が、半導体ボディ４８と金属層２７との間に存在することが可能である。
ゲート誘電体５２を参照すると、１実施例においては、それは、使用期間中にゲート誘電体内に負電荷密度を誘起（増加）する高密度の電子トラップを有するような態様で構成されている積層体によって形成される。特に、該積層体は、ボディ４８の半導体物質（例えば、ＳｉＣ）の伝導帯のエネルギ近接性（例えば、０ｅＶと２ｅＶとの間）にあるエネルギレベルを少なくとも有する絶縁性多層である。
特に、該積層体は、特にシリコン酸化物（ＳｉＯ２からなるＺに沿っての厚さが０．５ｎｍと５ｎｍとの間である第１絶縁層と、特にハフニウム酸化物（ＨｆＯ２からなるＺに沿っての厚さが０．５ｎｍと５ｎｍとの間であり該第１絶縁層上の第２絶縁層と、特にアルミニウムを含有する合金（例えば、Ａｌ２３ＡｌＮ、ＡｌＯＮ）からなりＺに沿っての厚さが１０ｎｍと１００ｎｍとの間であり該第２絶縁層上の第３絶縁層と、を包含している。１実施例においては、該第３絶縁層は、Ａｌ２３ＨｆＯ２複数個（例えば２個）のサブ層によって形成されている。
上述したことの変形例も可能であり、特に、該第１絶縁層は代替的にＳｉＮ、ＡｌＮからなるものとすることが可能であり、該第２絶縁層は代替的にＨｆＳｉＯｘＺｒＯ２ＺｒＳｉＯｘらなるものとすることが可能であり、該第３絶縁層は代替的にＡｌＳｉＯｘＨｆＳｉＯｘらなるものとすることが可能である。
ここで、図２Ａ－２Ｆを参照して、ＭＯＳＦＥＴ装置２０の製造工程について以下に説明する。
図２Ａ－２Ｆは、夫々のオーミックコンタクト５９，６１を形成することが望まれる個所であるソース領域及びボディ領域に限定して装置（例えば、図１に例示したタイプのＭＯＳＦＥＴ）の一部を例示している。図２Ａ－２Ｆの示すことは、一般的に、ＭＯＳＦＥＴ装置２０、及び、より一般的に、例えば、ＶＭＯＳ（縦型チャンネルＭＯＳ）、ＤＭＯＳ（拡散型ＭＯＳ）、ＣＭＯＳ（相補的ＭＯＳ）、ＦＥＴ、トレンチＦＥＴ等の異なるタイプの装置においての、任意のオーミックコンタクトの形成に適用される。
説明の簡略性及び改良した明確性のために、図２Ａ－２Ｆの文脈において、図１と同じ参照番号は、一般性を喪失すること無しに、共通の要素を例示するために使用する。
図２Ａは、基板３６を用意し且つ基板３６上にエピタキシャル層３８を形成（エピタキシーによって）することを包含する半導体ボディ４８を形成する工程を包含しているが、該工程自身は既知のものであるから詳細な説明は割愛する。
次いで、図２Ｂを参照すると、注入領域４５（ボディウエル）及び２６（ソース領域）を形成するためにドーピング種の注入を実施する。この実施例においては、Ｐ＋注入領域５５も夫々のボディ領域４５内に、且つ夫々のボディ領域４５と直接電気的コンタクトをして形成する。ソース領域２６がＰ＋注入領域５５に対して横方向に延在している。Ｐ＋注入領域５５は、ボディ領域４５（ここでは、Ｐ型）と同じタイプのドーパントを有しており、且つボディ領域４５のドーパント濃度よりも一層大きなドーパント濃度を有している。Ｐ＋注入領域５５はボディ領域４５とのオーミックコンタクトを可能とする機能を有している。
次いで、ボディ領域４５及びソース注入領域２６のドーパントの活性化のためにアニーリング工程を実施する（例えば、約１４００－２０００℃の高温において）。
次いで、図２Ｃを参照すると、本方法はソース領域５９及びボディ領域６１のオーミックコンタクトの形成に進行する。
この工程は、例えばシリコン酸化物からなる付着マスク５１を形成すること、オーミックコンタクト５９，６１を形成することが所望される個所の半導体ボディ４８のソース領域４８ａ’を露出されたままとする態様でパターニングをすること、を包含している。例示した非制限的な例においては、該オーミックコンタクトは、ソース領域２６（図の左側）及びＰ＋注入領域５５（図の右側）に形成される。
次いで、マスク５１上及びマスク５１を介して露出されている表面領域４８ａ’に金属層５７（典型的に、Ｎｉ、Ｔｉ、又はＮｉ／Ｔｉの組み合わせ）を付着させる。この工程に続いて、適宜の高温アニーリング（迅速熱処理で、８００℃と１１５０℃との間、より特定的には、９００℃と１１５０℃との間で１分と１２０分との間の時間期間にわたり）を実施する。このことは、付着させた金属と半導体ボディ４８（本実施例では、ＳｉＣからなる）中に存在するシリコンとの間の化学反応によって、オーミックコンタクト５９，６１（例えば、層５７がＮｉからなる場合にはニッケルシリサイドからなる）が形成されることを可能とさせる。実際に、該付着させた金属は、それが半導体ボディ４８の表面物質と接触している箇所において反応し、オーミックコンタクト（例えば、層５７の金属がＮｉである場合にはＮｉ２ｉからなる）を形成する。
その後に、図２Ｄに示したように、マスク５１の上方に延在している層５７の金属及びマスク５１を除去する。
次いで、図２Ｅに示したように、ゲート誘電体５２を形成するための一つ又はそれ以上の工程を実施する。
ゲート誘電体５２を形成することは、例えば、ＳｉＯ２はＳｉＮを付着させ且つフォトリソグラフィによって画定すること、又は前述したタイプの多層を形成することを包含する場合がある。
特に、或る実施例においては、ＳｉＯ２ＨｆＯ２Ａｌ２３包含する多層即ち積層体を半導体ボディ４８上に形成する。
上述したことの変形例も可能であり、特に、第１絶縁層は、代替的に、Ａｌ２３ＳｉＮ、又はＡｌＮから構成することが可能であり、第２絶縁層は、代替的に、ＨｆＳｉＯｘＺｒＯ２又はＺｒＳｉＯｘら構成することが可能であり、第３絶縁層の第１サブ層は、代替的に、ＡｌＳｉＯｘら構成することが可能であり及び／又はその第２サブ層は、代替的に、ＨｆＳｉＯｘら構成することが可能である。
第１絶縁層は、半導体ボディ４８からの電子のトンネリングを可能とするために減少した厚さを有しており、且つ第２絶縁層のバンドギャップよりも大きなバンドギャップを有している。従って、第１絶縁層は、電子の井戸内に閉じ込められており且つ該井戸によって許容される状態によって制限される数でありＭＯＳＦＥＴ２０の正のＶｔｈ発生させる電子によるトンネル効果によって横断されることが可能であるような厚さを有している。
電荷に対するトラップとして作用する該層は第２絶縁層であり、それは、バンドギャップが減少されており、第１絶縁層と第３絶縁層との間に量子井戸を形成する。１実施例においては、ハフニウム酸化物が、第１絶縁層によって片側に閉じ込められており且つ第３絶縁層よって反対側に閉じ込められている電子に対する電位井戸を表している。
第３絶縁層は、第２絶縁層のバンドギャップよりも一層大きなバンドギャップを有している。第３絶縁層は前述した２個（又は複数個の）のサブ層を有しているので、高いバンドギャップ（例えば、Ａｌ２３バンドギャップは７ｅＶと９ｅＶとの間である）と高い誘電定数（例えば、ＨｆＯ２誘電定数は約２０である）との結合した利点が得られている。
１実施例において、
第１絶縁層は第１バンドギャップ値及び第１厚さを有しており、
第２絶縁層は該第１バンドギャップ値よりも一層低い第２バンドギャップ値及び該第１厚さよりも一層大きな第２厚さを有しており、及び
第３絶縁層は該第１及び第２バンドギャップ値の間の第３バンドギャップ値及び該第２厚さよりも一層大きな第３厚さを有している。
１実施例において、
第１絶縁層は、０．５ｎｍと１ｎｍ、極値を含む、との間の厚さ、及び、７ｅＶと９ｅＶ、極値を含む、との間のバンドギャップを有しており、第1絶縁層はＳｉＯ２らなるか又はこの層に対して上述した物質の内の一つからなり、
第２絶縁層は、１．５ｎｍと２．５ｎｍ、極値を含む、との間の厚さ、及び、４ｅＶと６ｅＶ、極値を含む、との間のバンドギャップを有しており、第２絶縁層はＨｆＯ２らなるか又はこの層に対して上述した物質の内の一つからなり、
第３絶縁層は，１０ｎｍと１００ｎｍ、極値を含む、との間の厚さ、及び、７ｅＶと９ｅＶ、極値を含む、との間のバンドギャップを有しており、この第３絶縁層は第１サブ層と第２サブ層とを包含する多層であるか又は互いに交互とされた一連の複数個の層である。
本発明に基づく積層体は、高ｋ物質からなる単一の層又はここに記載したもの以外の一組のサブ層に関して、第３絶縁層の高いバンドギャップの利点と第２絶縁層の高い誘電定数の利点とを結合させることを可能とする。
該積層体は安定しており、且つそれを形成している物質が非晶質（及び非結晶性）である場合に、前述した特性を有している。更なる付加的な正の効果は、ここに提案した構成は、単独のシリコン酸化物からなるゲート誘電体と比較して一層高い容量を有しており、一層高いＲＣ定数を有することを可能とし、その結果ＭＯＳＦＥＴ装置２０の高速スイッチングにより誘起されるリンギング現象を制限するということである。
前述した積層体を製造するプロセスに関して、該第１シリコン酸化物絶縁層は、熱酸化によって、又は酸化溶液（Ｈ２２内の浸漬によって、又はＡＬＤ技術によって付着される。次いで、ＨｆＯ２らなる第２絶縁層がＡＬＤ技術によって該第１絶縁層上に形成される。次いで、Ａｌ２３らなる第３絶縁層がＡＬＤ技術によって該第２絶縁層上に形成される。
１実施例において、ＨｆＯ２らなる該第２絶縁層は、以下の表に基づくパラメータを使用して、熱処理又はプラズマによって付着させることが可能である。
Figure 2024032679000002
 １実施例において、Ａｌ２３らなる該第３絶縁層は、以下の表に基づくパラメータを使用して、熱処理又はプラズマによって付着させることが可能である。
Figure 2024032679000003
 ＡＬＤによる付着に対する代替策として、前述した絶縁層の内の１つ又は全てを、ＣＶＤ技術又は反応性イオンスパッタリングによって付着させることが可能である。
次いで、酸素を含有する雰囲気中か又は不活性雰囲気中（アルゴン及び／又は窒素を有する）において、特に１０００℃以下の温度において、付着後アニーリング工程を実施する。
最後に、図２Ｆを参照すると、それ自身既知の態様でゲート端子（メタリゼーション又はポリシリコン）の導電層５３の形成を包含している残余の工程を実施して、該ＭＯＳＦＥＴ装置の形成を完了する。
ソース５９及びボディ６１のオーミックコンタクトを電気的にコンタクトさせるために、ソース５９及びボディ６１のオーミックコンタクトにおいて層５２及び５３を介して貫通開口を形成する。
次いで、該ＭＯＳＦＥＴ装置の製造は、絶縁層５６を形成し且つソース５９及びボディ６１オーミックコンタクトを該層５２及び５３を介して形成した該貫通開口を介して電気的にコンタクトするメタリゼーション５８を付着することによって完了する。
図３Ａを参照すると、図２Ｅ及び２Ｆのものに対する代替実施例に基づいて、図２Ａ－２Ｄを参照して既に説明した工程を完了した後に、ソース５９及びボディ６１オーミックコンタクトにおいて及びその上に第１及び第２保護層８０，８１を形成する。層８０はシリコン酸化物（ＳｉＯ２であって、「パッド酸化物」としても知られており、一方、層８０上に延在している層８１は、ＬＰＣＶＤ技術によって付着された窒化シリコン（ＳｉＮ、Ｓｉ２３である。これらの保護層８０，８１は、オーミックコンタクト５９，６１が存在する表面部分へ制限的に側部４８ａ上を延在してそれらを完全に被覆しており且つゲート端子Ｇが形成される領域には延在していない。第１及び第２保護層８０，８１の機能は、該シリサイドを「封止」して（それを被覆して）、相次ぐ製造工程において汚染物が該装置の外側へ向かうことを回避することである。
次いで、本方法は、図２Ｅを参照して説明したのとほぼ同様の態様で、ゲート誘電体５２の形成で進行する。この場合には、ゲート誘電体５２も第１及び第２保護層８０，８１上方を延在している。
最後に、ゲート端子（メタリゼーション又はポリシリコン）の導電層５３及び絶縁層５６の形成を包含する残余の工程を実施して本ＭＯＳＦＥＴ装置の製造を完了する。
図３Ｂを参照すると、ソース５９及びボディ６１オーミックコンタクトへ電気的にコンタクトするために、ソース５９及びボディ６１オーミックコンタクトにおいて該層５２，５３，８０，８１を介して貫通開口を形成しそれらを露出させる。次いで、本ＭＯＳＦＥＴ装置の製造は、絶縁層５６を形成し且つ該層５２，５３，８０，８１を介して形成した貫通開口を介してソース５９及びボディ６１オーミックコンタクトへ電気的にコンタクトするメタリゼーション５８を付着させることによって完了する。
本発明に基づく本発明の特徴を吟味することから、本発明が提供する利点は明らかとなる。
特に、本発明は、シリサイドの形成のためのサーマルバジェットから影響を受ける物質（高ｋ物質、Ｈリッチ物質等）を使用することを可能とする。何故ならば、ゲート端子又はその他の構造体を形成する前の、装置の初期的製造工程においてシリサイドオーミックコンタクトの形成を行っているからである。
本発明の解決手段は、高温において使用不可能である場合がある高ｋ物質を使用するゲート誘電体の場合において、及び従来のゲート誘電体（例えば、ＳｉＯ２らなる）の場合においての両方で実施可能である。
以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの具体的実施例のみに制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに種々の変形及び修正を行うことが可能であることは勿論である。
例えば、本発明は単独のソースオーミックコンタクト５９（オーミックコンタクト６１不存在）の形成に制限される場合がある。
更に、本発明は、単独のドレインオーミックコンタクト（ソース５９及びボディ６１オーミックコンタクト不存在）へ制限される場合がある。
代替的に、本発明は、ソースオーミックコンタクト５９を形成すること、ドレインオーミックコンタクトを形成すること、ボディオーミックコンタクト６１を形成すること、の内の２つ又はそれ以上の任意の組み合わせを形成することを包含する場合がある。
更に、本発明は、４Ｈ－ＳｉＣ以外の例えば３Ｃ－ＳｉＣ又は６Ｈ－ＳｉＣ等のその他のＳｉＣポリタイプに基づく装置へ適用することが可能である。
更に、本発明は、例えばＧａＮ及びＡｌＧａＮ／ＧａＮ（例えば、ＨＥＭＴの製造において使用される）等のＳｉＣ以外の物質からなる基板（半導体ボディ）を有する装置へ適用することが可能である。
本発明は、水平チャンネル装置にも適用可能である。

Claims (14)

  1. 電子装置（２０）を製造する方法において、
    シリコンカーバイドの半導体ボディ（４８）内に、該半導体ボディ（４８）の第１側部（４８ａ；４８ｂ）に面する該半導体ボディ（４８）内に延在する第１注入領域（２６；５５）を形成する工程、
    該第１注入領域（２６；５５）において該半導体ボディ（４８）とコンタクトして、金属物質の反応層（５７）を形成する工程、
    前記金属物質のシリサイドを形成するために該第１注入領域（２６；５５）において該半導体ボディ（４８）の該物質と前記金属物質との間の反応を許容するための熱処理を実施することによって該第１注入領域（２６；５５）にオーミックコンタクト（５９；６１）を形成する工程、
    該電子装置（２０）の一つ又はそれ以上の更なる電気的構成体（Ｇ，５３，５６）であって前記熱処理によって損傷される場合のある一つ又はそれ以上の物質を包含している前記一つ又はそれ以上の更なる電気的構成体（Ｇ，５３，５６）を形成する工程、
    を包含しており、該オーミックコンタクトを形成する該工程が、前記一つ又はそれ以上の更なる電気的構成体（Ｇ，５３，５６）を形成する工程の前に実施することを特徴とする方法。
  2. 前記一つ又はそれ以上の更なる電気的構成体（Ｇ，５３，５６）を形成する工程が該電子装置（２０）の電気的制御端子（Ｇ）を形成することを包含している請求項１に記載の方法。
  3. 該電子装置（２０）の該電気的制御端子（Ｇ）がゲート端子であり且つゲート誘電体（５２）と該ゲート誘電体（５２）上のゲート導電層（５３）とを包含しており、該ゲート誘電体（５２）が該熱処理によって損傷される場合がある前記物質を包含している請求項２に記載の方法。
  4. 該ゲート誘電体物質（５２）が高ｋ又は水素リッチ物質である請求項３に記載の方法。
  5. 該オーミックコンタクトを形成するための前記熱処理が８００℃と１１５０℃との間の温度において実施される先行する請求項の内のいずれか１項に記載の方法。
  6. 該第１注入領域（２６，４５）を形成する該工程の前に第２注入領域（４５）を形成する工程を更に包含しており、前記第１注入領域（２６，４５）が該第２注入領域（４５）内に完全に閉じ込められている先行する請求項の内のいずれか１項に記載の方法。
  7. 該第２注入領域（４５）が該電子装置（２０）のボディ領域であり且つ第１導電型（Ｐ）及びドーピング種の第１濃度を有しており、該第１注入領域（２６；５５）が、
    該第１導電型（Ｐ）とは反対の第２導電型（Ｎ）を有しているソース領域（２６）と、
    第１導電型（Ｐ）及びドーピング種の該第１濃度よりも一層大きなドーピング種の第２濃度を有しているボディコンタクト領域（５５）と、
    の内の一つである請求項６に記載の方法。
  8. 該制御端子（Ｇ）が該第１注入領域（２６；５５）へ横方向に延在している請求項７及び請求項２－４の内のいずれか１項に記載の方法。
  9. 該オーミックコンタクト（５９；６１）と電気的にコンタクトしている導電性端子（Ｓ；Ｄ）を形成する工程を更に包含する先行する請求項の内のいずれか１項に記載の方法。
  10. 該電子装置（２０）の前記一つ又はそれ以上の更なる電気的構成体（５２，５６）を形成する工程が、特にＡＬＤ技術によって一つ又はそれ以上の誘電体又は絶縁性物質を付着することを包含している先行する請求項の内のいずれか１項に記載の方法。
  11. 該オーミックコンタクト（５９；６１）において及びその上に該オーミックコンタクト（５９；６１）を完全に被覆する多層であって、シリコン酸化物の第１保護層（８０）とシリコン窒化物の第２保護層（８１）とを包含している該多層を形成する工程を更に包含しており、
    該電子装置（２０）の前記一つ又はそれ以上の更なる電気的構成体（５２，５３，５６）を形成する該工程が該第１及び第２保護層（８０，８１）を形成した後に実施される、
    先行する請求項の内のいずれか１項に記載の方法。
  12. 該半導体ボディ（４８）の該第１側部（４８ｂ）上に、該第１注入領域（２６；５５）の少なくとも一つの表面部分（４８’）における貫通開口を有するマスク（５１）を形成する工程を更に包含しており、
    該反応層（５７）が該マスク（５１）上方及び該表面部分（４８ａ’）とコンタクトして形成され、
    本方法が、該オーミックコンタクトを形成する該工程の前に、該マスク（５１）及び反応しなかった該反応層（５７）の金属物質を除去する工程を更に包含している、
    先行する請求項の内のいずれか１項に記載の方法。
  13. 前記電子装置がＭＯＳＦＥＴである先行する請求項の内のいずれか１項に記載の方法。
  14. 該半導体ボディ（４８）がポリタイプ４Ｈのシリコンカーバイド、即ち４Ｈ－ＳｉＣからなる先行する請求項の内のいずれか１項に記載の方法。
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