JP2023539045A - クロスオーバーダイ及びダイ貫通ビアを使用するダイ間相互接続の生成 - Google Patents

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スワミナサン ラジャ
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エイチ． ロー ガブリエル
ディー． スミス アラン
ウォン ガブリエル
マントル マイケル
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Abstract

半導体パッケージは、第１のダイと、第２のダイと、第１のダイ内の第１の複数のダイ貫通ビア及び第２のダイ内の第２の複数のダイ貫通ビアに結合された相互接続ダイと、を含む。相互接続ダイは、第１のダイ及び第２のダイの通信経路を提供する。【選択図】図１

Description

システムオンチップ（System-on-a-Chip、ＳｏＣ）は、複数の機能ブロックを単一の集積回路に統合する。例えば、ＳｏＣは、１つ以上のプロセッサコア、メモリインターフェース、ネットワークインターフェース、光インターフェース、デジタル信号プロセッサ、グラフィックスプロセッサ、電気通信構成要素等を含み得る。従来、ブロックの各々は、１つのモノリシックダイ内に生成される。しかしながら、機能チップの歩留まりを増加させること、又は、設計の複雑さ及びコストを低減すること等の様々な理由で、これらのブロックを個々のダイに分離し、それらをパッケージに再構成することがますます一般的になっている。モノリシックダイの効率及び性能を達成するために、これらの個々のダイは、高度に相互接続されなければならない。ダイのサイズが縮小し、及び／又は、入力／出力ピンの数が増加するにつれて、この接続性をスケーリングすることがますます困難になっている。
本開示の実施形態による、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成するための例示的な半導体パッケージアーキテクチャのブロック図である。 本開示のいくつかの実施形態による、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成するための例示的な半導体パッケージのブロック図である。 いくつかの実施形態による、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成する例示的な方法のフローチャートである。 いくつかの実施形態による、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成する例示的な方法のフローチャートである。 いくつかの実施形態による、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成する例示的な方法のフローチャートである。
以下の開示は、提供される発明の異なる特徴を実装するための多くの異なる実施形態又は例を提供する。本開示を簡略化するために、構成要素及び配置の具体例が以下に説明される。もちろん、これらは単なる例であり、限定することを意図するものではない。例えば、以下の説明における第２の特徴部の上方又は上への第１の特徴部の形成は、第１及び第２の特徴部が直接接触して形成される実施形態を含むことができ、また、第１及び第２の特徴部が直接接触しなくてもよいように、第１の特徴部と第２の特徴部との間に追加の特徴部が形成され得る実施形態も含み得る。更に、「下（beneath）」、「下方（below）」、「下部（lower）」、「上方（above）」、「上部（upper）」、「後部（back）」、「前部（front）」、「上部（top）」、「底部（bottom）」等のような空間的に相対的な用語は、本明細書では、図に示されるような、１つの要素又は特徴の別の要素又は特徴に対する関係を説明する記述を容易にするために使用される。同様に、「前面」及び「裏面」又は「上面」及び「裏面」等の用語は、本明細書では、様々な構成要素をより容易に識別するために使用することができ、それらの構成要素が、例えば、別の構成要素の対向する側にあることを識別し得る。空間的に相対的な用語は、図に示される向きに加えて、使用又は動作中のデバイスの異なる向きを包含することが意図される。
システムインパッケージ（system-in-package、ＳｉＰ）又はシステムオン集積チップ（system-on-integrated chip、ＳＯｉＣ）等の半導体デバイスの構築は、一般に、ダイ製造プロセス及びパッケージングプロセスを含む。製造プロセスは、典型的には、ファウンドリ（foundry）にてクリーンルーム内で実施され、システムの構成要素又は機能回路ブロックをウェハ上に実装するシステムオンチップ（ＳｏＣ）ダイを製造することを含む。例えば、各ＳｏＣダイは、プロセッサコア、インターフェース、メモリ、グラフィカル処理ユニット、デジタル信号プロセッサ等のような構成要素を含み得る。これらの構成要素は、ウェハ上で分割され得る。製造プロセス中に、機能回路ブロックを実装するデバイス層及びそれらの機能回路ブロックを接続する再配線構造がクリーンルーム内で高精度に生成される。次いで、ウェハがダイシングされ、個々のＳｏＣダイ（例えば、「チップレット」）が生成される。パッケージングプロセスの間、異種ＳｏＣダイが、システムを再構成又は生成するために、パッケージに統合される。ＳｏＣダイは、製造後の再配線層、インターポーザウェハ、ファンアウト構造等のような様々な技術を使用して接続され得る。目標は、既知の良好なダイの歩留まりを増加させ、これらの接続技術を使用して、モノリシックＳｏＣと同様に又はそれよりも良好に機能する集積ソリューションを生成することである。しかしながら、個々のダイ間の入力／出力（input/output、Ｉ／Ｏ）接続の数が増加するにつれて、これらの接続を実装することが困難になる。
半導体技術が更に進歩するにつれて、積層半導体デバイス（例えば、３次元集積回路（three dimensional integrated circuit、３ＤＩＣ））が、半導体デバイスの物理的サイズを更に低減するための有効な代替手段として登場した。積層半導体デバイスでは、ロジック、メモリ、プロセッサ回路等のようなアクティブ回路が、異なる半導体ダイ上に製造される。半導体デバイスのフォームファクタを更に低減するために、２つ以上の半導体ダイを互いの上に設置又は積層することができる。
ＳｏＣ設計及び構成要素再利用への１つのアプローチが、「チップレット」の概念である。「チップレット」は、他のチップレットと協働してより大きくより複雑なチップを形成するように特別に設計された１つ以上の機能回路ブロック又は知的財産（intellectual property、ＩＰ）ブロックを含む半導体ダイである。システム設計をモジュール化して、複雑さを低減するために、これらのチップレットは、再利用可能なＩＰブロックを含むことが多い。様々な異種チップレットを単一のシステムに集積することは困難であり得る。ダイ間分割のために、高密度、短チャネル、幅広の相互接続が必要とされる。これは、製造後の再配線層構造を使用することによって達成され得るが、そのような接続には、微細なラインアンドスペースピッチの２～３層を超える層が必要であり、従来のパッケージ又はウェハレベルのファンアウト集積ソリューションは、この目標を達成することができない。更に、ダイから出るＩ／Ｏ接続は、バンピング及びフリップチップ技術によって制限される。例えば、ダイの最後のフリップチップ接合及び接続のためのはんだリフローは、更にスケールダウンすることができない一方、ダイの最初のソリューションは、一時的な担体上のピックアンドプレース精度及びビアキャプチャ公差によって制限される。
本開示による実施形態は、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成して、高度に分割されたＳｏＣダイの集積のための接続密度を提供することに関する。いくつかの例では、ＳｏＣは、より良好な製造歩留まりのために、機能性及び最適化されたダイサイズに基づいて、ダイ又はチップレットに分割される。これらの例では、チップは、いくつかのダイが２Ｄ方式で並んで配置され、いくつかのダイが底部ダイの上に積層されるように構成される。異種方式で集積されたダイが、モノリシックデバイスと同様に又はモノリシックデバイスよりも良好に動作することができるように、ダイ間に超高密度Ｉ／Ｏ接続が必要である。上部ダイは、そのコア機能を提供するだけでなく、底部ダイ間のブリッジとしても機能するように使用される。ファウンドリダイレベルの再配線層（例えば、バックエンドオブライン（back end of line、ＢＥＯＬ）層）は、底部ダイの裏面に取り付けられる相互接続ダイ、すなわち、クロスオーバーダイのブリッジ機能を生成するために利用される。信号、電力及び接地は、底部ダイ内のダイ貫通ビアを使用して相互接続ダイに送達される。相互接続ダイは、パッシブ（単なる金属接続）であってもよいし、ダイ間接続と共にＳｏＣのアクティブ機能回路ブロックを含むことができる。
本開示による例示的な一実施形態は、第１のダイと、第２のダイと、第１のダイ内の第１の複数のダイ貫通ビア及び第２のダイ内の第２の複数のダイ貫通ビアに結合された相互接続ダイと、を含む半導体パッケージに関する。いくつかの例では、第１のダイは、第１の基板の第１の表面上に第１のダイパッド領域を含み、第１の複数のダイ貫通ビアが、第１のダイパッド領域を第１の基板の第２の表面に接続し、第２のダイは、最初に、第２の基板の表面上に第２のダイパッド領域を含み、第２の複数のダイ貫通ビアが、第２のダイパッド領域を第２の基板の第２の表面に接続する。いくつかの例では、相互接続ダイの第１の複数のダイパッドは、第１の複数のダイ貫通ビアに接合され、相互接続ダイの第２の複数のダイパッドは、第２の複数のダイ貫通ビアに接合される。いくつかの例では、相互接続ダイは、第１のダイ及び第２のダイにハイブリッド接合される。いくつかの例では、第１のダイ、第２のダイ及び相互接続ダイは、システムオンチップダイである。いくつかの例では、相互接続ダイは、第１のダイと第２のダイとの間の通信経路を実装する製造された再配線層構造を含む。いくつかの例では、第３のダイは、第１の複数のダイ貫通ビアを使用して第１のダイに結合され、第４のダイは、第２の複数のシリコン貫通ビアを使用して第２のダイに結合される。
本開示による別の実施形態は、構成要素と、構成要素に動作可能に接続された半導体パッケージと、を含む装置に関する。この実施形態では、半導体パッケージは、第１のダイと、第２のダイと、第１のダイ内の第１の複数のダイ貫通ビア及び第２のダイ内の第２の複数のダイ貫通ビアに結合された相互接続ダイと、を含む。いくつかの例では、第１のダイは、第１の基板の第１の表面上に第１のダイパッド領域を含み、第１の複数のダイ貫通ビアが、第１のダイパッド領域を第１の基板の第２の表面に接続し、第２のダイは、最初に、第２の基板の表面上に第２のダイパッド領域を含み、第２の複数のダイ貫通ビアが、第２のダイパッド領域を第２の基板の第２の表面に接続する。いくつかの例では、相互接続ダイの第１の複数のダイパッドは、第１の複数のダイ貫通ビアに接合され、相互接続ダイの第２の複数のダイパッドは、第２の複数のダイ貫通ビアに接合される。いくつかの例では、相互接続ダイは、第１のダイ及び第２のダイにハイブリッド接合される。いくつかの例では、第１のダイ、第２のダイ及び相互接続ダイは、システムオンチップダイである。いくつかの例では、相互接続ダイは、第１のダイと第２のダイとの間の通信経路を実装する製造された再配線層構造を含む。いくつかの例では、第３のダイは、第１の複数のダイ貫通ビアを使用して第１のダイに結合され、第４のダイは、第２の複数のシリコン貫通ビアを使用して第２のダイに結合される。
本開示による更に別の実施形態は、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成する方法であって、第１のダイ及び第２のダイのそれぞれの裏面上に相互接続ダイをフェースダウンで積層することと、相互接続ダイを、第１のダイ内の第１の複数のダイ貫通ビア及び第２のダイ内の第２の複数のダイ貫通ビアに接合することと、を含む方法に関する。いくつかの例では、方法は、相互接続ダイを積層する前に、第１のダイ及び第２のダイの裏面の一部を除去して、第１の複数のダイ貫通ビア及び第２の複数のダイ貫通ビアを露出させることを含む。いくつかの例では、第１のダイ及び第２のダイのそれぞれの裏面上に相互接続ダイをフェースダウンで積層することは、相互接続ダイの第１の複数のダイパッドを第１の複数のダイ貫通ビアに、及び、相互接続ダイの第２の複数のダイパッドを第２の複数のダイパッドに整列させることを含む。いくつかの例では、方法は、第１のダイの裏面上に第３のダイをフェースダウンで積層することと、第３のダイを第１のダイ内の第３の複数のダイ貫通ビアに接合することと、を含む。いくつかの例では、第１のダイ、第２のダイ及び相互接続ダイは、システムオンチップダイである。いくつかの例では、相互接続ダイは、第１のダイと第２のダイとの間の通信経路を実装する製造された再配線層構造を含む。
更なる説明のために、図１は、いくつかの実施形態による、例示的なパッケージ構造アーキテクチャ（１００）の斜視図である。パッケージ構造アーキテクチャ（１００）の実施形態は、例えば、パーソナルコンピュータ、ノートブック、タブレット、スマートフォン、ストレージデータセンタ等の高性能用途、又は、金融、生命科学及び／若しくは人工知能等のように、大規模データベース及び／若しくは分析を伴う用途において有用であり得る。多くの他の用途が可能である。加えて、パッケージ構造（１００）は、システムインパッケージ構造等の他の製造方法と比較して、費用効果が高く、より高い製造歩留まりを提供する方式で、本明細書に記載されるように組み立てられ得る。更に、パッケージ構造（１００）及び内の構成要素間の接続は、いくつかの他のそのようなシステムインパッケージ構造と比較して、増加した密度、性能及び信頼性を有し得る。
図１に示される例示的なパッケージ構造は、底部ダイであるＳｏＣダイ（１１０、１２０）を含む。図１に示される図では、可視の表面（１１１、１２１）は、ダイ（１１０、１２０）の裏面である。相互接続ダイ（１３０、１４０、１５０）は、示されるように、重なり合う構成で底部ダイ（１１０、１２０）の裏面（１１１、１２１）の上に積層される。様々な例では、相互接続ダイ（１３０、１４０、１５０）は、ＳｏＣダイであってもよいし、パッシブブリッジダイであってもよい。相互接続ダイ（１３０、１４０、１５０）は、底部ダイ（１１０、１２０）に接合されている接続領域（例えば、ＢＥＯＬ層）の面（裏面の反対側にあり、見えない）を含む。接続領域は、底部ダイ（１１０、１２０）内のシリコン貫通ビア（見えない）に結合され、それにより、底部ダイ（１１０、１２０）間の通信経路を提供する。いくつかの例では、追加のＳｏＣダイ（１６０、１７０）が底部ダイ（１１０、１２０）の上に積層される。上部ダイ（１６０、１７０）の接続領域は、底部ダイ（１１０、１２０）内の追加のシリコン貫通ビアに結合される。
更なる説明のために、図２は、いくつかの実施形態による、例示的なパッケージ構造（２００）の断面図である。半導体パッケージ構造（２００）は、３Ｄ集積回路アーキテクチャの第１のレベルとして機能する複数の一次レベルダイ（２２０、２３０、２４０）を含む。一例では、一次レベルダイ（２２０、２３０、２４０）は、ＳｏＣ構成要素機能を実装する異種ＳｏＣダイである。一次レベルダイ（２２０、２３０、２４０）は、半導体パッケージを基板（２０１）、ウェハ、カード又は他の構成要素に接続するための様々なパッケージ相互接続（２５８）に直接接続される。様々な相互接続（２５８）は、基板から一次レベルダイ（２２０、２３０、２４０）に電力及び接地を提供し、入力信号及び出力信号を伝達する。
図２に示される例では、各一次レベルダイ（２２０、２３０、２４０）は、それぞれの基板（２２１、２３１、２４１）を含む。いくつかの例では、各基板（２２１、２３１、２４１）は、バルクの好適な材料（例えば、シリコン、ゲルマニウム又はガリウム誘導体）と、デバイス層であって、典型的には、半導体バルク上に材料の絶縁層又は誘電体層、導電層及び半導体層を順次堆積させ、フォトリソグラフィ及びフォトマスクを使用して、様々な材料層をパターン化して回路構成要素及び素子（例えば、トランジスタ、コンデンサ、抵抗器等）を形成することによって製造される、デバイス層と、から構成される。これらの例では、回路構成要素は、プロセッサ、インターフェース、メモリ及び又は他のシステム構成要素等のような、ＳｏＣダイの機能回路ブロックを実装する集積回路を形成するように接続され得る。
図２に示される例では、各一次レベルダイ（２２０、２３０、２４０）は、それぞれの接続領域（２２２、２３２、２４２）を含む。いくつかの例では、各接続領域（２２２、２３２、２４２）は、メタライゼーション及びレベル間誘電体材料の層、並びに、ビア、トレース及びパッド等の導電性構造を含むビルドアップ層を含む。これらの例では、各接続領域（２２２、２３２、２４２）は、ＳｏＣダイの機能回路ブロックを実装するために、各基板（２２１、２３１、２４１）内に構成された回路構成要素間の接続を形成する。接続領域（２２２、２３２、２４２）は、ダイ製造プロセス中に生成されたダイレベル再配線層構造（例えば、バックエンドオブライン（ＢＥＯＬ）構造）を実装する。製造プロセスにおいて、相互接続は、１μｍ未満の非常に微細なライン／スペースピッチで生成されてもよく、したがって、高密度接続を可能にする。これらの例では、接続領域（２２２、２３２、２４２）は、製造プロセス中に又はダイパッケージング等の「製造後」プロセスの何れかにおいて、金属コネクタ（例えば、ダイパッド、マイクロバンプ、Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ（Ｃ４）バンプ）が取り付けられ得る接合サイトを含む。本明細書で使用される場合、各接続領域（２２２、２３２、２４２）は、バルク材料の面であるダイの「裏面」とは対照的に、ダイの「アクティブ面」又は「前面」を表す。
図２に示される例では、各一次レベルダイ（２２０、２３０、２４０）は、接続領域（２２２、２３２、２４２）からそれぞれの基板（２２１、２３１、２４１）を通ってダイの裏面への相互接続を提供する複数のシリコン貫通ビア（through-silicon via、ＴＳＶ）（２２３、２３３、２４３）を含み、その結果、ＴＳＶ（２２３、２３３、２４３）は、別の構成要素への相互接続のために、ダイの１つの面上の接続領域（２２２、２３２、２４２）とダイの対向する面との間で信号（並びに電力及び接地）を提供する。いくつかの例では、各一次レベルダイ（２２０、２３０、２４０）のそれぞれの裏面は、ＴＳＶ（２２３、２３３、２４３）を別の構成要素に接続するために、ダイの裏面上に生成されるメタライゼーション層又は複数レベルのメタライゼーション及び誘電体層を含む再配線層（図示省略）を含み得る。いくつかの例では、ＴＳＶ（２２３、２３３、２４３）は、デバイス層（トランジスタ、コンデンサ、抵抗器等）がパターン化される前に製造される「ビアファースト（via-first）」ＴＳＶであり得る。いくつかの例では、ＴＳＶ（２２３、２３３、２４３）は、個々のデバイスがパターニングされた後であるが、接続領域（２２２、２３２、２４２）が生成される前に製造される「ビアミドル（via-middle）」ＴＳＶであり得る。いくつかの例では、ＴＳＶ（２２３、２３３、２４３）は、接続領域（２２２、２３２、２４２）の製造後（又は製造中）に製造される「ビアラスト（via-last）」ＴＳＶであり得る。形成後、ＴＳＶ（２２３、２３３、２４３）は、相互接続を生成するために、導電性材料（例えば、銅）で選択的に充填又はめっきされ得る。いくつかの例では、ＴＳＶ（２２３、２３３、２４３）は、本質的に、導電性金属とシリコン基板との間の電気的絶縁のために誘電体層ＳｉＯ２が堆積される金属絶縁体半導体（metal insulator semiconductor、ＭＩＳ）デバイスである。いくつかの例では、ＴＳＶ（２２３、２３３、２４３）の直径は、１０μｍ未満であり得る。いくつかの例では、ＴＳＶ（２２３、２３３、２４３）が埋め込まれ、その結果、ＴＳＶを露出させるために、基板の大部分が、研削又はエッチングで除去されなければならない。読者は、ＴＳＶ（２２３、２３３、２４３）が、ダイ分割及びダイ積層に有用な高密度、短チャネル、幅広の相互接続を提供することを理解するであろう。また、読者は、一般に「シリコン貫通」ビアと呼ばれるが、ＴＳＶは、基板の材料にかかわらず、ダイの前面を裏面に接続する任意のビア（すなわち、ダイ貫通ビア）であり得ることを理解するであろう。
図２に示される例では、半導体パッケージ構造（２００）は、３Ｄ集積回路アーキテクチャの第２のレベルとして機能する二次レベルダイ（２５０、２６０、２７０、２８０、２９０）を含む。いくつかの例では、図２に示されるように、二次レベルダイ（２５０、２６０、２７０、２８０、２９０）は、ハイブリッド接合、熱圧着接合、はんだリフロー及び他の技術等の様々な接合技術を通じて一次レベルダイ（２２０、２３０、２４０）にフェースツーバック（face-to-back、Ｆ２Ｂ）で接合される。しかしながら、二次レベルダイ（２５０、２６０、２７０、２８０、２９０）は、ハイブリッド接合、熱圧着接合、はんだリフロー及び他の技術等の様々な接合を通じて一次レベルダイ（２２０、２３０、２４０）にフェースツーフェース（face-to-face、Ｆ２Ｆ）で接合され得ることが更に企図される。
いくつかの例では、二次レベルダイ（２５０、２６０、２７０、２８０、２９０）は、相互接続ダイ（２５０、２６０）を含む。図２に示される例では、相互接続ダイ（２５０）は、ＴＳＶ（２２３）を介したダイ（２２０）の接続領域（２２２）と、ＴＳＶ（２３３）を介したダイ（２３０）の接続領域（２３２）と、の間の複数の接続経路を提供する。同様に、相互接続ダイ（２６０）は、ＴＳＶ（２３３）を介したダイ（２３０）の接続領域（２３２）と、ＴＳＶ（２４３）を介したダイ（２４０）の接続領域（２４２）と、の間の複数の接続経路を提供する。いくつかの例では、相互接続ダイ（２５０、２６０）によって提供される接続経路は、相互接続ダイ（２５０、２６０）の接続領域（２５２、２６２）の導電性構造（メタライゼーション層）内に実装される。接続領域（２５２、２６２）は、接続領域（２２２、２３２、２４２）の製造に関して上述したように製造されてもよく、したがって、接続領域（２５２、２６２）は、ダイレベルＢＥＯＬ構造であり得る。
いくつかの実施形態では、相互接続ダイ（２５０、２６０）は、それらが、接続領域（２５２、２６２）内にメタライゼーション層及び誘電体層を含むが、論理機能を実装するアクティブデバイス層を含まないという点で、非アクティブブリッジダイである。接続領域（２５２、２６２）は、一次レベルダイ（２２０、２３０、２４０）の裏面上のＴＳＶインターフェース間の相互接続を生成するように構成される。例えば、接続領域（２５２、２６２）は、接続経路を生成するためにエッチング又は変更され得る。
いくつかの実施形態では、相互接続ダイ（２５０、２６０）は、それらが、接続領域（２５２、２６２）内のメタライゼーション層及び誘電体層、並びに、それぞれ結合された一次レベルダイ（２２０、２３０、２４０）間の接続をルーティングするための論理を含むという点で、アクティブブリッジダイである。接続領域（２５２、２６２）は、一次レベルダイ（２２０、２３０、２４０）の裏面上のＴＳＶインターフェース間の相互接続を生成するように構成される。例えば、接続領域（２５２、２６２）は、接続経路を生成するためにエッチング又は変更され得る。
いくつかの実施形態では、相互接続ダイ（２５０、２６０）は、それらが、接続領域（２５２、２６２）内のメタライゼーション層及び誘電体層、並びに、ＳｏＣ構成要素を実装するための基板（２５１、２６１）内の機能回路ブロックを含むという点で、一次レベルダイ（２２０、２３０、２４０）のようなＳｏＣダイである。言い換えれば、この実施形態では、相互接続ダイ（２５０、２６０）は、本質的に、一次レベルダイ（２２０、２３０、２４０）のようなＳｏＣダイであるが、一次レベルダイ（２２０、２３０、２４０）の裏面上のＴＳＶインターフェース間の相互接続を生成するための再配線層構造及び／又は論理を伴って更に構成される。例えば、接続領域（２５２、２６２）は、接続経路を生成するためにエッチングされ得る。
読者は、相互接続ダイ（２５０、２６０）の接続領域（２５２、２６２）において、ＢＥＯＬ構造等の製造されたダイレベルの再配線層構造を使用することにより、２つのダイを接続するために生成される製造後の再配線層構造において典型的に達成されるよりも微細なラインアンドスペースピッチ及びより多くの再配線層が提供され、したがって、より高い接続密度が可能になることを理解するであろう。また、読者は、ＴＳＶ（２２３、２３３、２４３）の使用が、２つのダイを接続するために生成される製造後の再配線層構造において典型的に達成されるよりも短いチャネル及び幅広の接続を提供することを理解するであろう。したがって、本開示による実施形態は、複数のダイへのＳｏＣ分割の高密度、短チャネル、幅広の相互接続の要件につながる。
図２に示される例では、二次レベルダイ（２５０、２６０、２７０、２８０、２９０）は、積層ダイ（２７０、２８０、２９０）を含む。いくつかの例では、積層ダイ（２７０、２８０、２９０）は、それらが、接続領域（２７２、２８２、２９２）内のメタライゼーション層及び誘電体層、並びに、ＳｏＣ構成要素を実装するための基板（２７１、２８１、２９１）内の機能ロジックを含むという点で、一次レベルダイ（２２０、２３０、２４０）のようなＳｏＣダイである。すなわち、積層ダイ（２７０、２８０、２９０）は、一次レベルダイ（２２０、２３０、２４０）に関して上述したのと同じ方法で製造される。特に、接続領域（２７２、２８２、２９２）は、ＢＥＯＬ構造等のダイレベルで製造された再配線層構造を含む。積層ダイ（２７０、２８０、２９０）は、それらが、入力信号、出力信号、電力及び接地を伝達するパッケージ相互接続（２５８）に直接接続されておらず、むしろ、積層ダイ（２７０、２８０、２９０）への／からの入力信号、出力信号、電力及び接地が、一次レベルダイ（２２０、２３０、２４０）のＴＳＶ（２２３、２３３、２４３）を通して伝達されるという点で、一次レベルダイ（２２０、２３０、２４０）とは異なる。いくつかの例では、積層ダイ（２７０、２８０、２９０）のダイパッドは、ＴＳＶ（２２３、２３３、２４３）に直接接合され得るか、又は、ＴＳＶ（２２３、２３３、２４３）への接続のために一次レベルダイの裏面上に構築された再配線層構造に接合され得る。ＴＳＶ（２２３、２３３、２４３）は、ダイを接続するためのウェハ又はインターポーザ再配線層を必要とせずに、ダイが、積層を通して相互接続されることを可能にすることを読者は理解するであろう。また、読者は、ダイのＦ２Ｂ積層及び接合が、２つを超えるダイが積層され得るという点でスケーラブルであることを理解するであろう。したがって、本開示による実施形態は、パッケージ内のダイ密度が増加した、より小さいパッケージフットプリントにつながる。
図２に示される例では、半導体パッケージ構造（２００）は、ダイ（２２０、２３０、２４０、２５０、２６０、２７０、２８０、２９０）を包む封入材料層（２１４）を含む。一例では、封入層（２１４）は、エポキシ又は他のポリマー材料である。別の例では、封入層は、ＳｉＯｘ２であり、したがって、ダイの熱膨張係数（coefficient of thermal expansion、ＣＴＥ）に近い熱膨張係数を有する。
図２に示される例では、半導体パッケージ構造（２００）は、半導体パッケージ構造に機械的支持を提供し、ヒートシンク等の熱放散デバイスを取り付けるための表面を提供し得る担体ウェハ（２１２）（例えば、シリコンから構成される）を含む。封入材料層（２１４）が半導体パッケージ構造（２００）に十分な機械的支持を提供するいくつかの実施形態では、担体ウェハ（２１２）を省略してもよいことが理解されよう。
更なる説明のために、図３Ａ～図３Ｄは、様々な実施形態による、半導体パッケージ構造（３００）を構築するための例示的なプロセスフローを示す。例えば、図３Ａ～図３Ｄに示される例示的なプロセスフローは、図２に示される例示的な半導体パッケージ構造（２００）を構築するために使用され得る。図３Ａから始めると、ステップ３１０において、一次レベルダイ（３２０、３３０、４２０、４３０）は、接続領域（３２２、３３２、４２２、４３２）が担体（４９６）上でフェースダウンであり、ダイの基板（３２１、３３１、４２１、４３１）の裏面がフェースアップであるように、担体（４９６）に取り付けられる。ダイ（３２０、３３０、４２０、４３０）を取り付ける前に、担体（４９６）の最終的な分離のために、担体（４９６）の取り付け面を熱又は光活性化剥離層で処理してもよい。担体（４９６）は、ガラス担体又は他の好適な材料であり得る。いくつかの例では、一次レベルダイ（３２０、３３０、４２０、４３０）間の間隙が上述したように封入層で充填される。１つの例示的なプロセスでは、一次レベルダイ（３２０、３３０、４２０、４３０）は、ダイの裏面からバルク材料を（例えば、研削によって）除去して、埋め込みＴＳＶ（３２３、３３３、４２３、４３３）を露出させるために、薄化プロセスを受ける。代替的に、薄化は、必要とされないか、又は、担体（４９６）上に一次レベルダイ（３２０、３３０、４２０、４３０）を配設する前に実施されている。いくつかの例では、ＴＳＶ（３２３、３３３、４２３、４３３）は、導電性材料（例えば、銅）でめっき又は充填され、一次レベルダイ（３２０、３３０、４２０、４３０）の裏面は、二次レベルダイ（３５０、３７０、３８０、４５０、４７０、４８０）を受容するように調整される。例えば、一次レベルダイ（３２０、３３０、４２０、４３０）の裏面は、二次レベルダイ（３５０、３７０、３８０、４５０、４７０、４８０）の接続領域（３５２、３７２、３８２、４５２、４７２、４８２）内のダイパッドへのＴＳＶ（３２３、３３３、４２３、４３３）の接続を容易にするために、メタライゼーション層又は再配線層構造（メタライゼーション及び誘電体層）で処理され得る。
図３Ｂに移ると、ステップ３２０において、二次レベルダイ（３５０、３７０、３８０、４５０、４７０、４８０）が一次レベルダイ（３２０、３３０、４２０、４３０）にＦ２Ｂ接合される。二次レベルダイ（３５０、３７０、３８０、４５０、４７０、４８０）は、様々なダイ接合技術を使用して、一次レベルダイ（３２０、３３０、４２０、４３０）に接合され得る。いくつかの例では、二次レベルダイ（３５０、３７０、３８０、４５０、４７０、４８０）の接続領域（３５２、３７２、３８２、４５２、４７２、４８２）内のダイパッドが、ハイブリッド接合技術を利用して、接合する一次レベルダイ（３２０、３３０、４２０、４３０）の裏面上の露出したＴＳＶ（３２３、３３３、４２３、４３３）に接合される。例えば、相互接続ダイ（３５０）は、ＳｏＣ一次レベルダイ（３２０）のＴＳＶ（３２３）に接合又は他の方法で接続されているダイパッド又はマイクロバンプ（例えば、ダイの入力／出力信号、電力及び接地のための）と、ＳｏＣ一次レベルダイ（３３０）のＴＳＶ（３３３）に接合されているダイパッドと、を含む。更に、相互接続ダイ（４５０）は、ＳｏＣ一次レベルダイ（４２０）のＴＳＶ（４２３）に接合されているダイパッド又はマイクロバンプと、ＳｏＣ一次レベルダイ（４３０）のＴＳＶ（４３３）に接合されているダイパッドと、を含む。いくつかの例では、存在する場合、積層ダイ（３７０、３８０、４７０、４８０）が、それらのそれぞれのホストダイ（３２０、３３０、４２０、４３０）のそれぞれのＴＳＶ（３２３、３３３、４２３、４３３）に接合されるか又は他の方法で接続される。例えば、積層ダイ（３７０、３８０、４７０、４８０）は、ＳｏＣ機能若しくはインターフェース又はメモリデバイスを実装するＳｏＣダイであり得る。ステップ３２０を続けると、追加の封入材料（３１４）が追加されて、二次レベルダイ（３５０、３７０、３８０、４５０、４７０、４８０）間の間隙を充填して、ダイ基板（３５１、３７１、３８１、４５１、４７１、４８１）を封入し、担体（４９５）が、機械的支持及び熱放散のために、封入材料層（３１４）の上に追加される。
上述したように、相互接続ダイ（３５０、４５０）は、それぞれ、一次ダイ（３２０）と一次ダイ（３３０）との間、及び、一次レベルダイ（４２０）と一次レベルダイ（４３０）との間の高密度相互接続を実装する、製造されたダイレベル再配線層構造を含む。したがって、ＴＳＶ（３２３、３３３、４２３、４３３）及び相互接続ダイ（３５０、４５０）は、ダイ間通信のための高密度の短距離接続経路を形成する。いくつかの例では、上述したように、相互接続ダイは、ＳｏＣ機能を実装する追加のＳｏＣダイであってもよいし、相互接続ダイは、単に接続経路を形成する目的のためのパッシブダイであってもよい。上述したＴＳＶを有する相互接続ダイ及び積層ダイアーキテクチャは、ダイ間接続のためのファンアウト再配線構造、インターポーザ又はウェハを収容するためにパッケージのフットプリントを増加させることなく、半導体パッケージに含まれるＳｏＣダイの数を増加させることを読者は理解するであろう。
図３Ｃに移ると、ステップ３３０において、底部担体（４９６）が取り外され、一次レベルダイ（３２０、３３０、４２０、４３０）の前面が、相互接続取り付けのために調整される。いくつかの例では、底部担体（４９６）は、一次レベルダイ（３２０、３３０、４２０、４３０）の前面と担体（４９６）との間の剥離層を活性化することによって取り外される。例えば、剥離層は、熱又は光によって活性化され得る。いくつかの例では、一次レベルダイ（３２０、３３０、４２０、４３０）の前面は、接続領域（３２２、３３２、４２２、４３２）内の接合サイトを露出させて、アンダーバンプメタライゼーションプロセスを実施することによって、相互接続取り付けのために調整される。
図３Ｄに移ると、ステップ３４０において、相互接続（３５８、４５８）が接続領域（３２２、３３２、４２２、４３２）の接合サイトに取り付けられ、半導体パッケージ構造（３００）がダイシングされて、半導体パッケージ（３０１）及び半導体パッケージ（３０２）を生成する。
更なる説明のために、図４は、第１のダイ及び第２のダイのそれぞれの裏面上に相互接続ダイをフェースダウンで積層すること（５１０）を含む、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成するための例示的な方法を示すフローチャートである。いくつかの例では、第１のダイ及び第２のダイのそれぞれの裏面上に相互接続ダイをフェースダウンで積層すること（５１０）は、第１のダイ及び第２のダイを担体又は他の好適な支持構造上にフェースダウンで方向付けることと、相互接続ダイが、第１のダイの裏面に部分的に重なり、第２のダイの裏面に部分的に重なるように、相互接続ダイを第１のダイ及び第２のダイ上にフェースダウンで配置することと、によって実行される。本明細書で使用される場合、ダイの「面」は、ダイレベル再配線層構造及びデバイス層を含む、接続領域に近接するダイの表面である。本明細書で使用される場合、ダイの「裏面」は、ダイの面の反対側であり、ダイの不活性バルク材料に近接するダイの表面である。第１のダイ及び第２のダイのそれぞれの裏面上に相互接続ダイをフェースダウンで積層する（５１０）例が、図３Ａ及び図３Ｂに示されている。第１のダイ及び第２のダイは、ＳｏＣの機能回路ブロックを含む、上述した一次レベルダイ（２２０、２３０、２４０、３２０、３４０、４２０、４４０）の何れか等の一次レベルダイであり得る。相互接続ダイは、上述した相互接続ダイ（２５０、２６０、３５０、４５０）の何れか等の相互接続ダイであり得る。上述したように、相互接続ダイは、ＳｏＣの機能回路ブロックを実装するＳｏＣダイであってもよいし、第１のダイと第２のダイとの間の接続経路を実装するためだけに使用されるアクティブ若しくはパッシブブリッジダイであってもよい。
図４の例示的な方法は、相互接続ダイを、第１のダイ内の第１の複数のダイ貫通ビア（例えば、ＴＳＶ）及び第２のダイ内の第２の複数のダイ貫通ビア（例えば、ＴＳＶ）に接合すること（５２０）を含む。いくつかの例では、相互接続ダイを、第１のダイ内の第１の複数のダイ貫通ビア及び第２のダイ内の第２の複数のダイ貫通ビアに接合すること（５２０）は、相互接続ダイの第１の複数のダイパッドが、第１の複数のダイ貫通ビアに接合され、相互接続ダイの第２の複数のダイパッドが、第２の複数のダイパッドに接合されるダイ接合プロセスを通して実行される。いくつかの例では、ダイパッドは、１０μｍ未満のピッチを有する金属相互接続構造（例えば、銅）であり、第１の複数のダイ貫通ビア及び第２の複数のダイ貫通ビアは、１０μｍ未満の直径を有する。これらの例では、相互接続ダイのダイパッドは、例えば、金属接合及び酸化物接合を含むハイブリッド接合技術を使用して、第１及び第２の複数のダイ貫通ビアに接合され得る。ハイブリッド接合を通じて利用可能な、相互接続ダイにおける微細ピッチ相互接続の使用は、相互接続ダイによって実装された接続経路を通じた第１のダイと第２のダイとの間の信号品質の改善、電力効率の改善、及び、全体的な性能の改善を可能にする。他の例では、相互接続ダイを、第１のダイ内の第１の複数のダイ貫通ビア及び第２のダイ内の第２の複数のダイ貫通ビアに接合すること（５２０）は、熱圧着接合、はんだリフロー又は他の周知のダイ接合技術によって実行される。上述したように、上記のＴＳＶの何れか等のダイ貫通ビアは、ダイの活性面とダイの裏面との間の接続を提供する。相互接続ダイに関連して、ダイ貫通ビアは、第１のダイと第２のダイとを通信可能に結合するための通信経路を提供する。
更なる説明のために、図５は、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成するための例示的な方法を示すフローチャートである。図４の例示的な方法と同様に、図５の方法は、第１のダイ及び第２のダイのそれぞれの裏面上に相互接続ダイをフェースダウンで積層すること（５１０）と、相互接続ダイを、第１のダイ内の第１の複数のダイ貫通ビア及び第２のダイ内の第２の複数のダイ貫通ビアに接合すること（５２０）と、を含む。図５の方法は、相互接続ダイを積層する前に、第１のダイ及び第２のダイの裏面の一部を除去して、第１の複数のダイ貫通ビア及び第２の複数のダイ貫通ビアを露出させること（６１０）も含むという点で、図４の方法とは異なる。いくつかの例では、第１のダイ及び第２のダイの裏面の一部を除去して、第１の複数のダイ貫通ビア及び第２の複数のダイ貫通ビアを露出させること（６１０）は、第１のダイ及び第２のダイの裏面上のバルク材料の一部を研削するか又は他の方法で除去して、ダイ製造中にダイ内に生成された埋め込みダイ貫通ビアを露出させることによって実行される。
更なる説明のために、図６は、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成するための例示的な方法を示すフローチャートである。図４の例示的な方法と同様に、図６の方法は、第１のダイ及び第２のダイのそれぞれの裏面上に相互接続ダイをフェースダウンで積層すること（５１０）と、相互接続ダイを、第１のダイ内の第１の複数のダイ貫通ビア及び第２のダイ内の第２の複数のダイ貫通ビアに接合すること（５２０）と、を含む。図６の方法は、第１のダイの裏面上に第３のダイをフェースダウンで積層すること（７１０）も含むという点で、図４の方法とは異なる。いくつかの例では、第３のダイを第１のダイの裏面上にフェースダウンで積層すること（７１０）は、第３のダイの接続領域内のダイパッドを、第１のダイの裏面上に露出された複数のダイ貫通ビアに整列させることによって実行される。例えば、第３のダイは、ＳｏＣの機能回路ブロックを含む。
また、図６の方法は、第３のダイを第１のダイ内の第３の複数のダイ貫通ビアに接合すること（７２０）も含むという点で、図４の方法とは異なる。いくつかの例では、第３のダイを第１のダイ内の第３の複数のダイ貫通ビアに接合すること（７２０）は、第３のダイの接続領域上の金属相互接続（例えば、ダイパッド）が、第１のダイのダイ貫通ビア（例えば、ＴＳＶ）に接合されるダイ接合技術によって実行され、したがって、第１のダイの接続領域と第３のダイの接続領域との間に通信経路を実装し、それにより、第１のダイと第３のダイとを通信可能に結合する再配線構造をもたらす。上述した様々なダイ接合技術が利用され得る。
上述した説明を考慮して、読者は、クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成することにより、パッケージ内でのシステムオンチップを構成する異種ダイの集積が提供されることを理解するであろう。また、読者は、ダイ貫通ビア及び相互接続ダイを使用して２つのダイを結合する再配線機構が、第１のダイと第２のダイとの高密度、短チャネル、幅広の相互接続を提供することを理解するであろう。また、読者は、相互接続ダイの製造されたダイレベル再配線構造の使用により、製造後のファンアウト再配線構造によって提供されるよりも微細なピッチのより高密度の相互接続が提供されることも理解するであろう。また、読者は、ダイ貫通ビア及び相互接続ダイを使用して２つのダイを結合する再配線機構は、スケールダウンされてもよく、バンプサイズ又はピックアンドプレース精度によって制限されないことも理解するであろう。
本明細書で考察される実施形態は、特定のコンテキストで説明され、すなわち、パッケージは、３Ｄ構造を有し、フェースツーバックの向きで第１のレベルのダイの上にあり、ブリッジダイ相互接続及びダイ貫通ビアによって相互接続された積層ダイを含む。他の実施形態については、本開示を読めば当業者に容易にわかるであろう、異なるパッケージタイプ又は異なる構成等の他の用途を企図する。本明細書で説明する実施形態は、構造内に存在し得る全ての構成要素又は特徴を必ずしも例示していない場合があることに留意されたい。例えば、構成要素のうち何れかの説明が、実施形態の態様を伝えるのに十分であり得る場合等には、複数の構成要素が図から省略され得る。更に、本明細書で説明される方法の実施形態は、特定の順序で実施されるものとして説明され得るが、他の方法の実施形態では、任意の論理的順序で実施され得る。
本開示の様々な実施形態において修正及び変更を行うことができることが、上記の記載から理解されるであろう。本明細書における記載は、例示のみを目的としており、限定的な意味で解釈されるべきではない。本開示の範囲は、以下の特許請求の範囲の文言によってのみ限定される。

Claims (20)

  1. 半導体パッケージであって、
    第１のダイと、
    第２のダイと、
    前記第１のダイ内の第１の複数のダイ貫通ビア及び前記第２のダイ内の第２の複数のダイ貫通ビアに結合された相互接続ダイと、を備える、
    半導体パッケージ。
  2. 前記第１のダイは、第１の基板の第１の表面上に第１のダイパッド領域を含み、前記第１の複数のダイ貫通ビアは、前記第１のダイパッド領域を前記第１の基板の第２の表面に接続し、
    前記第２のダイは、第２の基板の第１の表面上に第２のダイパッド領域を含み、前記第２の複数のダイ貫通ビアは、前記第２のダイパッド領域を前記第２の基板の第２の表面に接続する、
    請求項１の半導体パッケージ。
  3. 前記相互接続ダイの第１の複数のダイパッドは、前記第１の複数のダイ貫通ビアに接続されており、前記相互接続ダイの第２の複数のダイパッドは、前記第２の複数のダイ貫通ビアに接続されている、
    請求項２の半導体パッケージ。
  4. 前記相互接続ダイは、前記第１のダイ及び前記第２のダイにハイブリッド接合されている、
    請求項１の半導体パッケージ。
  5. 前記第１のダイ、前記第２のダイ及び前記相互接続ダイは、システムオンチップダイである、
    請求項１の半導体パッケージ。
  6. 前記相互接続ダイは、前記第１のダイと前記第２のダイとの間の通信経路を実装する、製造された再配線層構造を含む、
    請求項１の半導体パッケージ。
  7. 第３のダイが、前記第１のダイ内の第３の複数のダイ貫通ビアを使用して前記第１のダイに結合されており、
    第４のダイが、前記第２のダイ内の第４の複数のシリコン貫通ビアを使用して前記第２のダイに結合されている、
    請求項１の半導体パッケージ。
  8. 装置であって、
    構成要素と，
    前記構成要素に動作可能に接続された半導体パッケージと、を備え、
    前記半導体パッケージは、
    第１のダイと、
    第２のダイと、
    前記第１のダイ内の第１の複数のダイ貫通ビア及び前記第２のダイ内の第２の複数のダイ貫通ビアに結合された相互接続ダイと、を備える、
    装置。
  9. 前記第１のダイは、第１の基板の第１の表面上に第１のダイパッド領域を含み、前記第１の複数のダイ貫通ビアは、前記第１のダイパッド領域を前記第１の基板の第２の表面に接続し、
    前記第２のダイは、第２の基板の第１の表面上に第２のダイパッド領域を含み、前記第２の複数のダイ貫通ビアは、前記第２のダイパッド領域を前記第２の基板の第２の表面に接続する、
    請求項８の装置。
  10. 前記相互接続ダイの第１の複数のダイパッドは、前記第１の複数のダイ貫通ビアに接続されており、前記相互接続ダイの第２の複数のダイパッドは、前記第２の複数のダイ貫通ビアに接続されている、
    請求項９の装置。
  11. 前記相互接続ダイは、前記第１のダイ及び前記第２のダイにハイブリッド接合されている、
    請求項８の装置。
  12. 前記第１のダイ、前記第２のダイ及び前記相互接続ダイは、システムオンチップダイである、
    請求項８の装置。
  13. 前記相互接続ダイは、前記第１のダイと前記第２のダイとの間の通信経路を実装する、製造された再配線層構造を含む、
    請求項８の装置。
  14. 第３のダイが、前記第１のダイ内の第３の複数のダイ貫通ビアを使用して前記第１のダイに結合されており、
    第４のダイが、前記第２のダイ内の第４の複数のシリコン貫通ビアを使用して前記第２のダイに結合されている、
    請求項８の装置。
  15. クロスオーバーダイ及びダイ貫通ビアを使用してダイ間の相互接続を生成する方法であって、
    第１のダイ及び第２のダイのそれぞれの裏面に相互接続ダイをフェースダウンで積層することと、
    前記相互接続ダイを、前記第１のダイ内の第１の複数のダイ貫通ビア及び前記第２のダイ内の第２の複数のダイ貫通ビアに接合することと、を含む、
    方法。
  16. 前記相互接続ダイを積層する前に、前記第１のダイ及び前記第２のダイの裏面の一部を除去して、前記第１の複数のダイ貫通ビア及び前記第２の複数のダイ貫通ビアを露出させることを更に含む、
    請求項１５の方法。
  17. 第１のダイ及び第２のダイのそれぞれの裏面に相互接続ダイをフェースダウンで積層することは、前記第１の複数のダイ貫通ビアに接続するための前記相互接続ダイの第１の複数のダイパッドと、第２の複数のダイパッドに接続するための前記相互接続ダイの前記第２の複数のダイパッドと、を位置合わせすることを含む、
    請求項１５の方法。
  18. 前記第１のダイの裏面に第３のダイをフェースダウンで積層することと、
    前記第３のダイを前記第１のダイ内の第３の複数のダイ貫通ビアに接合することと、を更に含む、
    請求項１５の方法。
  19. 前記第１のダイ、前記第２のダイ及び前記相互接続ダイは、システムオンチップダイである、
    請求項１５の方法。
  20. 前記相互接続ダイは、前記第１のダイと前記第２のダイとの間の通信経路を実装する、製造された再配線層構造を含む、
    請求項１５の方法。
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