JP2023528693A - アレイ基板、表示パネル及び表示装置 - Google Patents

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Abstract

表示技術の分野に属するアレイ基板、表示パネル及び表示装置を開示する。当該アレイ基板の表示領域内には、発光可能な第１副画素のみが含まれ、隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、同じ第１ゲート駆動回路に電気的に接続され、最初の行の第１副画素が電気的に接続されたターゲットライン（即ち、第１ゲート駆動回路に電気的に接続されたライン以外の別のライン）は、第２ゲート駆動回路に電気的に接続され、最終行の第１副画素が電気的に接続されたターゲットライン（即ち、第１ゲート駆動回路に電気的に接続されたライン以外の別のライン）は、第３ゲート駆動回路に電気的に接続されている。当該アレイ基板は設計が簡単であるだけでなく、通常の表示を実現することができる。

Description

本願は、表示技術の分野に関し、特にアレイ基板、表示パネル及び表示装置に関するものである。
アクティブマトリックス有機発光ダイオード（ａｃｔｉｖｅ ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＡＭＯＬＥＤ）は、自己発光、高コントラスト、広色域などの利点により、現在の表示分野で広く使用されている。
本願は、アレイ基板、表示パネル及び表示装置を提供し、前記技術案は、以下の通りである。
本開示の一態様によると、表示領域と、前記表示領域を囲む周辺領域とを有するベース基板と、
前記表示領域に配置され、発光画素であり且つ境界が前記表示領域の境界である複数行の第１副画素と、
前記表示領域と前記周辺領域とに配置され、前記複数行の第１副画素に電気的に接続された複数のゲート線と、
前記表示領域と前記周辺領域とに配置され、前記複数行の第１副画素に電気的に接続された複数のリセット信号線と、
隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、同じ第１ゲート駆動回路に電気的に接続され、
最初の行にある第１副画素が接続された第１ターゲットラインは、第２ゲート駆動回路に電気的に接続され、最終行にある第１副画素が接続された第２ターゲットラインは、第３ゲート駆動回路に電気的に接続され、
ここで、前記第１ターゲットラインと前記第２ターゲットラインのうちの一方は、前記複数のゲート線のうちの１本であり、他方は、前記複数のリセット信号線のうちの１本である、
アレイ基板に関する。
選択肢の一つとして、前記複数行の第１副画素は、前記複数のゲート線に１対１対応で電気的に接続され、前記複数行の第１副画素は、前記複数のリセット信号線に１対１対応で電気的に接続されている。
選択肢の一つとして、隣接する２行の第１副画素のうち、奇数行の第１副画素が電気的に接続されたゲート線と偶数行の第１副画素が電気的に接続されたリセット信号線は、同じ第１ゲート駆動回路に電気的に接続され、
前記第１ターゲットラインは、前記複数のリセット信号線のうちの１本であり、前記第２ターゲットラインは、前記複数のゲート線のうちの１本である。
選択肢の一つとして、隣接する２行の第１副画素のうち、奇数行の第１副画素が電気的に接続されたリセット信号線と偶数行の第１副画素が電気的に接続されたゲート線は、同じ第１ゲート駆動回路に電気的に接続され、
前記第１ターゲットラインは、前記複数のゲート線のうちの１本であり、前記第２ターゲットラインは、前記複数のリセット信号線のうちの１本である。
選択肢の一つとして、隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、接続され、且つ同じ第１ゲート駆動回路に電気的に接続されている。
選択肢の一つとして、隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、接続され、且つ前記ゲート線によって同じ第１ゲート駆動回路に電気的に接続されている。
選択肢の一つとして、前記アレイ基板は、
前記周辺領域に配置された複数の前記第１ゲート駆動回路と、
前記周辺領域に配置され、且つ複数の前記第１ゲート駆動回路の片側に配置された前記第２ゲート駆動回路と、
前記周辺領域に配置され、且つ前記複数の第１ゲート駆動回路の前記第２ゲート駆動回路から離れた側に配置された前記第３ゲート駆動回路と、
を含む。
選択肢の一つとして、隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、同一前記第１ゲート駆動回路に電気的に接続されている。
選択肢の一つとして、隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、いずれも２つの前記第１ゲート駆動回路に電気的に接続されている。
選択肢の一つとして、隣接する２行の第１副画素が電気的に接続された２つの前記第１ゲート駆動回路は、前記隣接する２行の第１副画素の両端に対向して設けられている。
選択肢の一つとして、最初の行にある第１副画素が電気的に接続された第１ターゲットラインは、２つの前記第２ゲート駆動回路に電気的に接続され、最終行にある第１副画素が電気的に接続された第２ターゲットラインは、２つの前記第３ゲート駆動回路に電気的に接続されている。
選択肢の一つとして、前記アレイ基板は、前記表示領域と前記周辺領域とに配置された複数の発光制御信号線をさらに含み、前記複数行の第１副画素は、前記複数の発光制御信号線に１対１対応で電気的に接続されている。
選択肢の一つとして、各行の第１副画素が電気的に接続された発光制御信号線は、１つの発光駆動回路に電気的に接続され、且つ各行の第１副画素が電気的に接続された発光制御信号線に電気的に接続された発光駆動回路は、異なっている。
選択肢の一つとして、複数行の第１副画素が電気的に接続された発光制御信号線は、同一発光駆動回路に電気的に接続され、且つ同一発光駆動回路に電気的に接続された第１副画素は、異なる行にある。
選択肢の一つとして、前記アレイ基板は、前記周辺領域に配置された前記発光駆動回路を含む。
選択肢の一つとして、各前記第１副画素は、画素回路及び前記画素回路に電気的に接続された発光ユニットを含み、
前記画素回路は、前記ゲート線、前記リセット信号線、及び前記発光ユニットにそれぞれ電気的に接続され、前記画素回路は、前記ゲート線から提供されたゲート駆動信号および前記リセット信号線から提供されたリセット信号に応答して、発光するように前記発光ユニットを駆動するために使用されている。
選択肢の一つとして、前記画素回路は、前記発光制御信号線にも電気的に接続され、
前記画素回路は、前記ゲート駆動信号、前記リセット信号、および前記発光制御信号線から提供された発光制御信号に応答して、発光するように前記発光ユニットを駆動するために使用されている。
選択肢の一つとして、前記アレイ基板は、前記周辺領域に配置され且つ前記第２ゲート駆動回路の前記第１ゲート駆動回路から離れた側に配置された複数行の第２副画素をさらに含み、前記複数行の第２副画素は、非発光画素である。
別の態様によると、封止カバーおよび上記態様に記載のアレイ基板を含む表示パネルに関する。
さらに別の態様によると、駆動回路および上記態様に記載の表示パネルを含み、前記駆動回路は、前記表示パネルに電気的に接続され、前記駆動回路は、作動するように前記表示パネルを駆動するために使用されている表示装置に関する。
本願の実施例における技術案をより明確に説明するために、以下、実施例の説明で使用する必要がある図面を簡単に説明し、以下の説明における図面は、本願のいくつかの実施例にすぎず、当業者にとって、創造的な労働をしない前提で、これらの図面に基づいて他の図面を得ることもできることは明らかである。
本願の実施例によるアレイ基板の概略構造図である。 本願の実施例による別のアレイ基板の概略構造図である。 は、本願の実施例によるまた別のアレイ基板の概略構造図である。 は、本願の実施例によるさらに別のアレイ基板の概略構造図である。 は、本願の実施例によるさらに別のアレイ基板の概略構造図である。 は、本願の実施例によるさらに別のアレイ基板の概略構造図である。 本願の実施例による第１副画素の概略構造図である。 本願の実施例による別の第１副画素の概略構造図である。 本願の実施例によるアレイ基板のレイアウトの部分概略図である。 本願の実施例による別のアレイ基板のレイアウトの部分概略図である。 本願の実施例による表示パネルの概略構造図である。 本願の実施例による表示装置の概略構造図である。
以下、図面を参照して本願の実施形態をより詳細に説明することにより、本願の目的、技術案および利点をより明確にする。
現在、アレイ基板の表示領域に含まれる複数行の発光可能な表示副画素（ｐｉｘｅｌ）のうち、各行の表示副画素が電気的に接続されたリセット信号線（ｒｅｓｅｔ ｌｉｎｅ）上の負荷（ｌｏａｄｉｎｇ）の差が小さいことを保証するために、即ち、アレイ基板に含まれる各リセット信号線を同じ作動環境に置かせるために、一般的に、表示領域の上部、即ち表示領域の境界に、最初の行の第１副画素に隣接する発光不能なダミー副画素（ｄｕｍｍｙ ｐｉｘｅｌ）を１行配置し、且つ当該行のダミー副画素に電気的に接続されたゲート線（ｇａｔｅ ｌｉｎｅ）を１行配置する。
この配置構造により、隣接する２行の表示副画素のうち、奇数行の表示副画素が電気的に接続されたリセット信号線と偶数行の表示副画素が電気的に接続されたゲート線とが、同じゲート駆動回路に電気的に接続された場合に、最初の行の表示副画素が電気的に接続されたリセット信号線は、隣接するダミー副画素が電気的に接続されたゲート線と同じゲート駆動回路とに電気的に接続可能である。さらに、各行の表示副画素が電気的に接続されたリセット信号線が同じ作動環境にあることが保証される。なお、一般的にダミー副画素に電気的に接続するためのゲート線以外の他の信号線（例えば、発光制御信号線、ｅｍｍｉｓｉｏｎ ｌｉｎｅ）も配置し、相応的に、ダミー副画素が電気的に接続された他の信号線の作動安定性を保証するために、他の信号線に電気的に接続するための直流信号を提供する直流信号端も配置する。
しかしながら、ダミー副画素の配置とダミー副画素に電気的に接続された信号線の導入により、アレイ基板の設計がより複雑になる。しかしながら、表示技術の発展に伴い、画素に含まれる画素回路の構造は、ますます複雑になり、アレイ基板の空間利用に対する要求は、ますます高くなり、限られた空間内でより良い設計を実現するために、いくつかの簡単で効果的なレイアウトが非常に重要になる。本願の実施例は、正常な表示に影響を与えないことを保証するだけでなく、配線が少なく、設計が比較的簡単で、製造コストが低いアレイ基板を提供する。
図１は、本願の実施例によるアレイ基板の概略構造図である。図１に示されたように、当該アレイ基板は、ベース基板０１と、複数行の第１副画素（図１に示されたｎ行の第１副画素Ｐ１～Ｐｎ）と、複数のゲート線（図１に示されたｎ本のゲート線ＧＡＴＥ１～ＧＡＴＥｎ）と、複数のリセット信号線（図１に示されたｎ本のリセット信号線ＲＳＴ１～ＲＳＴｎ）と、を含み得る。
ベース基板０１は、表示領域Ａ１と表示領域Ａ１を囲む周辺領域とを有する。
複数行の第１副画素（図１に示されたｎ行の第１副画素Ｐ１～Ｐｎ）は、表示領域Ａ１に配置され、当該複数行の第１副画素は、発光画素であり、且つ複数行の第１副画素の境界は、表示領域Ａ１の境界であり、即ち表示領域Ａ１は、複数行の第１副画素の外縁輪郭である。ｎは、０より大きい整数である。第１副画素が発光画素であるので、当該第１副画素は、表示副画素とも呼ばれることができる。
複数のゲート線（図１に示されたｎ本のゲート線ＧＡＴＥ１～ＧＡＴＥｎ）は、表示領域Ａ１と周辺領域Ａ２とに配置され、複数行の第１副画素は、複数のゲート線に電気的に接続されることができる。
複数のリセット信号線（図１に示されたｎ本のリセット信号線ＲＳＴ１～ＲＳＴｎ）は、表示領域Ａ１と周辺領域Ａ２とに配置され、複数行の第１副画素は、複数のリセット信号線に電気的に接続されることができる。
隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、同じ第１ゲート駆動回路１０に電気的に接続されることができる。
最初の行にある第１副画素が接続された第１ターゲットラインは、第２ゲート駆動回路２０に電気的に接続され、最終行にある第１副画素が接続された第２ターゲットラインは、第３ゲート駆動回路３０に電気的に接続されている。ここで、第１ターゲットラインと第２ターゲットラインのうちの一方は、複数のゲート線のうちの１本であり、他方は、複数のリセット信号線のうちの１本である。
例えば、図１を続けて参照すると、示されたアレイ基板において、第１ターゲットラインは、複数のリセット信号線のうちの１番目のリセット信号線ＲＳＴ１である。第２ターゲットラインＬ２は、複数のゲート線のうちの最後のゲート線ＧＡＴＥｎである。そして、１行目の第１副画素Ｐ１は、１番目のゲート線ＧＡＴＥ１および１番目のリセット信号線ＲＳＴ１に対応して電気的に接続され、２行目の第１副画素Ｐ２は、２番目のゲート線ＧＡＴＥ２および２番目のリセット信号線ＲＳＴ２に対応して電気的に接続され、３行目の第１副画素Ｐ３は、３番目のゲート線ＧＡＴＥ３および３番目のリセット信号線ＲＳＴ３に対応して電気的に接続され、これをもとに類推する。
１行目の第１副画素Ｐ１が電気的に接続されたゲート線ＧＡＴＥ１と２行目の第１副画素Ｐ２が電気的に接続されたリセット信号線ＲＳＴ２は、同じ第１ゲート駆動回路１０に電気的に接続され、２行目の第１副画素Ｐ２が電気的に接続されたゲート線ＧＡＴＥ２と３行目の第１副画素Ｐ３が電気的に接続されたリセット信号線ＲＳＴ３は、同じ他の第１ゲート駆動回路１０に電気的に接続され、ｎ－１行目の第１副画素Ｐ（ｎ－１）が電気的に接続されたゲート線ＧＡＴＥ（ｎ－１）とｎ行目の第１副画素Ｐｎが電気的に接続されたリセット信号線ＲＳＴｎは、同じ最後の第１ゲート駆動回路１０に電気的に接続されるまで、類推する。
１行目の第１副画素Ｐ１が電気的に接続されたリセット信号線ＲＳＴ１（即ち第１ターゲットライン）は、第２ゲート駆動回路２０に電気的に接続されている。ｎ行目の第１副画素Ｐｎが電気的に接続されたゲート線ＧＡＴＥｎ（即ち第２ターゲットライン）は、第３ゲート駆動回路３０に電気的に接続されている。
そして、正常な駆動を保証するために、異なる行にある第１副画素が電気的に接続されたリセット信号線、即ち異なるリセット信号線が電気的に接続されたゲート駆動回路は、異なってもよく、異なる行にある第１副画素が電気的に接続されたゲート線、即ち異なるゲート線が電気的に接続されたゲート駆動回路は、異なってもよい。例えば、図１を続けて参照すると、１行目の第１副画素Ｐ１が電気的に接続されたリセット信号線ＲＳＴ１は、第２ゲート駆動回路２０に接続され、２行目の第１副画素Ｐ２が電気的に接続されたリセット信号線ＲＳＴ２は、１つの第１ゲート駆動回路１０に接続され、３行目の第１副画素Ｐ３が電気的に接続されたリセット信号線ＲＳＴ３は、別の第１ゲート駆動回路１０に接続され、これをもとに類推する。１行目の第１副画素Ｐ１が電気的に接続されたゲート線ＧＡＴＥ１は、１つの第１ゲート駆動回路１０に接続され、２行目の第１副画素Ｐ１が電気的に接続されたゲート線ＧＡＴＥ２は、別の第１ゲート駆動回路１０に接続され、これをもとに類推する。
本願の実施例において、各ゲート駆動回路は、電気的に接続された信号線を介して、信号線が電気的に接続された第１副画素に信号を提供することにより、発光するように第１副画素を駆動してもよい。例えば、図１に示されたアレイ基板を参照すると、正常な表示を保証するために、まず、電気的に接続されたリセット信号線ＲＳＴ１を介して、最初の行の第１副画素Ｐ１にリセット信号を出力し、最初の行の第１副画素Ｐ１に対するリセットを実現するように第２のゲート駆動回路２０を制御し、この後、電気的に接続されたゲート線ＧＡＴＥ１を介して、最初の行の第１副画素Ｐ１にゲート駆動信号を出力するように１番目の第１ゲート駆動回路１０をさらに制御することにより、発光するように最初の行の第１副画素Ｐ１を駆動する。同時に、１番目の第１ゲート駆動回路１０は、電気的に接続されたリセット信号線ＲＳＴ２を介して、２行目の第１副画素Ｐ２にリセット信号を出力し、２行目の第１副画素Ｐ２に対するリセットを実現することもできる。さらにこの後、電気的に接続されたゲート線ＧＡＴＥ２を介して、２行目の第１副画素Ｐ２にゲート駆動信号を出力するように２番目の第１ゲート駆動回路１０を制御することにより、発光するように２行目の第１副画素Ｐ２を駆動する。同時に、２番目の第１ゲート駆動回路１０電気的に接続されたリセット信号線ＲＳＴ３を介して、３行目の第１副画素Ｐ３にリセット信号を出力し、３行目の第１副画素Ｐ３に対するリセットを実現することもでき、これをもとに類推し、他の行に対する駆動について、説明を省略する。当該駆動方式によって、各行の第１副画素に対して行ごとに駆動することを確実に実現できる。
以上より、本願の実施例は、アレイ基板を提供する。当該アレイ基板の第１副画素、各信号線、ゲート駆動回路の電気的接続関係から分かるように、正常動作時には、電気的に接続された信号線に信号を柔軟に提供するように各ゲート駆動回路を制御することにより、第１副画素に対して各行ごとに駆動することを確実に実現できる。そして、当該アレイ基板の表示領域内には、発光しないダミー副画素を設けていないので、関連技術におけるアレイ基板に比べて、当該アレイ基板が正常に表示できるだけでなく、設計も比較的簡単である。
選択肢の一つとして、本願の実施例において、図１を参照すると、複数行の第１副画素は、複数のゲート線に１対１対応で電気的に接続され、複数行の第１副画素は、複数のリセット信号線に１対１対応で電気的に接続され、各ゲート駆動回路（即ち第２ゲート駆動回路２０、各第１ゲート駆動回路１０および第３ゲート駆動回路３０）は、アレイ基板から独立してアレイ基板の外側に配置されることができる。または、各ゲート駆動回路は、アレイ基板に配置されてもよい。即ち、図２に示されたように、当該アレイ基板は、複数の第１ゲート駆動回路１０と、第２ゲート駆動回路２０と、第３ゲート駆動回路３０と、をさらに含んでもよい。
複数の第１ゲート駆動回路１０は、ベース基板０１の周辺領域Ａ２に配置される。第２ゲート駆動回路２０は、ベース基板０１の周辺領域Ａ２に配置され、且つ複数の第１ゲート駆動回路１０の片側に配置される。第３ゲート駆動回路３０は、ベース基板０１の周辺領域Ａ２に配置され、且つ複数の第１ゲート駆動回路１０の前記第２ゲート駆動回路２０から離れた側に配置される。相応的に、各ゲート駆動回路は、アレイ基板上に作られた回路（ｇａｔｅ ｏｎ ａｒｒａｙ、ＧＯＡ）ユニットと呼ばれることもできる。
ゲート駆動回路をアレイ基板上に配置することで、狭額縁設計に有利になる。以下の実施例では、各ゲート駆動回路がアレイ基板に配置されたことを例に挙げて説明し、図２及以下の実施例に係る図面では、ＧＯＡ１で第１ゲート駆動回路１０を示し、ＧＯＡ２で第２ゲート駆動回路２０を示し、ＧＯＡ３で第３ゲート駆動回路３０を示している。
選択肢の一つとして、図２を参照すると、本願の実施例による第２ゲート駆動回路２０、各第１ゲート駆動回路１０および第３ゲート駆動回路３０は、ゲート線に垂直なゲート線に垂直な延在方向に沿ってアレイ基板上に順次に配置され得る。そして、隣接する２つのゲート駆動回路は、駆動回路をカスケード接続でき（図示せず）、カスケード順に順次に起動することができる。第２ゲート駆動回路２０、各第１ゲート駆動回路１０および第３ゲート駆動回路３０からなる回路は、ゲート駆動装置と呼ばれることができる。
ゲート駆動装置が備える各ゲート駆動回路については、第２ゲート駆動回路２０から順次に作動することができ、即ち、ゲート駆動装置は、アレイ基板が備える複数行の第１副画素を最初の行の第１副画素から行毎に駆動することができ、当該走査方式を順方向走査と呼ぶこともできる。また、ゲート駆動装置は、第３ゲート駆動回路３０から順次に作動することもでき、即ち、ゲート駆動装置は、アレイ基板が備える複数行の第１副画素を最終行の第１副画素から行毎に駆動することができ、当該走査方式を逆方向走査と呼ぶこともできる。
正常な駆動を実現するには、順方向走査の場合、まず最初の行の第１副画素に電気的に接続されたリセット信号線を介して最初の行の第１副画素にリセット信号を提供する必要があり、逆方向走査の場合、まず最終行の画素に電気的に接続されたリセット信号線を介して最終行の第１副画素にリセット信号を提供する必要がある。各ゲート駆動回路の配置およびカスケード接続方式を参照すると、行毎に確実に駆動することを保証するために、順方向走査において、第２ゲート駆動回路２０は、最初の行の第１副画素が電気的に接続されたリセット信号線に電気的に接続される必要があり、逆方向走査において、第３ゲート駆動回路３０は、最終行の第１副画素が電気的に接続されたリセット信号線に電気的に接続される必要がある。
したがって、選択可能な実施形態として、図１を参照すると、隣接する２行の第１副画素のうち、奇数行の第１副画素が電気的に接続されたゲート線と偶数行の第１副画素が電気的に接続されたリセット信号線は、同じ第１ゲート駆動回路１０に電気的に接続されてもよい。相応的に、図１を参照すると、第１ターゲットラインは、複数のリセットラインのうちの１本（図１に示されたＲＳＴ１）であってもよく、第２ターゲットラインは、複数のゲート線のうちの１本（図１に示されたＧＡＴＥｎ）であってもよい。
上記各ゲート駆動回路のカスケード接続関係、配置方式および駆動原理から分かるように、図１に示されたアレイ基板構造の場合、ゲート駆動装置は、順方向走査の方式で各行の第１副画素に対して行ごとに駆動することを実現できる。そして、関連技術に比べて、当該アレイ基板の表示領域の境界にダミー副画素が設けられていないので、正常な表示を保証するという前提で、上部空間が効果的に節約された。なお、ダミー副画素が設けられていないので、アレイ基板内にダミー副画素に電気的に接続された信号線を設ける必要もなく、即ち配線が簡略化された。
別の選択可能な実施形態として、図２を続けて参照すると、隣接する２行の第１副画素のうち、奇数行の第１副画素が電気的に接続されたリセット信号線と偶数行の第１副画素が電気的に接続されたゲート線は、同じ第１ゲート駆動回路１０に電気的に接続されてもよい。相応的に、図２を参照すると、第１ターゲットラインは、複数のゲート線のうちの１本（図２に示されたＧＡＴＥ１）であってもよく、第２ターゲットラインは、複数のリセット信号線のうちの１本（図２に示されたＲＳＴｎ）であってもよい。
例えば、図２は、例として、ｎ行の第１副画素Ｐ１～Ｐｎ、ｎ本のゲート線ＧＡＴＥ１～ＧＡＴＥｎ、およびｎ本のリセット信号線ＲＳＴ１～ＲＳＴｎを含むアレイ基板を示している。図２を参照すると、当該アレイ基板において、１行目の第１副画素Ｐ１が電気的に接続されたリセット信号線ＲＳＴ１と２行目の第１副画素Ｐ２が電気的に接続されたゲート線ＧＡＴＥ２は、同じ第１ゲート駆動回路１０（即ち図２に示された１番目のＧＯＡ１）に電気的に接続されている。２行目の第１副画素Ｐ２が電気的に接続されたリセット信号線ＲＳＴ２と３行目の第１副画素Ｐ３が電気的に接続されたゲート線ＧＡＴＥ３は、同じ他の第１ゲート駆動回路１０（即ち図２に示された２番目のＧＯＡ１）に電気的に接続され、ｎ－１行目の第１副画素Ｐ（ｎ－１）が電気的に接続されたリセット信号線ＲＳＴ（ｎ－１）とｎ行目の第１副画素Ｐｎが電気的に接続されたゲート線ＧＡＴＥｎは、同じ最後の第１ゲート駆動回路１０（即ち図２に示された最後のＧＯＡ１）に電気的に接続されるまで、類推する。そして、最初の行の第１副画素Ｐ１が電気的に接続されたゲート線ＧＡＴＥ１は、第２ゲート駆動回路２０（即ち図２に示されたＧＯＡ２）に電気的に接続されている。ｎ行目の第１副画素Ｐｎが電気的に接続されたリセット信号線ＲＳＴｎは、第３ゲート駆動回路３０（即ち図２に示されたＧＯＡ３）に電気的に接続されている。
上記各ゲート駆動回路のカスケード接続関係、配置方式および駆動原理から分かるように、図２に示されたアレイ基板構造の場合、ゲート駆動装置は、逆方向走査の方式で各行の第１副画素に対して行ごとに駆動することを実現できる。
選択肢の一つとして、図１と図２の両方では、隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたリセット信号線と他行の第１副画素が電気的に接続されたゲート線とが、それぞれ同じ第１ゲート駆動回路１０に電気的に接続されたことを例に挙げて説明する。
ただし、配線設計をさらに簡素化し、設計コストをさらに節約するために、図３は、例として、隣接する２行の第１副画素のうち、奇数行の第１副画素が電気的に接続されたゲート線と偶数行の第１副画素が電気的に接続されたリセット信号線とが、同じ第１ゲート駆動回路１０に電気的に接続され、第１ターゲットラインがリセット信号線であり、第２ターゲットラインがゲート線である別のアレイ基板を示している。図３を参照すると、アレイ基板１００が備える１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、接続され、且つ同じ第１ゲート駆動回路１０に電気的に接続されてもよい。
そして、選択肢の一つとして、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線とが接続された後、ゲート線またはリセット信号線を介して同じ第１ゲート駆動回路１０に電気的に接続されてもよい。
例えば、図３に示されたアレイ基板１００では、奇数行の第１副画素が電気的に接続されたゲート線と偶数行の第１副画素が電気的に接続されたリセット信号線とが接続された後、ゲート線を介して第１ゲート駆動回路１０に電気的に接続されてもよい。即ち、図３を参照すると、１行目の第１副画素Ｐ１が電気的に接続されたゲート線ＧＡＴＥ１と２行目の第１副画素Ｐ２が電気的に接続されたリセット信号線ＲＳＴ２は、接続され、且つゲート線ＧＡＴＥ１を介して１番目の第１ゲート駆動回路１０（即ち図３に示された１番目のＧＯＡ１）に電気的に接続され、２行目の第１副画素Ｐ２が電気的に接続されたゲート線ＧＡＴＥ２と３行目の第１副画素Ｐ３が電気的に接続されたリセット信号線ＲＳＴ３は、接続され、且つゲート線ＧＡＴＥ２を介して２番目の第１ゲート駆動回路１０（即ち図３に示された２番目のＧＯＡ１）に電気的に接続され、これをもとに類推する。
選択肢の一つとして、本願の実施例において、図１～図３を参照すると、隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、同一第１ゲート駆動回路１０にのみ電気的に接続されている。
または、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、いずれも２つの第１ゲート駆動回路１０に電気的に接続されてもよい。そして、選択肢の一つとして、隣接する２行の第１副画素が電気的に接続された２つの第１ゲート駆動回路１０は、隣接する２行の第１副画素の両端に対向して設けられてもよい。なお、最初の行にある第１副画素が電気的に接続された第１ターゲットラインは、２つの第２ゲート駆動回路２０に電気的に接続されてもよく、最終行にある第１副画素が電気的に接続された第２ターゲットラインは、２つの第３ゲート駆動回路３０に電気的に接続されてもよい。
例えば、図４は、本願の実施例によるさらに別のアレイ基板の概略構造図である。図４に示されたように、１行目の第１副画素Ｐ１が電気的に接続されたゲート線ＧＡＴＥ１と２行目の第１副画素Ｐ２が電気的に接続されたリセット信号線ＲＳＴ２は、いずれもアレイ基板１００の左側および右側に配置された２つの第１ゲート駆動回路１０（即ち図４に示された２つのＧＯＡ１）に電気的に接続され、２行目の第１副画素Ｐ２が電気的に接続されたゲート線ＧＡＴＥ２と３行目の第１副画素Ｐ３が電気的に接続されたリセット信号線ＲＳＴ３は、いずれもアレイ基板の左側および右側に配置された２つの第１ゲート駆動回路１０（即ち図４に示された他の２つのＧＯＡ１）に電気的に接続され、これをもとに類推する。そして、１行目の第１副画素Ｐ１が電気的に接続されたリセット信号線ＲＳＴ１は、アレイ基板１００の左側および右側に対向して配置された２つの第２ゲート駆動回路２０（即ち図４に示された２つのＧＯＡ２）に電気的に接続されている。最後の行の第１副画素Ｐｎが電気的に接続されたゲート線ＧＡＴＥｎは、アレイ基板１００の左側および右側に対向して配置された２つの第３ゲート駆動回路３０（即ち図４に示された２つのＧＯＡ３）に電気的に接続されている。
各行の第１副画素について、いずれも２つのゲート駆動回路に電気的に接続するように当該行の第１副画素が電気的に接続された信号線を設定することにより、同時に電気的に接続された信号線を介して当該行の第１副画素に信号を提供するように２つのゲート駆動回路を制御して、発光するように当該行の第１副画素を駆動することができる。相応的に、ゲート線の延在方向に沿って、当該行の第１副画素の一端と他端の両方を同時に発光させることを保証することができ、各行の第１副画素に対する駆動の駆動効率を向上させる。駆動効率の向上は、解像度の高いアレイ基板（即ち各行に含まれた第１副画素の数が多いアレイ基板）において顕著である。
選択肢の一つとして、図５は、本願の実施例によるさらに別のアレイ基板の概略構造図である。図５に示されたように、当該アレイ基板１００は、複数の発光制御信号線（図５に示されたｎ本の発光制御信号線ＥＭ１～ＥＭｎ）をさらに含んでもよい。
複数の発光制御信号線（図５に示されたｎ本の発光制御信号線ＥＭ１～ＥＭｎ）は、表示領域と周辺領域（図５では図示せず）とに配置される。ここで、複数行の第１副画素（図５に示されたｎ行の第１副画素Ｐ１～Ｐｎ）は、複数の発光制御信号線（例えばＥＭ１～ＥＭｎ）に１対１対応で電気的に接続されてもよい。
例えば、１行目の第１副画素Ｐ１は、１番目の発光制御信号線ＥＭ１に電気的に接続され、２行目の第１副画素Ｐ２は、２番目の発光制御信号線ＥＭ２に電気的に接続され、３行目の第１副画素Ｐ３は、発光制御信号線ＥＭ３に電気的に接続され、これをもとに類推する。
選択可能な実施形態として、図５を続けて参照すると、各行の第１副画素が電気的に接続された発光制御信号線は、１つの発光駆動回路４０に電気的に接続されることができ、且つ各行の第１副画素が電気的に接続された発光制御信号線に電気的に接続された発光駆動回路４０は、異なっている。各発光駆動回路４０は、これに電気的に接続された発光制御信号線に発光制御信号を提供でき、第１副画素は、当該発光制御信号に応答して発光することができる。
なお、ゲート駆動回路と同様に、当該発光駆動回路は、アレイ基板から独立してアレイ基板の外側に配置されてもよく、または、当該発光駆動回路４０は、アレイ基板に配置されてもよい。即ち、図５を参照すると、当該アレイ基板１００は、発光駆動回路４０を含み得る。
発光駆動回路４０は、周辺領域Ａ２に配置される。相応的に、発光駆動回路４０は、アレイ基板上に作られた発光（ｅｍｍｉｓｉｏｎ ｏｎ ａｒｒａｙ、ＥＯＡ）制御ユニットと呼ばれることもできる。図５を参照すると、本願の実施例に係る図面では、ＥＯＡ４０で発光駆動回路４０を示している。発光駆動回路４０をアレイ基板の周辺領域Ａ２に配置することで、狭額縁設計にも有利になる。
または、別の選択可能な実施形態として、複数行の第１副画素が電気的に接続された発光制御信号線は、同一発光駆動回路に電気的に接続され、且つ同一発光駆動回路に電気的に接続された第１副画素は、異なる行にある。
例えば、図６は、本願の実施例によるさらに別のアレイ基板の概略構造図である。図６に示されたように、示されたアレイ基板１００において、隣接する３行の第１副画素は、同一発光駆動回路（即ち図６に示された１つのＥＯＡ４０）に電気的に接続されている。そして、図６では、１行目の第１副画素Ｐ１、２行目の第１副画素Ｐ２および３行目の第１副画素Ｐ３を例に挙げて説明する。同一発光駆動回路に電気的に接続されるように複数行の第１副画素を設定することにより、設計がさらに簡素化される。
なお、図５を参照すると、各発光駆動回路４０、即ＥＯＡ４０は、ゲート線に垂直な延在方向に沿ってアレイ基板上に配置され、且つ隣接するＥＯＡ４０は、カスケード接続される。相応的に、各発光駆動回路は、配置順に電気的に接続された発光制御信号線ＥＭに信号を順次に提供することができる。
選択肢の一つとして、上記図１～図６から分かるように、各行の第１副画素は、複数の第１副画素（図１～図６では、長方形ブロックで各第１副画素を示す）を含むことができ、且つ当該複数の第１副画素は、赤色光を発することができる赤色副画素、緑色光を発することができる緑色副画素、および青色光を発することができる青色副画素を含むことができ、各第１副画素の構造は、同じであってもよい。
第１行の第１列にある第１副画素を例にとると、図７は、本願の実施例による第１副画素の概略構造図を示している。図８は、本願の実施例による別の第１副画素の概略構造図を示している。図７と図８から分かるように、当該第１副画素は、画素回路０１および画素回路０１に電気的に接続された発光ユニット０２を含み得る。
選択可能な実施形態として、図７を参照すると、当該画素回路０１は、ゲート線ＧＡＴＥ１、リセット信号線ＲＳＴ１、及び発光ユニット０２にそれぞれ電気的に接続されてもよい。当該画素回路０１は、ゲート線ＧＡＴＥ１から提供されたゲート駆動信号およびリセット信号線ＲＳＴ１から提供されたリセット信号に応答して、発光するように発光ユニット０２を駆動することができる。例えば、正常な駆動の場合、当該画素回路０１に電気的に接続されたリセット信号線ＲＳＴ１は、先にリセット信号を提供することにより、画素回路０１に対するリセットを実現でき、この後、画素回路０１に電気的に接続されたゲート線ＧＡＴＥ１は、ゲート駆動信号をさらに提供でき、且つゲート線ＧＡＴＥ１からゲート駆動信号を提供する場合、リセット信号線ＲＳＴ１は、リセット信号を提供しなくなり、発光ユニット０２は、ゲート駆動信号に応答して発光する。
選択肢の一つとして、画素回路０１は、データ信号を提供するデータ信号線に電気的に接続されてもよく、ゲート線ＧＡＴＥ１からゲート駆動信号を提供する場合、データ信号が発光ユニット０２に出力されてもよく、この結果、発光するように発光ユニット０２を駆動する。
別の選択可能な実施形態として、図８を参照すると、当該画素回路は、発光制御信号線ＥＭ１に電気的に接続されてもよい。相応的に、当該画素回路０１は、ゲート駆動信号、リセット信号および発光制御信号線ＥＭ１から提供された発光制御信号に応答して、発光するように発光ユニットを駆動してもよい。
なお、各画素回路については、発光制御信号線は、その電気的に接続されたゲート線がそれにゲート駆動信号を提供した後、発光制御信号を画素回路に提供することができる。発光制御信号線を再配置することにより、発光ユニット０２に対する確実な駆動を保証することができる。
なお、本願の実施例による画素回路は、７Ｔ１Ｃ（即ち７個のトランジスタと１個のコンデンサを含む）構造であってもよく、または、９Ｔ２Ｃ（即ち９個のトランジスタと２個のコンデンサを含む）などの他の構造であってもよく、本願の実施例は、画素回路の具体的な構造を限定しない。
図９は、本願の実施例によるアレイ基板のレイアウト（左の部分）の部分概略図である。図１０は、本願の実施例によるアレイ基板のレイアウト（右の部分）の部分概略図である。
図９と図１０から分かるように、表示領域に配置された１行目の第１副画素が電気的に接続されたリセット信号線ＲＳＴ１は、１番目のゲート駆動回路に電気的に接続され、１行目の第１副画素が電気的に接続された発光制御信号線ＥＭ１は、１番目の発光駆動回路に電気的に接続され、１行目の第１副画素が電気的に接続されたゲート線ＧＡＴＥ１は、２行目の第１副画素が電気的に接続されたリセット信号線ＲＳＴ２および同一ゲート駆動回路に電気的に接続されている。他の行も同様であるので、ここで説明を省略する。
これ以外に、図９および図１０に示されたアレイ基板の左右が円弧状であることも分かり、且つ当該アレイ基板は、どの信号線にも電気的に接続されていない複数行の第２副画素Ｐ０をさらに含んでもよく、複数行の第２副画素Ｐ０は、周辺領域（図９および図１０では周辺領域を図示せず）に配置され且つ第２ゲート駆動回路２０の第１ゲート駆動回路１０から離れた側に配置され、当該複数行の第２副画素Ｐ０は、非発光画素であってもよい。当該第２副画素Ｐ０が発光しないので、当該第２副画素Ｐ０をダミー副画素と呼ぶことができる。
以上より、本願の実施例は、アレイ基板を提供する。当該アレイ基板の第１副画素、各信号線、ゲート駆動回路の電気的接続関係から分かるように、正常動作時には、電気的に接続された信号線に信号を柔軟に提供するように各ゲート駆動回路を制御することにより、第１副画素に対して各行ごとに駆動することを確実に実現できる。そして、当該アレイ基板の表示領域内には、発光しないダミー副画素を設けていないので、関連技術におけるアレイ基板に比べて、当該アレイ基板が正常に表示できるだけでなく、設計も比較的簡単である。
図１１は、本願の実施例による表示パネルの概略構造図である。図１１に示されたように、当該表示パネルは、封止カバー２００と、図１～図６、図９および図１０に示されたアレイ基板１００と、を含み得る。
図１２は、本願の実施例による表示パネルの概略構造図である。図１２に示されたように、当該表示パネルは、駆動回路００１と、図１１に示された表示パネル００２と、を含み得る。
ここで、駆動回路００１は、表示パネル００２に電気的に接続されてもよく、駆動回路００１は、作動するように表示パネルを駆動するために使用されてもよい。
選択肢の一つとして、当該表示装置は、ＡＭＯＬＥＤ表示装置、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなど、表示機能を備えたあらゆる製品または部品であってもよい。
本明細書で言及された「および／または」という用語は、３種類の関係が存在することを示し、例えば、Ａおよび／またはＢは、Ａが単独に存在し、ＡとＢが同時に存在し、Ｂが単独に存在するという３つの場合を表すことができる。文字「／」は、通常、コンテキストオブジェクトが「または」という関係であることを示す。
上記の説明は、本願の選択可能な実施例にすぎ、本願を限定するものではない。本願の精神および原理の範囲内でなされた変更、等効の置換、および改良は、本願の範囲に含まれるものとする。
０１ ベース基板、画素回路
０２ 発光ユニット
００２ 表示パネル
１０ 第１ゲート駆動回路
２０ 第２ゲート駆動回路
３０ 第３ゲート駆動回路
４０ 発光駆動回路
１００ アレイ基板
２００ 封止カバー

Claims (20)

  1. 表示領域と、前記表示領域を囲む周辺領域とを有するベース基板と、
    前記表示領域に配置され、発光画素であり且つ境界が前記表示領域の境界である複数行の第１副画素と、
    前記表示領域と前記周辺領域とに配置され、前記複数行の第１副画素に電気的に接続された複数のゲート線と、
    前記表示領域と前記周辺領域とに配置され、前記複数行の第１副画素に電気的に接続された複数のリセット信号線と、
    を含み、
    隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、同じ第１ゲート駆動回路に電気的に接続され、
    最初の行にある第１副画素が接続された第１ターゲットラインは、第２ゲート駆動回路に電気的に接続され、最終行にある第１副画素が接続された第２ターゲットラインは、第３ゲート駆動回路に電気的に接続され、
    ここで、前記第１ターゲットラインと前記第２ターゲットラインのうちの一方は、前記複数のゲート線のうちの１本であり、他方は、前記複数のリセット信号線のうちの１本である、
    アレイ基板。
  2. 前記複数行の第１副画素は、前記複数のゲート線に１対１対応で電気的に接続され、前記複数行の第１副画素は、前記複数のリセット信号線に１対１対応で電気的に接続されていることを特徴とする請求項１に記載のアレイ基板。
  3. 隣接する２行の第１副画素のうち、奇数行の第１副画素が電気的に接続されたゲート線と偶数行の第１副画素が電気的に接続されたリセット信号線は、同じ第１ゲート駆動回路に電気的に接続され、
    前記第１ターゲットラインは、前記複数のリセット信号線のうちの１本であり、前記第２ターゲットラインは、前記複数のゲート線のうちの１本である、
    ことを特徴とする請求項１に記載のアレイ基板。
  4. 隣接する２行の第１副画素のうち、奇数行の第１副画素が電気的に接続されたリセット信号線と偶数行の第１副画素が電気的に接続されたゲート線は、同じ第１ゲート駆動回路に電気的に接続され、
    前記第１ターゲットラインは、前記複数のゲート線のうちの１本であり、前記第２ターゲットラインは、前記複数のリセット信号線のうちの１本である、
    ことを特徴とする請求項１に記載のアレイ基板。
  5. 隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、接続され、且つ同じ第１ゲート駆動回路に電気的に接続されていることを特徴とする請求項１から４のいずれか一項に記載のアレイ基板。
  6. 隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、接続され、且つ前記ゲート線によって同じ第１ゲート駆動回路に電気的に接続されていることを特徴とする請求項５に記載のアレイ基板。
  7. 前記アレイ基板は、
    前記周辺領域に配置された複数の前記第１ゲート駆動回路と、
    前記周辺領域に配置され、且つ複数の前記第１ゲート駆動回路の片側に配置された前記第２ゲート駆動回路と、
    前記周辺領域に配置され、且つ前記複数の第１ゲート駆動回路の前記第２ゲート駆動回路から離れた側に配置された前記第３ゲート駆動回路と、
    を含む、
    ことを特徴とする請求項１から６のいずれか一項に記載のアレイ基板。
  8. 隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、同一前記第１ゲート駆動回路に電気的に接続されていることを特徴とする請求項１から７のいずれか一項に記載のアレイ基板。
  9. 隣接する２行の第１副画素のうち、１行の第１副画素が電気的に接続されたゲート線と他行の第１副画素が電気的に接続されたリセット信号線は、いずれも２つの前記第１ゲート駆動回路に電気的に接続されていることを特徴とする請求項１から８のいずれか一項に記載のアレイ基板。
  10. 隣接する２行の第１副画素が電気的に接続された２つの前記第１ゲート駆動回路は、前記隣接する２行の第１副画素の両端に対向して設けられていることを特徴とする請求項９に記載のアレイ基板。
  11. 最初の行にある第１副画素が電気的に接続された第１ターゲットラインは、２つの前記第２ゲート駆動回路に電気的に接続され、最終行にある第１副画素が電気的に接続された第２ターゲットラインは、２つの前記第３ゲート駆動回路に電気的に接続されていることを特徴とする請求項１から１０のいずれか一項に記載のアレイ基板。
  12. 前記アレイ基板は、前記表示領域と前記周辺領域とに配置された複数の発光制御信号線をさらに含み、前記複数行の第１副画素は、前記複数の発光制御信号線に１対１対応で電気的に接続されている、
    ことを特徴とする請求項１から１１のいずれか一項に記載のアレイ基板。
  13. 各行の第１副画素が電気的に接続された発光制御信号線は、１つの発光駆動回路に電気的に接続され、且つ各行の第１副画素が電気的に接続された発光制御信号線に電気的に接続された発光駆動回路は、異なっていることを特徴とする請求項１２に記載のアレイ基板。
  14. 複数行の第１副画素が電気的に接続された発光制御信号線は、同一発光駆動回路に電気的に接続され、且つ同一発光駆動回路に電気的に接続された第１副画素は、異なる行にあることを特徴とする請求項１２に記載のアレイ基板。
  15. 前記アレイ基板は、前記周辺領域に配置された前記発光駆動回路を含むことを特徴とする請求項１３または１４に記載のアレイ基板。
  16. 各前記第１副画素は、画素回路及び前記画素回路に電気的に接続された発光ユニットを含み、
    前記画素回路は、前記ゲート線、前記リセット信号線、及び前記発光ユニットにそれぞれ電気的に接続され、前記画素回路は、前記ゲート線から提供されたゲート駆動信号および前記リセット信号線から提供されたリセット信号に応答して、発光するように前記発光ユニットを駆動するために使用されている、
    ことを特徴とする請求項１から１５のいずれか一項に記載のアレイ基板。
  17. 前記画素回路は、前記発光制御信号線にも電気的に接続され、
    前記画素回路は、前記ゲート駆動信号、前記リセット信号、および前記発光制御信号線から提供された発光制御信号に応答して、発光するように前記発光ユニットを駆動するために使用されている、
    ことを特徴とする請求項１６に記載のアレイ基板。
  18. 前記アレイ基板は、前記周辺領域に配置され且つ前記第２ゲート駆動回路の前記第１ゲート駆動回路から離れた側に配置された複数行の第２副画素をさらに含み、前記複数行の第２副画素は、非発光画素である、
    ことを特徴とする請求項１から１７のいずれか一項に記載のアレイ基板。
  19. 封止カバーおよび請求項１から１８のいずれか一項に記載のアレイ基板を含むことを特徴とする表示パネル。
  20. 駆動回路および請求項１９に記載の表示パネルを含み、前記駆動回路は、前記表示パネルに電気的に接続され、前記駆動回路は、作動するように前記表示パネルを駆動するために使用されていることを特徴とする表示装置。
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* Cited by examiner, † Cited by third party
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WO2021081990A1 (zh) * 2019-11-01 2021-05-06 京东方科技集团股份有限公司 显示基板、显示装置和显示驱动方法
CN115273726A (zh) * 2022-09-01 2022-11-01 合肥鑫晟光电科技有限公司 显示基板、显示面板及显示装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009211039A (ja) * 2008-03-04 2009-09-17 Samsung Mobile Display Co Ltd 有機電界発光表示装置
CN104036714B (zh) * 2014-05-26 2017-02-01 京东方科技集团股份有限公司 Goa电路、显示基板及显示装置
CN104536176B (zh) * 2014-12-25 2017-07-14 上海天马微电子有限公司 一种阵列基板、显示面板和显示装置
KR102482846B1 (ko) * 2015-09-10 2023-01-02 삼성디스플레이 주식회사 표시장치
CN109147664B (zh) * 2017-06-15 2022-07-12 上海和辉光电股份有限公司 一种amoled显示屏
CN109599062A (zh) * 2017-09-30 2019-04-09 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
CN108399895B (zh) * 2018-05-31 2024-02-13 京东方科技集团股份有限公司 显示面板及其驱动方法、显示装置
CN113325642B (zh) * 2018-06-29 2022-12-30 上海中航光电子有限公司 一种阵列基板、显示面板及显示装置
CN108873525B (zh) * 2018-07-17 2019-09-20 深圳市华星光电半导体显示技术有限公司 一种阵列基板的栅极线的测试线路
CN109188804B (zh) * 2018-09-03 2021-06-22 Tcl华星光电技术有限公司 液晶显示面板及液晶显示器
CN109387962B (zh) * 2018-12-19 2021-08-13 上海天马微电子有限公司 液晶显示面板与液晶显示装置

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