JP2023528549A - 表示パネル及びその製作方法、表示装置 - Google Patents
表示パネル及びその製作方法、表示装置 Download PDFInfo
- Publication number
- JP2023528549A JP2023528549A JP2021572435A JP2021572435A JP2023528549A JP 2023528549 A JP2023528549 A JP 2023528549A JP 2021572435 A JP2021572435 A JP 2021572435A JP 2021572435 A JP2021572435 A JP 2021572435A JP 2023528549 A JP2023528549 A JP 2023528549A
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- sub
- transistor
- base
- line pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 230000008878 coupling Effects 0.000 claims abstract description 41
- 238000010168 coupling process Methods 0.000 claims abstract description 41
- 238000005859 coupling reaction Methods 0.000 claims abstract description 41
- 239000004020 conductor Substances 0.000 claims description 49
- 238000003860 storage Methods 0.000 claims description 29
- 239000003990 capacitor Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 167
- 230000000875 corresponding effect Effects 0.000 description 103
- 239000002184 metal Substances 0.000 description 47
- 238000010586 diagram Methods 0.000 description 36
- 239000010408 film Substances 0.000 description 35
- 230000008569 process Effects 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 10
- 238000000638 solvent extraction Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 239000003086 colorant Substances 0.000 description 4
- 101150037603 cst-1 gene Proteins 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005553 drilling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920001621 AMOLED Polymers 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002079 cooperative effect Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- -1 region Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
- G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3275—Details of drivers for data electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0421—Structural details of the set of electrodes
- G09G2300/0426—Layout of electrodes and connections
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
- G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/06—Details of flat display driving waveforms
- G09G2310/061—Details of flat display driving waveforms for resetting or blanking
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Electroluminescent Light Sources (AREA)
- Control Of El Displays (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記リセット信号線パターンは、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記初期化信号線パターンは、互いに結合された第一本体部分及び第一突出部分を含み、前記第一本体部分は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分の前記ベース上での正投影は、前記第一突出部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターンを含み、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記第一突出部分の前記ベース上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域において、当該第一端部は、当該第一突出部分に結合され、前記導電接続部パターンの第二端部は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターンの前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターンの前記ベース上での正投影との間に位置する、表示パネルを提供する。
前記複数のサブ画素エリアと1対1で対応し、前記機能膜層における前記ベースとは反対側に位置する複数の発光素子と、
前記複数のサブ画素エリアと1対1で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも第七トランジスタを含み、前記第七トランジスタのゲートが、対応する前記リセット信号線パターンに結合され、前記第七トランジスタの第一極が前記ターゲット結合部として使用され、前記第七トランジスタの第二極が前記第二方向に沿って延在するとともに、対応する発光素子のアノードに結合される複数のサブ画素駆動回路とを更に含み、
前記導電接続部パターンは、前記第一端部と前記第二端部との間に接続された第二本体部分を更に含み、前記第二本体部分は、第二方向に沿って延在し、同じサブ画素エリアにおいて、前記第一方向に沿って、前記導電接続部パターンの第一端部は、前記第七トランジスタの第二極から遠ざかる方向に向かって、前記第二本体部分から突出する。
前記初期化信号線パターンの前記ベース上での正投影と、前記導電接続部パターンの前記ベース上での正投影とには、第三オーバーラップ領域があり、
前記初期化信号線パターンの前記ベース上での正投影と、前記データ線パターンの前記ベース上での正投影とには、第四オーバーラップ領域があり、
前記第四オーバーラップ領域における前記初期化信号線パターンの前記第二方向に沿った幅は、前記第三オーバーラップ領域における前記初期化信号線パターンの前記第二方向に沿った幅よりも小さい。
前記複数のサブ画素エリアと1対1で対応し、各々が何れも駆動トランジスタ及び第二トランジスタを含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタは、前記第一方向に沿って離間して設けられた2つの半導体部分、及び前記2つの半導体部分とそれぞれ接続された第一導体部分を含み、前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一突出部分の前記ベース上での正投影とオーバーラップしない。
前記第一導体部分における前記前のサブ画素エリア内の前記導電接続部パターンに近い端は、前記第二方向に沿って延在し、当該端の前記ベース上での正投影と、当該導電接続部パターンの第二本体部分の前記ベース上での正投影との間には、第二隙間があり、前記第二隙間は、閾値よりも大きい。
前記機能膜層は、各前記サブ画素エリアに位置する第一接続孔を更に含み、同じサブ画素エリアにおいて、前記第一接続孔の前記ベース上での正投影は、それぞれ前記第一オーバーラップ領域及び前記第二オーバーラップ領域とオーバーラップし、前記導電接続部パターンの第一端部は、前記第一接続孔を介して前記初期化信号線パターンに結合される。
前記第一導体部分における前記前のサブ画素エリア内の前記導電接続部パターンから遠い端は、前記第二方向に沿って延在し、当該端の前記ベース上での正投影は、同じサブ画素エリアに位置する前記電源信号線パターンの前記ベース上での正投影によって完全に覆われる。
前記複数のサブ画素エリアと1対1で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも駆動トランジスタ及び蓄積容量を含み、前記蓄積容量が、対向して設けられた第一極板及び第二極板を含み、前記第一極板が前記駆動トランジスタのゲートとして兼用され、前記第二極板が、前記第一基板における前記ベースとは反対側に位置する複数のサブ画素駆動回路とを更に含み、
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、第二方向に沿って延在し、前記電源信号線パターンは、第一電源部及び第二電源部を含み、
前記第一電源部の前記ベース上での正投影は、同じサブ画素エリアに位置する各前記リセット信号線パターンの前記ベース上での正投影とオーバーラップするとともに、同じサブ画素エリアに位置する各前記ゲート線パターンの前記ベース上での正投影とオーバーラップし、前記第二電源部の前記ベース上での正投影は、対応する前記蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、前記第一方向に沿って、前記第一電源部の幅は、前記第二電源部の幅よりも小さい。
前記機能膜層は、補助電源層を更に含み、前記補助電源層は、各前記サブ画素エリアに設けられた補助電源パターンを含み、前記補助電源パターンの前記ベース上での正投影と、同じサブ画素エリアに位置する電源信号線パターンの前記ベース上での正投影とには、オーバーラップ領域があり、前記補助電源パターンと当該電源信号線パターンとは、当該オーバーラップ領域において結合される。
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、互いに結合された第一電極部及び第二電極部を含み、前記第一電極部は、第二方向に沿って延在し、前記第二電極部は、第三方向に沿って延在し、前記第三方向は、前記第一方向及び前記第二方向の両方に交差し、前記第一電極部は、前記第二トランジスタの半導体部分と前記第二電極部との間に位置し、前記第二電極部は、前記駆動トランジスタのゲートに結合され、
前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影は何れも、対応する前記補助電源パターンの前記ベース上での正投影によって覆われる。
前記第一補助サブパターンの前記ベース上での正投影は、前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影を覆う。
前記機能膜層は、各サブ画素エリアに位置する電源信号線パターン及びデータ線パターンを更に含み、前記電源信号線パターン及び前記データ線パターンは何れも、前記第二方向に沿って延在する部分を含み、
前記表示パネルは、
前記複数のサブ画素エリアと1対1で対応する発光素子と、
前記複数のサブ画素エリアと1対1で対応し、各々が何れも、駆動トランジスタ、第一トランジスタ、第二トランジスタ、第四トランジスタ、第五トランジスタ、第六トランジスタ及び第七トランジスタを含むサブ画素駆動回路とを更に含み、
同じサブ画素エリアにおいて、前記駆動トランジスタのゲートは、前記第一トランジスタの第二極に結合され、前記駆動トランジスタの第一極は、前記第五トランジスタの第二極に結合され、前記駆動トランジスタの第二極は、前記第一トランジスタの第一極に結合され、
前記第一トランジスタのゲートは、前記ゲート線パターンに結合され、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、前記ゲート線パターンに結合され、前記第四トランジスタの第一極は、前記データ線パターンに結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
前記第五トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第五トランジスタの第一極は、前記電源信号線パターンに結合され、
前記第六トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第六トランジスタの第一極は、前記駆動トランジスタの第二極に結合され、前記第六トランジスタの第二極は、対応する前記発光素子に結合され、
前記第七トランジスタの第二極は、前記発光素子に結合され、前記第七トランジスタのゲートは、前記リセット信号線パターンに結合され、前記第七トランジスタの第一極は、第二初期化信号線パターンに結合される。
ベース上に機能膜層を製作し、アレイ状に並べられた複数のサブ画素エリアを形成することを含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記リセット信号線パターンは、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記初期化信号線パターンは、互いに結合された第一本体部分及び第一突出部分を含み、前記第一本体部分は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分の前記ベース上での正投影は、前記第一突出部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターンを含み、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記第一突出部分の前記ベース上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域において、当該第一端部は、当該第一突出部分に結合され、前記導電接続部パターンの第二端部は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターンの前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターンの前記ベース上での正投影との間に位置する、表示パネルの製作方法を提供する。
ベースから遠ざかる方向に沿って順次に積層して設けられたアクティブ膜層、ゲート絶縁層、第一ゲート金属層、第一層間絶縁層、第二ゲート金属層、第二層間絶縁層、第一ソースドレーン金属層及び第三層間絶縁層となる。
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターン905を含み、前記リセット信号線パターン905は、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターン904を含み、前記初期化信号線パターン904は、互いに結合された第一本体部分9041及び第一突出部分9042を含み、前記第一本体部分9041は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分9041の前記ベース上での正投影は、前記第一突出部分9042の前記ベース上での正投影と、前記リセット信号線パターン905の前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターン909を含み、同じサブ画素エリアにおいて、前記導電接続部パターン909の第一端部9091の前記ベース上での正投影と、前記第一突出部分9042の前記ベース上での正投影とには、第一オーバーラップ領域F1があり、前記第一オーバーラップ領域F1において、当該第一端部9091は、当該第一突出部分9042に結合され、前記導電接続部パターン909の第二端部9092は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターン905の前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターン904の前記ベース上での正投影との間に位置する、表示パネルを提供している。
前記導電接続部パターン909の第一端部9091の前記ベース上での正投影と、前記第一突出部分9042の前記ベース上での正投影とには、第一オーバーラップ領域F1があり、当該第一端部9091と当該第一突出部分9042とは、前記第一オーバーラップ領域F1に孔(例えば、第一接続孔70)を開けることで結合可能である。前記導電接続部パターン909の第二端部9092は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記ターゲット結合部は、現在のサブ画素エリアに対応する第七トランジスタの第一極、及び現在のサブ画素エリアに前記第二方向に沿って隣接する次のサブ画素エリアに対応する第二トランジスタの第一極を含んでもよい。
前記複数のサブ画素エリアと1対1で対応し、前記機能膜層における前記ベースとは反対側に位置する複数の発光素子と、
前記複数のサブ画素エリアと1対1で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が、何れも第七トランジスタT7を含み、前記第七トランジスタT7のゲート207gが、対応する前記リセット信号線パターン905に結合され、前記第七トランジスタT7の第一極が前記ターゲット結合部として使用され、前記第七トランジスタT7の第二極(107pdエリアに形成される)が、前記第二方向に沿って延在するとともに、対応する発光素子のアノードに結合される複数のサブ画素駆動回路とを更に含み、
前記導電接続部パターン909は、前記第一端部9091と前記第二端部9092との間に接続された第二本体部分9093を更に含み、前記第二本体部分9093は、第二方向に沿って延在し、同じサブ画素エリアにおいて、前記第一方向に沿って、前記導電接続部パターン909の第一端部9091は、前記第七トランジスタの第二極から遠ざかる方向に向かって、前記第二本体部分9093から突出する。
前記初期化信号線パターン904の前記ベース上での正投影と、前記導電接続部パターン909の前記ベース上での正投影とには、第三オーバーラップ領域F3があり、
前記初期化信号線パターン904の前記ベース上での正投影と、前記データ線パターン908の前記ベース上での正投影とには、第四オーバーラップ領域F4があり、
前記第四オーバーラップ領域F4における前記初期化信号線パターン904の前記第二方向に沿った幅L5は、前記第三オーバーラップ領域F3における前記初期化信号線パターン904の前記第二方向に沿った幅L6よりも小さい。
前記複数のサブ画素エリアと1対1で対応し、各々が何れも駆動トランジスタ及び第二トランジスタT2を含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタT2のゲート202gは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン905’に結合され、前記第二トランジスタT2の第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタT2の第二極は、前記駆動トランジスタ(即ち、第三トランジスタT3)のゲートに結合され、
前記第二トランジスタT2は、前記第一方向に沿って離間して設けられた2つの半導体部分(図19に示すように、符号102pgの領域に位置する)、及び前記2つの半導体部分とそれぞれ接続された第一導体部分80を含み、前記第一導体部分80の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一突出部分9042の前記ベース上での正投影とオーバーラップしない。
前記第一導体部分80における前記前のサブ画素エリア内の前記導電接続部パターン909に近い端801は、前記第二方向に沿って延在し、当該一端801の前記ベース上での正投影と、当該導電接続部パターン909の第二本体部分9093の前記ベース上での正投影との間には、第二隙間L2があり、前記第二隙間L2は、閾値よりも大きい。
前記機能膜層は、各前記サブ画素エリアに位置する第一接続孔70を更に含み、同じサブ画素エリアにおいて、前記第一接続孔70の前記ベース上での正投影は、それぞれ前記第一オーバーラップ領域F1及び前記第二オーバーラップ領域F2とオーバーラップし、前記導電接続部パターン909の第一端部9091は、前記第一接続孔70を介して前記初期化信号線パターン904に結合される。
前記第一導体部分80における前記前のサブ画素エリア内の前記導電接続部パターン909から遠い端802は、前記第二方向に沿って延在し、当該一端802の前記ベース上での正投影は、同じサブ画素エリアに位置する前記電源信号線パターン901の前記ベース上での正投影によって完全に覆われる。
前記複数のサブ画素エリアと1対1で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも駆動トランジスタ及び蓄積容量を含み、前記蓄積容量が、対向して設けられた第一極板及び第二極板を含み、前記第一極板が前記駆動トランジスタのゲートとして兼用され、前記第二極板が、前記第一基板における前記ベースとは反対側に位置する複数のサブ画素駆動回路とを更に含み、
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターン901を含み、前記電源信号線パターン901の少なくとも一部は、第二方向に沿って延在し、前記電源信号線パターン901は、第一電源部9011及び第二電源部9012を含み、
前記第一電源部9011の前記ベース上での正投影は、同じサブ画素エリアに位置する各前記リセット信号線パターン905の前記ベース上での正投影とオーバーラップするとともに、同じサブ画素エリアに位置する各前記ゲート線パターン902の前記ベース上での正投影とオーバーラップし、前記第二電源部9012の前記ベース上での正投影が、対応する前記蓄積容量Ctsの第二極板Cts2の前記ベース上での正投影とオーバーラップし、前記第一方向に沿って、前記第一電源部9011の幅L3は、前記第二電源部9012の幅L4よりも小さい。
前記機能膜層は、補助電源層を更に含み、前記補助電源層は、各前記サブ画素エリアに設けられた補助電源パターン60を含み、前記補助電源パターン60の前記ベース上での正投影と、同じサブ画素エリアに位置する電源信号線パターン901の前記ベース上での正投影とには、オーバーラップ領域があり、前記補助電源パターン60と、当該電源信号線パターン901とは、当該オーバーラップ領域において結合される。
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン905に結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、互いに結合された第一電極部51及び第二電極部52を含み、前記第一電極部51は、第二方向に沿って延在し、前記第二電極部52は、第三方向に沿って延在し、前記第三方向は、前記第一方向及び前記第二方向の両方に交差し、前記第一電極部51は、前記第二トランジスタの半導体部分と前記第二電極部52との間に位置し、前記第二電極部52は、前記駆動トランジスタのゲートに結合され、
前記第一電極部51の前記ベース上での正投影及び前記第二電極部52の前記ベース上での正投影は何れも、対応する前記補助電源パターン60の前記ベース上での正投影によって覆われる。
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターン905に結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、前記ゲート線パターン902に結合され、前記第四トランジスタの第一極は、前記データ線パターン908に結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
前記第五トランジスタのゲートは、前記発光制御信号線パターン903に結合され、前記第五トランジスタの第一極は、前記電源信号線パターン901に結合され、
前記第六トランジスタのゲートは、前記発光制御信号線パターン903に結合され、前記第六トランジスタの第一極は、前記駆動トランジスタの第二極に結合され、前記第六トランジスタの第二極は、対応する前記発光素子に結合され、
前記第七トランジスタの第二極は、前記発光素子に結合され、前記第七トランジスタのゲートは、前記リセット信号線パターン905に結合され、前記第七トランジスタの第一極は、第二初期化信号線パターン904に結合される。
ベース上に機能膜層を製作し、アレイ状に並べられた複数のサブ画素エリアを形成することを含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターン905を含み、前記リセット信号線パターン905は、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターン904を含み、前記初期化信号線パターン904は、互いに結合された第一本体部分9041及び第一突出部分9042を含み、前記第一本体部分9041は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分9041の前記ベース上での正投影は、前記第一突出部分9042の前記ベース上での正投影と、前記リセット信号線パターン905の前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターン909を含み、同じサブ画素エリアにおいて、前記導電接続部パターン909の第一端部9091の前記ベース上での正投影と、前記第一突出部分9042の前記ベース上での正投影とには、第一オーバーラップ領域F1があり、前記第一オーバーラップ領域F1において、当該第一端部9091は、当該第一突出部分9042に結合され、前記導電接続部パターン909の第二端部9092は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターン905の前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターン904の前記ベース上での正投影との間に位置する。
Claims (20)
- 表示パネルであって、ベースと、前記ベース上に設けられた機能膜層とを含み、アレイ状に並べられた複数のサブ画素エリアを更に含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記リセット信号線パターンは、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記初期化信号線パターンは、互いに結合された第一本体部分及び第一突出部分を含み、前記第一本体部分は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分の前記ベース上での正投影は、前記第一突出部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターンを含み、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記第一突出部分の前記ベース上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域において、当該第一端部は、当該第一突出部分に結合され、前記導電接続部パターンの第二端部は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターンの前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターンの前記ベース上での正投影との間に位置する、表示パネル。 - 前記表示パネルは、
前記複数のサブ画素エリアと1対1で対応し、前記機能膜層における前記ベースとは反対側に位置する複数の発光素子と、
前記複数のサブ画素エリアと1対1で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも第七トランジスタを含み、前記第七トランジスタのゲートが、対応する前記リセット信号線パターンに結合され、前記第七トランジスタの第一極が前記ターゲット結合部として使用され、前記第七トランジスタの第二極が前記第二方向に沿って延在するとともに、対応する発光素子のアノードに結合される複数のサブ画素駆動回路とを更に含み、
前記導電接続部パターンは、前記第一端部と前記第二端部との間に接続された第二本体部分を更に含み、前記第二本体部分は、第二方向に沿って延在し、同じサブ画素エリアにおいて、前記第一方向に沿って、前記導電接続部パターンの第一端部は、前記第七トランジスタの第二極から遠ざかる方向に向かって、前記第二本体部分から突出する、請求項1に記載の表示パネル。 - 前記機能膜層は、各サブ画素エリアに位置するデータ線パターンを更に含み、前記データ線パターンは、前記第二方向に沿って延在する部分を含み、
前記初期化信号線パターンの前記ベース上での正投影と、前記導電接続部パターンの前記ベース上での正投影とには、第三オーバーラップ領域があり、
前記初期化信号線パターンの前記ベース上での正投影と、前記データ線パターンの前記ベース上での正投影とには、第四オーバーラップ領域があり、
前記第四オーバーラップ領域における前記初期化信号線パターンの前記第二方向に沿った幅は、前記第三オーバーラップ領域における前記初期化信号線パターンの前記第二方向に沿った幅よりも小さい、請求項2に記載の表示パネル。 - 同じサブ画素エリアにおいて、前記第二本体部分の前記ベース上での正投影と、前記第七トランジスタの第二極の前記ベース上での正投影との間には、第一隙間があり、前記第一隙間は、閾値よりも大きい、請求項2に記載の表示パネル。
- 前記表示パネルは、
前記複数のサブ画素エリアと1対1で対応し、各々が何れも駆動トランジスタ及び第二トランジスタを含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタは、前記第一方向に沿って離間して設けられた2つの半導体部分、及び前記2つの半導体部分とそれぞれ接続された第一導体部分を含み、前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一突出部分の前記ベース上での正投影とオーバーラップしない、請求項1に記載の表示パネル。 - 前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記導電接続部パターンの第一端部の前記ベース上での正投影とオーバーラップする、請求項5に記載の表示パネル。
- 各々の前記初期化信号線パターンは、前記第一本体部分に結合された第二突出部分を更に含み、同じサブ画素エリアにおいて、前記第二突出部分の前記ベース上での正投影は、前記第一本体部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、前記第一導体部分の前記ベース上での正投影は、前記第二突出部分の前記ベース上での正投影とオーバーラップする、請求項5に記載の表示パネル。
- 前記導電接続部パターンは、前記第一端部と前記第二端部との間に接続された第二本体部分を更に含み、当該第二本体部分は、第二方向に沿って延在し、
前記第一導体部分における前記前のサブ画素エリア内の前記導電接続部パターンに近い端は、前記第二方向に沿って延在し、当該端の前記ベース上での正投影と、当該導電接続部パターンの第二本体部分の前記ベース上での正投影との間には、第二隙間があり、前記第二隙間は、閾値よりも大きい、請求項5に記載の表示パネル。 - 同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記初期化信号線パターンの第一本体部分の前記ベース上での正投影とにも、第二オーバーラップ領域が形成され、
前記機能膜層は、各前記サブ画素エリアに位置する第一接続孔を更に含み、同じサブ画素エリアにおいて、前記第一接続孔の前記ベース上での正投影は、それぞれ前記第一オーバーラップ領域及び前記第二オーバーラップ領域とオーバーラップし、前記導電接続部パターンの第一端部は、前記第一接続孔を介して前記初期化信号線パターンに結合される、請求項5に記載の表示パネル。 - 前記第二トランジスタの前記第一導体部分の前記ベース上での正投影は、前記前のサブ画素エリア内の前記第一接続孔の前記ベース上での正投影とオーバーラップしない、請求項9に記載の表示パネル。
- 前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、第二方向に沿って延在し、
前記第一導体部分における前記前のサブ画素エリア内の前記導電接続部パターンから遠い端は、前記第二方向に沿って延在し、当該端の前記ベース上での正投影は、同じサブ画素エリアに位置する前記電源信号線パターンの前記ベース上での正投影によって完全に覆われる、請求項5に記載の表示パネル。 - 前記表示パネルは、
前記複数のサブ画素エリアと1対1で対応する複数のサブ画素駆動回路であって、各々の前記サブ画素駆動回路が何れも駆動トランジスタ及び蓄積容量を含み、前記蓄積容量が、対向して設けられた第一極板及び第二極板を含み、前記第一極板が前記駆動トランジスタのゲートとして兼用され、前記第二極板が、前記第一基板における前記ベースとは反対側に位置する複数のサブ画素駆動回路とを更に含み、
前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、第二方向に沿って延在し、前記電源信号線パターンは、第一電源部及び第二電源部を含み、
前記第一電源部の前記ベース上での正投影は、同じサブ画素エリアに位置する各前記リセット信号線パターンの前記ベース上での正投影とオーバーラップするとともに、同じサブ画素エリアに位置する各前記ゲート線パターンの前記ベース上での正投影とオーバーラップし、前記第二電源部の前記ベース上での正投影は、対応する前記蓄積容量の第二極板の前記ベース上での正投影とオーバーラップし、前記第一方向に沿って、前記第一電源部の幅は、前記第二電源部の幅よりも小さい、請求項1に記載の表示パネル。 - 前記機能膜層は、電源信号線層を更に含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンの少なくとも一部は、第二方向に沿って延在し、
前記機能膜層は、補助電源層を更に含み、前記補助電源層は、各前記サブ画素エリアに設けられた補助電源パターンを含み、前記補助電源パターンの前記ベース上での正投影と、同じサブ画素エリアに位置する電源信号線パターンの前記ベース上での正投影とには、オーバーラップ領域があり、前記補助電源パターンと当該電源信号線パターンとは、当該オーバーラップ領域において結合される、請求項1に記載の表示パネル。 - 前記表示パネルは、前記複数のサブ画素エリアと1対1で対応し、各々が何れも駆動トランジスタ及び第二トランジスタを含む複数のサブ画素駆動回路を更に含み、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、互いに結合された第一電極部及び第二電極部を含み、前記第一電極部は、第二方向に沿って延在し、前記第二電極部は、第三方向に沿って延在し、前記第三方向は、前記第一方向及び前記第二方向の両方に交差し、前記第一電極部は、前記第二トランジスタの半導体部分と前記第二電極部との間に位置し、前記第二電極部は、前記駆動トランジスタのゲートに結合され、
前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影は何れも、対応する前記補助電源パターンの前記ベース上での正投影によって覆われる、請求項13に記載の表示パネル。 - 前記補助電源パターンは、互いに結合された第一補助サブパターン及び第二補助サブパターンを含み、前記第一補助サブパターンは、第二方向に沿って延在し、前記第二補助サブパターンの少なくとも一部は、前記第一方向に沿って延在し、
前記第一補助サブパターンの前記ベース上での正投影は、前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影を覆う、請求項14に記載の表示パネル。 - 前記第一方向に沿って、前記第一補助サブパターンの幅は、対応する前記電源信号線パターンの幅よりも大きい、請求項15に記載の表示パネル。
- 前記第一電極部の前記ベース上での正投影及び前記第二電極部の前記ベース上での正投影は何れも、対応する前記電源信号線パターンの前記ベース上での正投影によって覆われる、請求項14に記載の表示パネル。
- 前記機能膜層は、各サブ画素エリアに位置するゲート線パターン、発光制御信号線パターンを含み、同じ前記サブ画素エリアにおいて、第二方向に沿って、前記ゲート線パターン、前記発光制御信号線パターン、前記リセット信号線パターン及び前記初期化信号線パターンは、順次に配列され、
前記機能膜層は、各サブ画素エリアに位置する電源信号線パターン及びデータ線パターンを更に含み、前記電源信号線パターン及び前記データ線パターンは何れも、前記第二方向に沿って延在する部分を含み、
前記表示パネルは、
前記複数のサブ画素エリアと1対1で対応する発光素子と、
前記複数のサブ画素エリアと1対1で対応し、各々が何れも、駆動トランジスタ、第一トランジスタ、第二トランジスタ、第四トランジスタ、第五トランジスタ、第六トランジスタ及び第七トランジスタを含むサブ画素駆動回路とを更に含み、
同じサブ画素エリアにおいて、前記駆動トランジスタのゲートは、前記第一トランジスタの第二極に結合され、前記駆動トランジスタの第一極は、前記第五トランジスタの第二極に結合され、前記駆動トランジスタの第二極は、前記第一トランジスタの第一極に結合され、
前記第一トランジスタのゲートは、前記ゲート線パターンに結合され、
前記第二トランジスタのゲートは、前記第二方向に沿って隣接する前のサブ画素エリア内の前記リセット信号線パターンに結合され、前記第二トランジスタの第一極は、前記前のサブ画素エリア内の前記ターゲット結合部として使用され、前記第二トランジスタの第二極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、前記ゲート線パターンに結合され、前記第四トランジスタの第一極は、前記データ線パターンに結合され、前記第四トランジスタの第二極は、前記駆動トランジスタの第一極に結合され、
前記第五トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第五トランジスタの第一極は、前記電源信号線パターンに結合され、
前記第六トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第六トランジスタの第一極は、前記駆動トランジスタの第二極に結合され、前記第六トランジスタの第二極は、対応する前記発光素子に結合され、
前記第七トランジスタの第二極は、前記発光素子に結合され、前記第七トランジスタのゲートは、前記リセット信号線パターンに結合され、前記第七トランジスタの第一極は、第二初期化信号線パターンに結合される、請求項1に記載の表示パネル。 - 請求項1~18の何れか一項に記載の表示パネルを含む、表示装置。
- 表示パネルの製作方法であって、
ベース上に機能膜層を製作し、アレイ状に並べられた複数のサブ画素エリアを形成することを含み、
前記機能膜層は、リセット信号線層と、初期化信号線層と、導電接続部層とを含み、
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記リセット信号線パターンは、第一方向に沿って延在し、
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記初期化信号線パターンは、互いに結合された第一本体部分及び第一突出部分を含み、前記第一本体部分は、前記第一方向に沿って延在し、同じサブ画素エリアにおいて、前記第一本体部分の前記ベース上での正投影は、前記第一突出部分の前記ベース上での正投影と、前記リセット信号線パターンの前記ベース上での正投影との間に位置し、
前記導電接続部層は、各前記サブ画素エリアに設けられた導電接続部パターンを含み、同じサブ画素エリアにおいて、前記導電接続部パターンの第一端部の前記ベース上での正投影と、前記第一突出部分の前記ベース上での正投影とには、第一オーバーラップ領域があり、前記第一オーバーラップ領域において、当該第一端部は、当該第一突出部分に結合され、前記導電接続部パターンの第二端部は、その位置するサブ画素エリア内のターゲット結合部に結合され、前記リセット信号線パターンの前記ベース上での正投影は、前記ターゲット結合部の前記ベース上での正投影と、前記初期化信号線パターンの前記ベース上での正投影との間に位置する、表示パネルの製作方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2020/081195 WO2021189323A1 (zh) | 2020-03-25 | 2020-03-25 | 显示面板及其制作方法、显示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023528549A true JP2023528549A (ja) | 2023-07-05 |
Family
ID=77891511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021572435A Pending JP2023528549A (ja) | 2020-03-25 | 2020-03-25 | 表示パネル及びその製作方法、表示装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US11875752B2 (ja) |
EP (1) | EP4131391A4 (ja) |
JP (1) | JP2023528549A (ja) |
KR (1) | KR20220158597A (ja) |
CN (1) | CN114080688A (ja) |
WO (1) | WO2021189323A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022070450A (ja) * | 2020-10-27 | 2022-05-13 | セイコーエプソン株式会社 | 電気光学装置、電子機器 |
CN114267283B (zh) * | 2021-12-29 | 2023-11-07 | 武汉天马微电子有限公司 | 一种显示面板及显示装置 |
CN116762490A (zh) * | 2022-01-10 | 2023-09-15 | 京东方科技集团股份有限公司 | 显示基板和显示装置 |
WO2023230963A1 (zh) * | 2022-06-01 | 2023-12-07 | 京东方科技集团股份有限公司 | 显示面板及显示装置 |
CN115631712A (zh) * | 2022-09-29 | 2023-01-20 | 武汉华星光电半导体显示技术有限公司 | 显示面板 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3612494B2 (ja) * | 2001-03-28 | 2005-01-19 | 株式会社日立製作所 | 表示装置 |
KR100635509B1 (ko) | 2005-08-16 | 2006-10-17 | 삼성에스디아이 주식회사 | 유기 전계발광 표시장치 |
CN102473368B (zh) * | 2009-07-16 | 2014-09-17 | 夏普株式会社 | 有源矩阵基板和有源矩阵型显示装置 |
KR101640192B1 (ko) * | 2014-08-05 | 2016-07-18 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
KR102471333B1 (ko) | 2015-02-12 | 2022-11-29 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
KR102504948B1 (ko) | 2016-06-14 | 2023-03-03 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
CN107479227A (zh) * | 2017-07-06 | 2017-12-15 | 惠科股份有限公司 | 一种电路板及其制作方法 |
KR102448030B1 (ko) * | 2017-09-21 | 2022-09-28 | 삼성디스플레이 주식회사 | 표시장치 |
KR102367273B1 (ko) * | 2017-10-31 | 2022-02-23 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
KR102556020B1 (ko) * | 2018-01-31 | 2023-07-17 | 삼성디스플레이 주식회사 | 박막트랜지스터 어레이 기판 및 유기발광표시장치 |
CN208173203U (zh) * | 2018-05-29 | 2018-11-30 | 北京京东方技术开发有限公司 | 显示面板及显示装置 |
CN110265458B (zh) * | 2019-06-27 | 2021-12-03 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示面板及显示装置 |
CN110731014B (zh) * | 2019-09-10 | 2023-04-18 | 京东方科技集团股份有限公司 | 显示面板及显示装置 |
CN110690265B (zh) * | 2019-10-29 | 2022-07-26 | 京东方科技集团股份有限公司 | 一种显示基板及其制作方法、显示装置 |
CN113196486A (zh) * | 2019-11-29 | 2021-07-30 | 京东方科技集团股份有限公司 | 显示基板及其制作方法、显示装置 |
EP4068259A4 (en) * | 2019-11-29 | 2022-11-23 | BOE Technology Group Co., Ltd. | DISPLAY SUBSTRATE AND METHOD OF MAKING THEREOF, AND DISPLAY APPARATUS |
-
2020
- 2020-03-25 US US17/258,851 patent/US11875752B2/en active Active
- 2020-03-25 EP EP20897672.0A patent/EP4131391A4/en active Pending
- 2020-03-25 JP JP2021572435A patent/JP2023528549A/ja active Pending
- 2020-03-25 WO PCT/CN2020/081195 patent/WO2021189323A1/zh unknown
- 2020-03-25 KR KR1020217036961A patent/KR20220158597A/ko unknown
- 2020-03-25 CN CN202080000372.8A patent/CN114080688A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20210358420A1 (en) | 2021-11-18 |
WO2021189323A9 (zh) | 2021-12-16 |
EP4131391A1 (en) | 2023-02-08 |
CN114080688A (zh) | 2022-02-22 |
EP4131391A4 (en) | 2023-10-25 |
KR20220158597A (ko) | 2022-12-01 |
US11875752B2 (en) | 2024-01-16 |
WO2021189323A1 (zh) | 2021-09-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111508977B (zh) | 一种显示面板及其制作方法、显示装置 | |
US11469291B2 (en) | Display panel, method of manufacturing the same, and display device | |
WO2021227760A1 (zh) | 一种显示面板及其制作方法、显示装置 | |
JP2023528549A (ja) | 表示パネル及びその製作方法、表示装置 | |
CN113853643B (zh) | 显示基板及其制作方法、显示装置 | |
US20220406874A1 (en) | Display panel, method of manufacturing the same and display device | |
JP7401064B2 (ja) | 表示パネル及びその製作方法、表示装置 | |
EP4113612A1 (en) | Display substrate and manufacturing method therefor, and display apparatus | |
EP4141858A1 (en) | Display panel and display apparatus | |
WO2022041244A9 (zh) | 一种显示基板及其制作方法、显示装置 | |
CN114361186A (zh) | 显示基板和显示装置 | |
CN114361185A (zh) | 显示面板及其制备方法、显示装置 | |
CN114207696A (zh) | 显示面板及其制作方法、显示装置 | |
CN114616616B (zh) | 一种显示基板及其制作方法、显示装置 | |
CN114450797B (zh) | 一种显示基板及其制作方法、显示装置 | |
CN114694590B (zh) | 显示装置及其制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230320 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240206 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20240501 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240521 |