JP2023520815A

JP2023520815A - バイアス電流発生回路及びフラッシュメモリ

Info

Publication number: JP2023520815A
Application number: JP2022562060A
Authority: JP
Inventors: 有慧李; ▲麗▼娟朱
Original assignee: CSMC Technologies Fab2 Co Ltd
Current assignee: CSMC Technologies Fab2 Co Ltd
Priority date: 2020-04-29
Filing date: 2020-12-09
Publication date: 2023-05-19
Anticipated expiration: 2040-12-09
Also published as: WO2021218160A1; CN113568460A; JP7490077B2; CN113568460B; US20230095590A1

Abstract

バイアス電流発生回路及びフラッシュメモリを提供する。バイアス電流発生回路は、バイアス電流の発生に必要な電圧を供給するための電圧源（１００）と、入力端子が電圧源（１００）に接続され、制御端子が制御信号を受信し、制御信号に応じてオン／オフを制御するスイッチング回路（２００）と、スイッチング回路（２００）がオンになるとき、バイアス電流を発生させることに用いられ、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを備え、第１のＭＯＳトランジスタの入力端子及び第１のＭＯＳトランジスタの制御端子はいずれもスイッチング回路（２００）の出力端子に接続され、第１のＭＯＳトランジスタの出力端子はそれぞれ第２のＭＯＳトランジスタの入力端子及び第２のＭＯＳトランジスタの制御端子に接続され、第２のＭＯＳトランジスタの出力端子は接地される電流発生回路（３００）と、を備える。【選択図】図２

Description

本願は、半導体の技術分野に関し、特にバイアス電流発生回路及びフラッシュメモリに関する。

本願は、２０２０年０４月２９日に中国特許庁に提出された、出願番号が２０２０１０３５３３７７．０、発明の名称が「バイアス電流発生回路及びフラッシュメモリ」の中国特許出願の優先権を主張し、その全内容が引用により本願に組み込まれている。

以下の記述は本願に関する背景情報を提供するに過ぎず、必ずしも従来技術を構成するものではない。

図１に示すように、典型的なバイアス電流発生回路には、電流が０アンペアの状態及び正常動作電流状態という２つの定常状態の動作点があり、バイアス電流発生回路は、電流が０アンペアの状態を解除するには、回路の起動を行うための起動回路が必要であり、起動回路は、通常、バイアス電流発生回路を正常動作電流状態にするには一定の時間がかかり、バイアス電流のビルドアップ時間が長い。フラッシュ統合設計（ＦｌａｓｈＩＰ）は、バイアス電流のビルドアップ時間に対する要件が高く、バイアス電流のビルドアップ時間が非常に短い必要があり、この典型的なバイアス電流発生回路はＦｌａｓｈＩＰに求められるバイアス電流の要件を満たすことができない。

本願の様々な実施例によれば、バイアス電流発生回路及びフラッシュメモリを提供する。

バイアス電流発生回路であって、
バイアス電流の発生に必要な電圧を供給するための電圧源と、
入力端子が前記電圧源に接続され、制御端子が制御信号を受信し、前記制御信号に応じてオン／オフを制御するスイッチング回路と、
スイッチング回路がオンになると、バイアス電流を発生させることに用いられ、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの入力端子及び前記第１のＭＯＳトランジスタの制御端子はいずれも前記スイッチング回路の出力端子に接続され、前記第１のＭＯＳトランジスタの出力端子はそれぞれ前記第２のＭＯＳトランジスタの入力端子及び前記第２のＭＯＳトランジスタの制御端子に接続され、前記第２のＭＯＳトランジスタの出力端子は接地される電流発生回路と、を備える。

フラッシュメモリであって、前記いずれか一項に記載のバイアス電流発生回路を備える。

本願の１つ又は複数の実施例の詳細は以下の図面及び説明に記載されている。本願の他の特徴、目的及び利点は、明細書、図面及び特許請求の範囲から明らかになる。

本願の実施例又は例示的な技術の技術案をより明確に説明するために、以下、実施例又は例示的な技術の説明に必要な図面を簡単に説明する。以下の説明における図面は単に本願のいくつかの実施例であり、当業者であれば、創造的な労力を要することなくこれらの図面に基づいて他の実施例の図面を取得できることは明らかである。

典型的なバイアス電流発生回路の回路図である。一実施例におけるバイアス電流発生回路の回路ブロック図である。一実施例におけるバイアス電流発生回路の回路図である。

本明細書に使用される半導体分野の用語は当業者が一般的に使用する技術用語であり、例えば、Ｐ型及びＮ型不純物の場合、ドーピング濃度を容易に区別するために、Ｐ＋型は高ドーピング濃度のＰ型を表し、Ｐ型は中ドーピング濃度のＰ型を表し、Ｐ－型は低ドーピング濃度のＰ型を表し、Ｎ＋型は高ドーピング濃度のＮ型を表し、Ｎ型は中ドーピング濃度のＮ型を表し、Ｎ－型は低ドーピング濃度のＮ型を表す。

図２に示すように、一実施例では、バイアス電流発生回路を提供し、
バイアス電流の発生に必要な電圧を供給するための電圧源１００と、
入力端子が前記電圧源１００に接続され、制御端子が制御信号を受信し、前記制御信号に応じてオン／オフを制御するスイッチング回路２００と、
スイッチング回路２００がオンになると、バイアス電流を発生させることに用いられ、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの入力端子及び前記第１のＭＯＳトランジスタの制御端子はいずれも前記スイッチング回路２００の出力端子に接続され、前記第１のＭＯＳトランジスタの出力端子はそれぞれ前記第２のＭＯＳトランジスタの入力端子及び前記第２のＭＯＳトランジスタの制御端子に接続され、前記第２のＭＯＳトランジスタの出力端子は接地される電流発生回路３００と、を備える。

一実施例では、前記電圧源の数は１であり、前記電圧源の電圧は１．３ボルト以上１．５ボルト以下である。

一実施例では、前記制御信号が高レベルになると、前記スイッチング回路がオフになり、前記制御信号が低レベルになると、前記スイッチング回路がオンになる。

一実施例では、前記制御信号が低レベルになると、前記スイッチング回路がオフになり、前記制御信号が高レベルになると、前記スイッチング回路がオンになる。

第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタはいずれもダイオード接続されたＭＯＳトランジスタであり、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの閾値電圧によって電圧差を発生させ、さらにバイアス電流を発生させる。

一実施例では、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタはいずれも第１の導電型ＭＯＳトランジスタであり、前記第１のＭＯＳトランジスタは真性ＭＯＳトランジスタ、前記第２のＭＯＳトランジスタは外因性ＭＯＳトランジスタである。

本願のバイアス電流発生回路では、バイアス電流を発生させるための電流発生回路について、スイッチング回路がオンになると、電圧源はスイッチング回路によって電流発生回路の第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタにバイアス電流を発生させるための電圧を供給し、さらにバイアス電流を発生させ、該バイアス電流発生回路は起動回路を必要とせずに正常電流動作状態に入って必要なバイアス電流を発生させることができる。このため、起動回路を使用してバイアス電流を発生させる回路に比べて、本願は、バイアス電流のビルドアップ時間が短く、ｆｌａｓｈＩＰに求められるバイアス電流のビルドアップ時間の要件を満たす。

さらに、単電源超低消費電力プロセスでは、ＮＭＯＳトランジスタであるかＰＭＯＳトランジスタであるかにかかわらず、閾値電圧が高い。そして、第１のＭＯＳトランジスタはボディ効果があり、閾値電圧がさらに高く、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの制御端子及び出力端子の電圧を加算した値は、極端な場合、１．３ボルトに近いか又は１．３ボルトを超える可能性があり、電圧源ＶＤＤに選択可能な電位が３ボルト以上であるとき、バイアス電流は一般的に大きく、他の回路の動作の需要を満たすことができる。一方、電圧源ＶＤＤに選択可能な電位が１．５ボルトのみであり、且つ電圧源ＶＤＤの実際の電圧値が１．３ボルトであるとき、ＴＴプロセスコーナーで回路が十分なバイアス電流を供給できるにもかかわらず、ＭＯＳトランジスタのプロセスコーナーがＳＳにバイアスされるか又は低温で応用される場合、バイアス電流は大幅に小さくなり、所望の値から完全に逸脱し、その結果、他の回路が正常に動作できない。本願のバイアス電流発生回路では、第１のＭＯＳトランジスタが真性ＭＯＳトランジスタ、第２のＭＯＳトランジスタが外因性ＭＯＳトランジスタである場合、第１のＭＯＳトランジスタの制御端子及び出力端子の電圧は０ボルトに近く、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの制御端子及び出力端子の電圧を加算した値は、極端な場合、１．３ボルトよりも小さいことで、電圧源ＶＤＤの実際の電圧値が１．３ボルトであるとき、ＭＯＳトランジスタのプロセスコーナーがＳＳにバイアスされるか又は低温で応用されると、バイアス電流が大幅に小さくなり、所望の値から完全に逸脱し、その結果、他の回路が正常に動作できないという問題を回避する。一方、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタはいずれもダイオード接続されたＭＯＳトランジスタであり、即ち、第１のＭＯＳトランジスタの制御端子は第１のＭＯＳトランジスタの入力端子に接続され、第２のＭＯＳトランジスタの制御端子は第２のＭＯＳトランジスタの入力端子に接続されることで、第１のＭＯＳトランジスタの制御端子及び第２のＭＯＳトランジスタの制御端子にできるだけ高い電位を受けさせることができ、それによって第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタ（特に第１のＭＯＳトランジスタ）を正常にオンできることをできるだけ確保する。従って、どのような条件でも第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタはいずれもオンすることができ、特定のプロセスコーナー及び低温ではバイアス電流ＩＢが非常に小さくなるという問題は発生しない。

ここで、プロセスコーナーについて説明を追加する。バイポーラトランジスタとは異なり、異なるチップ同士及び異なるバッチのウエハ上のチップ同士は、金属酸化物半導体電界効果トランジスタ（ＭＯＳトランジスタ）のパラメータが非常に大きい。デジタル回路の設計の便宜上、プロセスコーナーの形に応じてＭＯＳトランジスタの性能範囲を分け、ＮＭＯＳ及びＰＭＯＳトランジスタの速度変動範囲を４つのコーナーで画定された矩形内に制限する。これらの４つのコーナーはそれぞれ、高速ＮＦＥＴと高速ＰＦＥＴ、低速ＮＦＥＴと低速ＰＦＥＴ、高速ＮＦＥＴと低速ＰＦＥＴ、及び低速ＮＦＥＴと高速ＰＦＥＴである。５つのプロセスコーナーのモードを使用する場合、ＴＴ、ＦＦ、ＳＳ、ＦＳ、及びＳＦという５つのプロセスコーナーがあり、ＴＴとは、ＮＦＥＴ－Ｔｙｐｉｃａｌｃｏｒｎｅｒ＆ＰＦＥＴ－Ｔｙｐｉｃａｌｃｏｒｎｅｒであり、ＦＳとは、ＮＦＥＴ－Ｆａｓｔｃｏｒｎｅｒ＆ＰＦＥＴ－Ｓｌｏｗｃｏｒｎｅｒである。Ｔｙｐｉｃａｌとは、ＭＯＳトランジスタの駆動電流が１つの平均値であることを示し、Ｆａｓｔとは、ＭＯＳトランジスタの駆動電流がその最大値であることを示し、Ｓｌｏｗとは、ＭＯＳトランジスタの駆動電流がその最小値（この電流はＩｄｓ電流である）であることを示す。測定の観点から、キャリア移動度（Ｃａｒｒｉｅｒｍｏｂｉｌｉｔｙ）の速さとして理解される場合もある。

一実施例では、前記第１のＭＯＳトランジスタ又は前記第２のＭＯＳトランジスタは第１の導電型ＭＯＳトランジスタであり、前記第１のＭＯＳトランジスタは真性ＭＯＳトランジスタ、前記第２のＭＯＳトランジスタは外因性ＭＯＳトランジスタである。即ち、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは異なる導電型のＭＯＳトランジスタである。

一実施例では、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタはいずれも第２の導電型ＭＯＳトランジスタであり、前記第１のＭＯＳトランジスタは真性ＭＯＳトランジスタ、前記第２のＭＯＳトランジスタは外因性ＭＯＳトランジスタである。

一実施例では、前記スイッチング回路は第３ＭＯＳトランジスタであり、前記スイッチング回路がオンになると、前記第３ＭＯＳトランジスタは線形領域で動作する。

一実施例では、前記第３ＭＯＳトランジスタは第２の導電型ＭＯＳトランジスタであり、第２の導電型と第１の導電型は反対の導電型である。

一実施例では、前記第３ＭＯＳトランジスタは第１の導電型ＭＯＳトランジスタである。

一実施例では、第１のＭＯＳトランジスタは真性ＮＭＯＳトランジスタ、第２のＭＯＳトランジスタは普通のＮＭＯＳトランジスタ、第３ＭＯＳトランジスタはＰＭＯＳトランジスタである。このとき、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタの基板は接地され、第３ＭＯＳトランジスタの基板は、例えば、電圧源１００などの電源に接続される。

一実施例では、第１のＭＯＳトランジスタはＰＭＯＳトランジスタ、第２のＭＯＳトランジスタは普通のＮＭＯＳトランジスタ、第３ＭＯＳトランジスタはＰＭＯＳトランジスタである。

一実施例では、第１のＭＯＳトランジスタは真性ＮＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３ＭＯＳトランジスタはいずれも普通のＮＭＯＳトランジスタである。

一実施例では、第１のＭＯＳトランジスタはＰＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３ＭＯＳトランジスタはいずれも普通のＰＭＯＳトランジスタである。

一実施例では、前記電流発生回路３００は分圧抵抗Ｒ１をさらに備え、前記分圧抵抗Ｒ１の一端は前記スイッチング回路２００の出力端子に接続され、前記分圧抵抗の他端はそれぞれ第１のＭＯＳトランジスタの入力端子及び第１のＭＯＳトランジスタの制御端子に接続される。ボディ効果が発生する理由は、出力端子の電位が基板の電位よりも高いことであり、電圧差が大きいほど、ボディ効果が顕著になり、閾値電圧が高くなる。分圧抵抗Ｒ１は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの間ではなく、スイッチング回路２００の出力端子と第１のＭＯＳトランジスタとの間に接続されることで、第１のＭＯＳトランジスタの出力端子の電位の基板の電位に対する電圧差がより小さくなる。このようにして、第１のＭＯＳトランジスタのボディ効果を小さくし、第１のＭＯＳトランジスタの閾値電圧を小さくし、高いバイアス電流をより容易に得ることができる。また、電圧源の電圧が１．６５ボルトに上がると、発生するバイアス電流ＩＢが増大する。増大したバイアス電流ＩＢは抵抗Ｒ１上で大きな電圧降下が発生するが、電圧源の電圧が変化せず、このとき、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの制御端子及び出力端子の電圧を加算した値はその分小さくなり、バイアス電流ＩＢはＭＯＳトランジスタの制御端子及び出力端子の電圧と閾値電圧ＶＴとの差の２乗に比例し、ＭＯＳトランジスタの閾値電圧ＶＴは固定値であり、ＭＯＳトランジスタの制御端子及び出力端子の電圧が小さくなると、バイアス電流ＩＢはその分小さくなる。抵抗Ｒは負帰還の作用を発揮することにより、バイアス電流ＩＢの変化は非常に大きくなることがない。

一実施例では、前記分圧抵抗Ｒ１は可変抵抗であり、必要に応じて抵抗Ｒ１の抵抗値を直接調整できるため、バイアス電流発生回路の分圧抵抗は可変抵抗の最大抵抗値とゼロとの間で変化し、それによりバイアス電流発生回路は測定可能性に優れている。

一実施例では、前記分圧抵抗Ｒ１は、例えば、２２０キロオーム、２３０キロオーム、２５０キロオーム、２７０キロオーム、３００キロオーム、３５０キロオーム、４００キロオーム、４５０キロオームなどの固定抵抗である。バイアス電流発生回路における静的消費電力の要件に応じて分圧抵抗Ｒ１の抵抗値を選択することができる。

図３に示すように、一実施例では、スイッチング回路はＰＭＯＳトランジスタＭ００、第１のＭＯＳトランジスタは真性ＮＭＯＳトランジスタＭ０１、第２のＭＯＳトランジスタは普通のＮＭＯＳトランジスタＭ０２である。ＭＯＳトランジスタＭ００のソース及び基板は電圧源ＶＤＤの出力端子に接続され、ＭＯＳトランジスタＭ００のゲートは制御信号に接続され、ＭＯＳトランジスタＭ００のドレインは分圧抵抗Ｒ１の一端に接続され、分圧抵抗Ｒ１の他端はそれぞれＭＯＳトランジスタＭ０１のドレイン及びＭＯＳトランジスタＭ０１のゲートに接続され、ＭＯＳトランジスタＭ０１のソースはそれぞれＭＯＳトランジスタＭ０２のドレイン及びＭＯＳトランジスタＭ０２のゲートに接続され、ＭＯＳトランジスタＭ０２のソース及び基板、ＭＯＳトランジスタＭＯ１の基板は接地される。即ち、ＭＯＳトランジスタＭ０１及びＭＯＳトランジスタＭ０２はいずれもダイオード接続されたＭＯＳトランジスタである。制御信号が高レベルになると、ＭＯＳトランジスタＭ００はオフになり、バイアス電流発生回路全体は動作せず、バイアス電流が発生しない。このとき、バイアス電流発生回路の静的消費電力は０である。制御信号が低レベルになると、ＭＯＳトランジスタＭ００はオンになり、線形領域で動作し、ＭＯＳトランジスタＭ００のインピーダンスはほほゼロであり、無視できる。このとき、バイアス電流発生回路のバイアス電流ＩＢ≒（ＶＤＤ－ＶＧＳ１－ＶＧＳ２）／Ｒ１であり、ここで、ＶＤＤは電圧源ＶＤＤの電圧、ＶＧＳ１はＭＯＳトランジスタＭ０１のゲートのソースに対する電圧、ＶＧＳ２はＭＯＳトランジスタＭ０２のゲートのソースに対する電圧、Ｒ１は分圧抵抗Ｒ１の抵抗値である。

一実施例では、前記分圧抵抗の抵抗値は２００キロオーム以上５００キロオーム以下であり、例えば、２２０キロオーム、２３０キロオーム、２５０キロオーム、２７０キロオーム、３００キロオーム、３５０キロオーム、４００キロオーム、４５０キロオームなどである。他の実施例では、バイアス電流発生回路における静的消費電力の要件に応じて分圧抵抗の抵抗値を選択する。

一実施例では、前記バイアス電流発生回路は単電源超低消費電力プロセスに用いられる。

上記バイアス電流発生回路は、バイアス電流の発生に必要な電圧を供給するための電圧源と、入力端子が前記電圧源に接続され、制御端子が制御信号を受信し、前記制御信号に応じてオン／オフを制御するスイッチング回路と、スイッチング回路がオンになると、バイアス電流を発生させることに用いられ、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの入力端子及び前記第１のＭＯＳトランジスタの制御端子はいずれも前記スイッチング回路の出力端子に接続され、前記第１のＭＯＳトランジスタの出力端子はそれぞれ前記第２のＭＯＳトランジスタの入力端子及び前記第２のＭＯＳトランジスタの制御端子に接続され、前記第２のＭＯＳトランジスタの出力端子は接地される電流発生回路と、を備える。本手段では、バイアス電流を発生させるための電流発生回路は第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを備え、第１のＭＯＳトランジスタの入力端子及び制御端子はいずれも前記スイッチング回路の出力端子に接続され、スイッチング回路の入力端子は電圧源に接続され、前記第１のＭＯＳトランジスタの出力端子はそれぞれ前記第２のＭＯＳトランジスタの入力端子及び制御端子に接続され、前記第２のＭＯＳトランジスタの出力端子は接地され、スイッチング回路がオンになると、電圧源はスイッチング回路によって電流発生回路の第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタにバイアス電流を発生させるための電圧を供給し、さらにバイアス電流を発生させ、該バイアス電流発生回路は起動回路を必要とせずに正常電流動作状態に入って必要なバイアス電流を発生させることができ、起動回路を使用してバイアス電流を発生させる回路に比べて、本願はバイアス電流のビルドアップ時間が短く、ｆｌａｓｈＩＰに求められるバイアス電流のビルドアップ時間の要件を満たす。

フラッシュメモリであって、上記いずれか一項に記載のバイアス電流発生回路を備える。

一実施例では、前記フラッシュメモリは単電源超低消費電力プロセスで形成されるフラッシュメモリである。

上記フラッシュメモリは、上記いずれか一項に記載のバイアス電流発生回路を備える。本手段では、フラッシュメモリのバイアス電流を発生させるための電流発生回路は第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを備え、第１のＭＯＳトランジスタの入力端子及び第１のＭＯＳトランジスタの制御端子はいずれも前記スイッチング回路の出力端子に接続され、スイッチング回路の入力端子は電圧源に接続され、前記第１のＭＯＳトランジスタの出力端子はそれぞれ前記第２のＭＯＳトランジスタの入力端子及び前記第２のＭＯＳトランジスタの制御端子に接続され、前記第２のＭＯＳトランジスタの出力端子は接地され、スイッチング回路がオンになると、電圧源はスイッチング回路によって電流発生回路の第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタにバイアス電流を発生させるための電圧を供給し、さらにバイアス電流を発生させ、該バイアス電流発生回路は起動回路を必要とせずに正常電流動作状態に入って必要なバイアス電流を発生させることができ、起動回路を使用してバイアス電流を発生させる回路に比べて、本願はバイアス電流のビルドアップ時間が短く、ｆｌａｓｈＩＰに求められるバイアス電流のビルドアップ時間の要件を満たす。

以上のような実施例の各技術的特徴を任意に組み合わせることができ、説明を簡潔にするために、上記実施例の各技術的特徴のすべての可能な組合せを説明していないが、これらの技術的特徴の組合せが矛盾しない限り、本明細書に記載の範囲に属すると理解すべきである。

以上のような実施例は本願のいくつかの実施形態を表しているに過ぎず、その説明は具体的かつ詳細であるが、特許出願の範囲を限定するものとして理解すべきではない。ただし、当業者であれば、本願の概念から逸脱せずに、種々の変形や改良を行うことができ、これらも本願の保護範囲に属する。従って、本願の特許の保護範囲は添付の特許請求の範囲に準じるべきである。

Claims

バイアス電流発生回路であって、
バイアス電流の発生に必要な電圧を供給するための電圧源と、
入力端子が前記電圧源に接続され、制御端子が制御信号を受信し、前記制御信号に応じてオン／オフを制御するスイッチング回路と、
スイッチング回路がオンになると、バイアス電流を発生させることに用いられ、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの入力端子及び前記第１のＭＯＳトランジスタの制御端子はいずれも前記スイッチング回路の出力端子に接続され、前記第１のＭＯＳトランジスタの出力端子はそれぞれ前記第２のＭＯＳトランジスタの入力端子及び前記第２のＭＯＳトランジスタの制御端子に接続され、前記第２のＭＯＳトランジスタの出力端子は接地される電流発生回路と、を備える、バイアス電流発生回路。
前記電流発生回路は分圧抵抗をさらに備え、前記分圧抵抗の一端は前記スイッチング回路の出力端子に接続され、前記分圧抵抗の他端はそれぞれ第１のＭＯＳトランジスタの入力端子及び前記第１のＭＯＳトランジスタの制御端子に接続される、請求項１に記載のバイアス電流発生回路。
前記分圧抵抗は可変抵抗である、請求項２に記載のバイアス電流発生回路。
前記分圧抵抗は固定抵抗である、請求項２に記載のバイアス電流発生回路。
前記制御信号が高レベルになると、前記スイッチング回路がオフになり、前記制御信号が低レベルになると、前記スイッチング回路がオンになる、請求項１に記載のバイアス電流発生回路。
前記スイッチング回路は第３ＭＯＳトランジスタであり、前記スイッチング回路がオンになるとき、前記第３ＭＯＳトランジスタは線形領域で動作する、請求項１に記載のバイアス電流発生回路。
前記第３ＭＯＳトランジスタは第２の導電型ＭＯＳトランジスタである、請求項６に記載のバイアス電流発生回路。
前記第３ＭＯＳトランジスタは第１の導電型ＭＯＳトランジスタである、請求項６に記載のバイアス電流発生回路。
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタはいずれも第１の導電型ＭＯＳトランジスタであり、前記第１のＭＯＳトランジスタは真性ＭＯＳトランジスタ、前記第２のＭＯＳトランジスタは外因性ＭＯＳトランジスタである、請求項１に記載のバイアス電流発生回路。
前記第１のＭＯＳトランジスタ又は前記第２のＭＯＳトランジスタは第１の導電型ＭＯＳトランジスタであり、前記第１のＭＯＳトランジスタは真性ＭＯＳトランジスタ、前記第２のＭＯＳトランジスタは外因性ＭＯＳトランジスタである、請求項１に記載のバイアス電流発生回路。
前記分圧抵抗の抵抗値は２００キロオーム以上５００キロオーム以下である、請求項２に記載のバイアス電流発生回路。
前記電圧源の数は１であり、前記電圧源の電圧は１．３ボルト以上１．５ボルト以下である、請求項１に記載のバイアス電流発生回路。
前記電圧源の数は１であり、前記電圧源の電圧は１．３ボルト以上１．５ボルト以下である、請求項１に記載のバイアス電流発生回路。
前記バイアス電流発生回路は単電源超低消費電力プロセスに用いられる、請求項１に記載のバイアス電流発生回路。
請求項１に記載のバイアス電流発生回路を備える、フラッシュメモリ。