JP2023510514A - ２つの半導体基板を接合するためのプロセス - Google Patents
２つの半導体基板を接合するためのプロセス Download PDFInfo
- Publication number
- JP2023510514A JP2023510514A JP2022539423A JP2022539423A JP2023510514A JP 2023510514 A JP2023510514 A JP 2023510514A JP 2022539423 A JP2022539423 A JP 2022539423A JP 2022539423 A JP2022539423 A JP 2022539423A JP 2023510514 A JP2023510514 A JP 2023510514A
- Authority
- JP
- Japan
- Prior art keywords
- bonding
- substrate
- substrates
- temperature
- process according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 101
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 title claims description 42
- 238000005304 joining Methods 0.000 claims abstract description 11
- 230000010070 molecular adhesion Effects 0.000 claims abstract description 10
- 238000000137 annealing Methods 0.000 claims abstract description 4
- 238000010438 heat treatment Methods 0.000 claims description 12
- 238000004320 controlled atmosphere Methods 0.000 claims description 8
- 230000032798 delamination Effects 0.000 claims description 4
- 230000002269 spontaneous effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 39
- 230000007547 defect Effects 0.000 description 15
- 239000002131 composite material Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 239000007789 gas Substances 0.000 description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical group [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 7
- 229910001868 water Inorganic materials 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 230000002209 hydrophobic effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000001627 detrimental effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- -1 argon ions Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002052 molecular layer Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007725 thermal activation Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
- Led Devices (AREA)
Abstract
本発明は、第１の基板と第２の基板（２）とを密接に接触させて、結合界面（４）を有するアセンブリを形成するステップａ）と、予め定められた第１の温度よりも高い第１の温度で結合界面（４）を反応アニールするステップｂ）であって、このステップｂ）が接合界面で気泡を生成する、ステップｂ）と、結合界面（４）で２つの基板を少なくとも部分的に剥離して気泡を排除するステップｃ）と、第１の基板と第２の基板（２）とを結合界面（４）で元の密接な接触状態に至らせてアセンブリを再形成するステップｄ）とを含む、分子接着によって２つの半導体基板を接合するプロセスに関する。【選択図】 図１
Description
本発明は、マイクロエレクトロニクス部品用の半導体材料の分野に関する。特に、本発明は、分子接着によって２つの半導体基板を接合するためのプロセスに関する。
分子接着による基板の接合（「直接ウエハボンディング」）は、マイクロエレクトロニクス、オプトエレクトロニクス、及び、微小電気機械システムの分野、例えばシリコンオンインシュレータ基板、多接合光起電力セルを製造するための分野、及び、３Ｄ構造を製造するための分野において用途を有するよく知られた技術である。
この技術によれば、２つの基板が密接に接触され、それにより、これらの基板の表面が、それらの表面間に原子結合及び／又は分子結合が形成されるように十分に互いに近接される。このようにして、ポリマー又は接着剤層などの中間接着層を使用せずに、２つの接触面間に接着力が生み出される。
その後、得られたアセンブリは、接着を強化するために、一般に、基板の性質及び想定される用途に応じて、５０℃～１２００℃の間で変化し得る温度で熱処理に晒される。
場合によっては、分子接着による接合が、結合界面に結合欠陥と呼ばれる欠陥の出現をもたらす。これらは「バブル」タイプの欠陥（「ボンディングボイド」）となる場合がある。結合欠陥は、接合された基板の表面間のガス種の捕捉及び蓄積に起因する場合がある。これらの種は、接合前の前処理中に基板の表面に吸着された種に対応する場合がある。これらの種は、特に、基板が密接に接触されるとき又は結合を強化するためのアニール中に発生する、化学反応、特に水の化学反応からの残留物に対応する場合がある。
接合界面に結合欠陥が存在すると、製造される構造の品質に非常に悪影響を及ぼす。例えば、接合ステップの後に、切削又はスマートカット（Ｓｍａｒｔ Ｃｕｔ）（登録商標）技術を使用することによって層を形成するべく２つの基板のうちの一方を薄くするステップが続く場合、結合欠陥の場所において２つの表面間に接着が存在しないと、この場所で薄層が局所的に裂けてしまう結果となる場合がある。
更に、例えば、ＳｉＣから形成されるキャリア基板に接合される単結晶炭化ケイ素（ＳｉＣ）の薄層を備える複合構造が垂直電力デバイスの製造を目的とする場合には、薄層とキャリア基板との間の良好な熱伝導及び電気伝導が必要とされる。
複合構造を生じさせる基板を接合するために、直接結合を実行するための２つの主要な手法、すなわち、親水手法及び疎水手法が存在する。
親水手法では、２つの基板の表面が、特に自然酸化物の層を生成することによってそれらの表面を親水性にするように処理される。２つの基板間の接着力に関与する原子結合及び／又は分子結合の形成を促進するために、２つの基板間に水の層が存在する。しかしながら、結合界面に自然酸化物の層が存在すると、２つの基板間の電気伝導に影響を与えてこれを悪化させる。
疎水手法では、２つの基板の表面が疎水性になるように処理される。すなわち、自然酸化物の層が除去され、基板間の水の存在が制限される。水の存在を更に制限するために、２つの基板間の接合は、無水雰囲気又は真空などの制御された雰囲気下で実施される場合がある。この手法を使用して互いに接合された２つの基板は、良好な垂直方向の電気伝導及び熱伝導を示す（Ｙｕｓｈｉｎ ｅｔ ａｌ、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８４（２０）、３９９３－３９９５、２００４）。しかしながら、これらの状態は、産業環境で取得するには複雑な場合がある。更に、出願人は、この手法を使用して接合された２つのＳｉＣ基板が７００℃を超える温度に晒されると、加圧気泡が２つの基板間の界面に生じて結合の品質に悪影響を及ぼし得ることを観察した。これは、とりわけ、例えばスマートカット法を使用して層転写を実行するべく、そのような気泡が現れる温度を超える温度で２つの基板を接合して形成されたアセンブリが熱処理に晒されなければならない場合に厄介である。
例えば、Ｆ．ＭＵ ｅｔ ａｌ（４ｔｈ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｂｏｎｄｉｎｇ ｆｏｒ ３Ｄ Ｉｎｔｅｇｒａｔｉｏｎ（ＬＴＢ－３Ｄ）、２０１４年７月１５～１６日）によって説明されているように、活性表面の結合（「表面活性結合」、すなわち、ＳＡＢ）に基づく他の手法も存在する。接合されるべき２つの基板の表面は、これらの基板を低温で互いに接合する前にそれらの基板の表面を活性化するべく原子衝撃に晒される。この手法により、２つの基板間で非常に優れた接着力を得ることができるが、２つの基板間の界面にアモルファス層が形成される。このアモルファス層の存在は、一般に、２つの基板間の導電率を悪化させる。
本発明は、前述の欠点の全て又は一部を克服することを目的としている。本発明は、接合界面の良好な電気伝導及び熱伝導を可能にするとともに、結合欠陥の数を減らし或いは更にはそれらの結合欠陥の出現を完全に防ぐ、分子接着によって２つの半導体基板を接合するためのプロセスに関する。
この目的を達成するために、本発明の主題は、
第１及び第２の基板を密接に接触させて、結合界面を有するアセンブリを形成するステップａ）と、
予め定められた第１の温度よりも高い第１の温度で結合界面を反応アニールするステップｂ）であって、このステップｂ）が結合界面で気泡を生成する、ステップｂ）と、
を含む、分子接着によって２つの半導体基板を接合するためのプロセスであって、
結合界面で２つの基板を少なくとも部分的に剥離して気泡を排除するステップｃ）と、
第１及び第２の基板を結合界面で元の密接な接触状態に至らせてアセンブリを再形成するステップｄ）と、
を含むことを特徴とする接合プロセスを提供する。
第１及び第２の基板を密接に接触させて、結合界面を有するアセンブリを形成するステップａ）と、
予め定められた第１の温度よりも高い第１の温度で結合界面を反応アニールするステップｂ）であって、このステップｂ）が結合界面で気泡を生成する、ステップｂ）と、
を含む、分子接着によって２つの半導体基板を接合するためのプロセスであって、
結合界面で２つの基板を少なくとも部分的に剥離して気泡を排除するステップｃ）と、
第１及び第２の基板を結合界面で元の密接な接触状態に至らせてアセンブリを再形成するステップｄ）と、
を含むことを特徴とする接合プロセスを提供する。
単独で又は任意の技術的に実現可能な組み合わせで解釈される、本発明の有利で非限定的な他の特徴によれば、
剥離ステップｃ）が制御された雰囲気下で実行される。
剥離ステップｃ）の制御された雰囲気が無水雰囲気又は真空である。
剥離ステップｃ）が、周囲温度以上の第２の温度で全体的又は部分的に行なわれる。
第２の温度が７００℃よりも低い、好ましくは２００℃よりも低い、更により好ましくは１００℃よりも低い。
剥離ステップｃ）が、結合界面で２つの基板間にブレードを挿入することによって２つの基板を機械的に分離することを含む。
接合プロセスがステップｄ）の後に、第１の基板を薄くして薄層を形成するステップｅ）を含む。
第１の基板が主面と埋設脆弱平面とを含み、薄層が主面と埋設脆弱平面との間に画定される。
ステップｅ）が、埋設脆弱平面に沿って分割して薄層を第２の基板上に転写することを含む。
ステップｅ）が、埋設脆弱平面（１ｂ）に沿う自発的分割を可能にする、予め定められた第２の温度以上の温度での熱処理を含み、ステップｂ）の第１の温度及びステップｃ）の第２の温度が予め定められた第２の温度よりも低い。
剥離ステップｃ）が制御された雰囲気下で実行される。
剥離ステップｃ）の制御された雰囲気が無水雰囲気又は真空である。
剥離ステップｃ）が、周囲温度以上の第２の温度で全体的又は部分的に行なわれる。
第２の温度が７００℃よりも低い、好ましくは２００℃よりも低い、更により好ましくは１００℃よりも低い。
剥離ステップｃ）が、結合界面で２つの基板間にブレードを挿入することによって２つの基板を機械的に分離することを含む。
接合プロセスがステップｄ）の後に、第１の基板を薄くして薄層を形成するステップｅ）を含む。
第１の基板が主面と埋設脆弱平面とを含み、薄層が主面と埋設脆弱平面との間に画定される。
ステップｅ）が、埋設脆弱平面に沿って分割して薄層を第２の基板上に転写することを含む。
ステップｅ）が、埋設脆弱平面（１ｂ）に沿う自発的分割を可能にする、予め定められた第２の温度以上の温度での熱処理を含み、ステップｂ）の第１の温度及びステップｃ）の第２の温度が予め定められた第２の温度よりも低い。
本発明の更なる特徴及び利点は、添付の図を参照して、本発明の以下の詳細な説明から明らかになる。
本発明に係る接合プロセスにしたがって製造された複合構造を示す。
本発明に係る接合プロセスのステップを示す。
本発明に係る接合プロセスのステップを示す。
本発明に係る接合プロセスのステップを示す。
本発明に係る接合プロセスのステップを示す。
本発明に係る接合プロセスのステップを示す。
本発明に係る接合プロセスの別の又は任意選択的なステップを示す。
本発明に係る接合プロセスの別の又は任意選択的なステップを示す。
本発明に係る接合プロセスの別の又は任意選択的なステップを示す。
本発明に係る接合プロセスの別の又は任意選択的なステップを示す。
本発明に係る接合プロセスの別の又は任意選択的なステップを示す。
本発明に係る接合プロセスの別の又は任意選択的なステップを示す。
前述のように、本発明は、分子接着によって、第１の基板１を第２の基板２に接合するためのプロセスに関し、各基板は半導体材料から形成される。
より詳細には、本発明は、キャリア基板２上に配置された単結晶薄層１'を備える複合構造３'を形成しようとする（図１）。第１の基板１は、部品を製造するために薄層１'を形成するようになっており、したがって、良質の単結晶材料から形成されることが好ましい。第２の基板２は、複合構造３'のキャリア基板２を形成するようになっており、したがって、より低品質の単結晶又は多結晶材料から形成されてもよい。
薄層１'は、１マイクロメートル未満の厚さを有し、スマートカットタイプの方法と適合することが有利である。第１の基板１及び第２の基板２は、接合される前に、数百マイクロメートル程度の厚さを有する。
これらの２つの基板１、２は、炭化ケイ素（ＳｉＣ）及びリン化インジウム（ＩｎＰ）から選択される異なる又は同一の半導体材料から形成されてもよい。より一般的には、これらの材料は、元素の周期表のＩＶ列及びＩＩＩ、Ｖ列の元素から形成される２成分、３成分、又は、４成分の化合物であってもよい。
基板１、２はそれぞれ、接合を実行するために密接に接触させられる面に対応する「主」面１ａ、２ａを備える。
密接に接触される前に、分子接着による直接結合を達成するために、主面１ａ、２ａが様々な処理を受けるのが有利である。これらの処理の目的は、汚染物質（粒子、有機物など）を除去するために主面１ａ、２ａを洗浄し、該主面を潜在的に活性化して、結合波の伝播にとって及び結合界面４の高い強度にとって有利な化学的表面終端を促進することである。主面１ａ、２ａを可能な限り滑らかにするために、主面１ａ、２ａの化学機械研磨を適用することもできる。また、主面１ａ、２ａの一方又はこれらの主面のそれぞれに、化学機械研磨によっても平滑化され得る導電性中間層を形成することも考えられる。
図２ａ～図２ｅは、本発明に係る接合プロセスのステップを示す。
本発明の第１のステップａ）（図２ａ、図４ａ）は、第１の基板１の主面１ａを第２の基板２の主面２ａと密接に接触させて、結合界面４を有するアセンブリ３を形成することを含む。「密接な」接触とは、接着層を伴うことなく、主面１ａ、２ａを直接に接触させて、結合界面４に沿う分子接着によって主面を接合することを意味する。
基板１、２の密接な接触に至らせることは、周囲雰囲気下又は制御された雰囲気下、例えば、不活性ガス下及び／又は真空下で行なわれてもよい。これを実行して周囲温度又はより高い温度、例えば３０℃～５００℃で密接に接触させることが考えられる。
ステップａ）の完了時、アセンブリ３は、次のステップｂ）（図２ｂ、図４ｂ）において、予め定められた第１の温度よりも高い温度（以下、第１の温度と呼ばれる）で結合界面の反応アニールに晒される。この予め定められた第１の温度は、それを超えると結合界面で捕捉された及び／又は接触に至る前に吸着された種（例えば、疎水性結合の場合には、水素、フッ素、水単分子層の残留物）が主面１ａ、２ａ上で完全に又は部分的に反応して結合界面４でガス気泡５を形成する、温度に対応する。このアニールの持続時間は一般に１時間である。
２つの基板１、２がＳｉＣから形成される場合、この予め定められた第１の温度は約２００℃であり、また、第１の温度は、例えば、７００℃に等しくなるように選択されてもよい。
これらの気泡５に捕捉されるガスは、例えば、二水素、水蒸気又は二酸化炭素、或いは、結合界面４での熱活性化反応から生じる他のガスであってもよい。基板１、２がＳｉＣから形成される場合には、広範囲の温度、一般に最大１１００℃、或いは更にはそれ以上の温度にわたってこれらの気泡５が安定したままとなり得ることが分かった。これは、気泡５が安定している前述の範囲を超えることなくプロセスにおいてその後に薄層化ステップが行なわれなければならない場合に特に厄介である。結合欠陥（気泡に対応する）は、第１の基板１の薄層化によってもたらされる薄層１'の完全性及び品質を損なう傾向がある。
本発明の次のステップｃ）（図２ｃ、図４ｃ）は、結合界面４での２つの基板１、２の少なくとも部分的な剥離を含む。結合界面４を切り開くことによって２つの基板１、２を分離することにより、気泡に捕捉されたガスを放出することで気泡５を排除できる。
剥離ステップｃ）は、結合界面４において２つの基板１、２間にブレード６を挿入することによって２つの基板１、２を機械的に分離することを含み得る。ブレードの材料は、汚染を回避してマイクロエレクトロニクス用途と適合するように選択される。ブレードはテフロンから形成されることが好ましい。ブレードが結合界面４で挿入されると、ブレード６は、結合界面４に沿って伝播して２つの基板１、２の分離を引き起こす剥離波を生成する。剥離波が界面に存在する気泡５のそれぞれに到達して捕捉されたガスを放出するとともに存在する全ての気泡５を排除することが必要且つ十分である。したがって、剥離が必ずしも結合界面４全体にわたって行なわれるとは限らず、そのため、２つの基板１、２が結合界面４の一部にわたって接合されたままとなる場合がある。
この剥離ステップｃ）（図２ｃ、図４ｃ）は、制御された雰囲気下で有利に実行される。剥離ステップは、次のステップで結合欠陥を生成する場合がある基板１、２の主面１ａ、２ａ上への粒子又は水の堆積を防止するために、クリーンルーム内で、又は、好ましくは乾燥窒素下又は真空下などの無水雰囲気下で行なわれてもよい。
ステップｃ）は、周囲温度以上の第２の温度で全体的又は部分的に行なわれてもよい。この第２の温度は、一般に、７００℃よりも低く、好ましくは２００℃よりも低く、より好ましくは１００℃よりも低い。
また、ステップｃ）は、２つの基板１、２の主面１ａ、２ａをイオンビームエッチングして任意の酸化物層を除去するステップを含んでもよい。これは、一般に、数十～数百ｅＶのエネルギーのアルゴンイオンによる数十秒間にわたる衝撃を伴う。
その後、２つの基板１、２は、アセンブリ３を再形成して主面１ａ、２ａ同士を確実に接合するべく、ステップｄ）（図２ｄ、図４ｄ）において結合界面４で元の密接な接触状態に至らされる。元の接触状態へと至らせるこのステップは、新たな気泡を生成し得る新たな不純物の導入を回避するために組成及び温度がステップｃ）のそれと同様である制御された雰囲気下で行なわれることが好ましい。
このステップｄ）の後、任意選択的なその後の薄層化ステップｅ）の完了時に得られる基板１又は薄層１'の品質に悪影響を与える可能性のある結合欠陥を生成することなく、アセンブリ３を熱処理に晒すことができる。この有害な結合欠陥がないことは、最終的な接合後に温度を伴って結合界面４で反応することができる種が現在ないか又は非常に少ないという事実によって説明され得る。更に、新たな不純物の導入を避けるためにステップｃ）及びステップｄ）で取られた予防措置も、結合欠陥がないことに寄与する。
ステップｄ）の完了時に、対象の用途が薄層１'を必要とし、第１の基板１の初期の厚さが適切でない場合には、第１の基板１を薄くするステップｅ）を実行することができる。第１の基板１を薄くするステップｅ）が熱処理を含む場合、結合欠陥を生成することなくアセンブリ３を熱処理に晒すことができることは特に重要である。実際に、それがなければ、ステップｅ）によってもたらされる薄層１'の品質に悪影響を与えるリスクがある。
第１の基板１を薄くするステップｅ）（図２ｅ、図４ｅ）の目的は、様々な電子部品がその後に製造され得る薄層１'を形成することである。
第１の実施形態（図２ｅ）によれば、薄層１'は、洗浄シーケンスと交互に、研削、乾式又は湿式化学エッチング及び／又は化学機械研磨によって第１の基板１の裏面１ｃを薄くすることによって形成され得る。１つ（又は複数）の熱処理（複数可）を適用して、結合界面４に新たな気泡の出現を引き起こすことなく結合界面４を強化し及び／又は薄層１'の結晶及び／又は表面品質を改善することができる。
第２の実施形態によれば、薄層１'は、スマートカット法を使用する層転写によって形成され得る。この場合、本発明に係る接合プロセスは、密接に接触させるステップａ）の前に、第１の基板１に埋設脆弱平面１ｂを形成するステップ（図３）を含み、このとき、薄層１'が主面１ａと埋設脆弱平面１ｂとの間に画定される。埋設脆弱平面１ｂが与えられた深さに至るまで光種をイオン注入することによって形成されることが有利である。注入された光種は、選択的に、水素、ヘリウムであり、又は、これら２つの種が同時注入される。これらの光種は、与えられた深さ付近で、第１の基板１の主面１ａと平行な薄層に分布されるマイクロキャビティを形成する。この薄層は、簡単にするために、埋設脆弱平面１ｂと呼ばれる。光種の注入のエネルギーは、第１の基板１において与えられた深さに達するように選択され、前記深さは薄層１'の目標厚さに対応する。
図４ａ～図４ｄによって示される、この第２の実施形態のステップａ）～ｄ）は、上記の一般的な説明に従っている。
ステップｅ）は、埋設脆弱平面１ｂに沿って分割して、第１の基板１の残りの部分１''から薄層１'を分離し、したがって、薄層１'を第２の基板２上へ転写することを含む（図４ｅ）。この分割は、予め定められた第２の温度以上の温度で、アセンブリ３に熱処理を適用することによって誘発され得る。この予め定められた第２の温度は、埋設脆弱平面１ｂに沿う自発的分割が起こり得る温度に対応する。第１の基板１がＳｉＣから形成される場合には、第２の温度が一般に７５０℃～１０００℃である。分割熱処理は、数分～数時間の範囲の持続時間を有し得る。前記熱処理中、埋設脆弱平面１ｂに存在するマイクロキャビティは、破壊波の自発的な開始まで成長速度論に従い、破壊波は、埋設脆弱平面１ｂの全範囲にわたって伝播し、第２の基板２に接合される薄層１'と第１の基板１の残りの部分１''と間の分離をもたらす。或いは、局所的な応力を加えることによって又は熱処理と機械的応力との組み合わせによって、分離を誘発することができる。
更にこの第２の実施形態によれば、第１の基板１の材料及び埋設脆弱平面１ｂの特性（光種の注入の条件に関連する）が、第１の基板１の残りの部分１''からの薄層１'の時期尚早な分離を引き起こさないように、ステップｂ）の第１の温度よりも少なくとも５０℃～１５０℃高い予め定められた第２の温度で分割を得ることができるようにすることが必要である。同様に、ステップｂ）（図４ｂ）の第１の温度及びステップｃ）（図４ｃ）の第２の温度がこの予め定められた第２の温度を超えないことも必要である。
勿論、ステップｅ）で薄層１'を形成するために前述した技術以外の技術を想定することが可能である。
前述のステップａ）～ｅ）の完了時、有害な結合欠陥を有さない複合構造３'が得られる。このようにして得られた複合構造３'は、薄層１'とキャリア基板２との間に非常に良好な接着力を示す。
したがって、そのような複合構造３'を使用して、エピタキシーによって、例えば、１７００℃で１０マイクロメートルの厚さを有する更なる層を複合構造上に形成することができ、このデバイスは、構造３'を損傷させるおそれを伴うことなく形成される。
また、複合構造３'は、薄層１'とキャリア基板２との間で非常に良好な垂直方向の電気伝導及び熱伝導も示し得る。これは、薄層１'及びキャリア基板２における材料の選択と、それらを接合するための中間結合層の不存在とに起因する。
勿論、本発明は、記載された実施（複数可）に限定されず、また、特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本発明に対して変更を行なうことができる。
Claims (10)
- 第１の基板（１）と第２の基板（２）とを密接に接触させて、結合界面（４）を有するアセンブリ（３）を形成するステップａ）と、
予め定められた第１の温度よりも高い第１の温度で前記結合界面を反応アニールするステップｂ）であって、このステップｂ）が前記結合界面で気泡を生成する、ステップｂ）と、
を含む、分子接着によって２つの半導体基板を接合するためのプロセスであって、
前記結合界面（４）で前記２つの基板（１、２）を少なくとも部分的に剥離して前記気泡を排除するステップｃ）と、
前記第１の基板（１）と前記第２の基板（２）とを前記結合界面（４）で元の密接な接触状態に至らせて前記アセンブリ（３）を再形成するステップｄ）と、
を含むことを特徴とする接合プロセス。 - 前記剥離ステップｃ）が制御された雰囲気下で実行される、請求項１に記載の接合プロセス。
- 前記剥離ステップｃ）の前記制御された雰囲気が、無水雰囲気又は真空である、請求項２に記載の接合プロセス。
- 前記剥離ステップｃ）が、周囲温度以上の第２の温度で全体的又は部分的に行なわれる、請求項１～３のいずれか一項に記載の接合プロセス。
- 前記第２の温度が７００℃よりも低い、好ましくは２００℃よりも低い、更により好ましくは１００℃よりも低い、請求項４に記載の接合プロセス。
- 前記剥離ステップｃ）が、前記結合界面（４）で前記２つの基板（１、２）間にブレードを挿入することによって前記２つの基板（１、２）を機械的に分離することを含む、請求項１～５のいずれか一項に記載の接合プロセス。
- ステップｄ）の後に、前記第１の基板（１）を薄くして薄層（１'）を形成するステップｅ）を含む、請求項１～６のいずれか一項に記載の接合プロセス。
- 前記第１の基板（１）が主面（１ａ）と埋設脆弱平面（１ｂ）とを含み、前記薄層（１'）が前記主面（１ａ）と前記埋設脆弱平面（１ｂ）との間に画定される、請求項７に記載の接合プロセス。
- ステップｅ）が、前記埋設脆弱平面（１ｂ）に沿って分割して前記薄層（１'）を前記第２の基板（２）上に転写する、請求項８に記載の接合プロセス。
- ステップｅ）が、前記埋設脆弱平面（１ｂ）に沿う自発的分割を可能にする、予め定められた第２の温度以上の温度での熱処理を含み、
ステップｂ）の前記第１の温度及びステップｃ）の前記第２の温度が前記予め定められた第２の温度よりも低い、
請求項９に記載の接合プロセス。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR2000140 | 2020-01-09 | ||
| FR2000140A FR3106235B1 (fr) | 2020-01-09 | 2020-01-09 | Procede d’assemblage de deux substrats semi-conducteurs |
| PCT/FR2020/052439 WO2021140285A1 (fr) | 2020-01-09 | 2020-12-15 | Procede d'assemblage de deux substrats semi-conducteurs |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2023510514A true JP2023510514A (ja) | 2023-03-14 |
Family
ID=70154630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022539423A Pending JP2023510514A (ja) | 2020-01-09 | 2020-12-15 | ２つの半導体基板を接合するためのプロセス |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US20230040826A1 (ja) |
| EP (1) | EP4088309B1 (ja) |
| JP (1) | JP2023510514A (ja) |
| KR (1) | KR20220124205A (ja) |
| CN (1) | CN114787968A (ja) |
| FR (1) | FR3106235B1 (ja) |
| TW (1) | TWI836169B (ja) |
| WO (1) | WO2021140285A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117594454B (zh) * | 2024-01-18 | 2024-04-26 | 合肥晶合集成电路股份有限公司 | 晶圆键合方法及晶圆键合结构 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4818323A (en) * | 1987-06-26 | 1989-04-04 | Motorola Inc. | Method of making a void free wafer via vacuum lamination |
| US4939101A (en) * | 1988-09-06 | 1990-07-03 | General Electric Company | Method of making direct bonded wafers having a void free interface |
| DE19648501A1 (de) * | 1996-11-22 | 1998-05-28 | Max Planck Gesellschaft | Verfahren für die lösbare Verbindung und anschließende Trennung reversibel gebondeter und polierter Scheiben sowie eine Waferstruktur und Wafer |
| US7601271B2 (en) * | 2005-11-28 | 2009-10-13 | S.O.I.Tec Silicon On Insulator Technologies | Process and equipment for bonding by molecular adhesion |
| CN110098140B (zh) * | 2019-05-16 | 2021-03-09 | 芯盟科技有限公司 | 低温晶圆直接键合机台和晶圆键合方法 |
-
2020
- 2020-01-09 FR FR2000140A patent/FR3106235B1/fr active Active
- 2020-12-15 US US17/758,624 patent/US20230040826A1/en active Pending
- 2020-12-15 WO PCT/FR2020/052439 patent/WO2021140285A1/fr unknown
- 2020-12-15 CN CN202080082122.3A patent/CN114787968A/zh active Pending
- 2020-12-15 KR KR1020227026653A patent/KR20220124205A/ko unknown
- 2020-12-15 JP JP2022539423A patent/JP2023510514A/ja active Pending
- 2020-12-15 EP EP20845202.9A patent/EP4088309B1/fr active Active
- 2020-12-16 TW TW109144419A patent/TWI836169B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| CN114787968A (zh) | 2022-07-22 |
| EP4088309A1 (fr) | 2022-11-16 |
| FR3106235A1 (fr) | 2021-07-16 |
| EP4088309B1 (fr) | 2023-11-01 |
| TWI836169B (zh) | 2024-03-21 |
| WO2021140285A1 (fr) | 2021-07-15 |
| FR3106235B1 (fr) | 2021-12-10 |
| TW202143293A (zh) | 2021-11-16 |
| US20230040826A1 (en) | 2023-02-09 |
| KR20220124205A (ko) | 2022-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101035699B1 (ko) | 전자 공학, 광학 또는 광전자 공학용의 2개 기판의 직접본딩 방법 | |
| JP6487454B2 (ja) | 層状半導体構造体の製造方法 | |
| KR100855083B1 (ko) | 타겟 기판에 결합된 박막을 구비하는 적층 구조의 제조 방법 | |
| KR100996539B1 (ko) | 산소 종을 제거하기 위해 열 처리를 이용하여 접합된 기판 구조물을 제조하는 방법 및 구조 | |
| EP2200077B1 (en) | Method for bonding two substrates | |
| US7407867B2 (en) | Method for concurrently producing at least a pair of semiconductor structures that each include at least one useful layer on a substrate | |
| US7892951B2 (en) | SOI substrates with a fine buried insulating layer | |
| US20080064182A1 (en) | Process for high temperature layer transfer | |
| TWI492275B (zh) | The method of manufacturing the bonded substrate | |
| JP5284576B2 (ja) | 半導体基板の製造方法 | |
| US9312166B2 (en) | Method for manufacturing composite wafers | |
| JP2010538459A (ja) | 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用 | |
| KR20120117843A (ko) | 다층 결정질 구조물의 제조 방법 | |
| JP2023510514A (ja) | ２つの半導体基板を接合するためのプロセス | |
| JP2018085536A (ja) | 多層半導体デバイス作製時の低温層転写方法 | |
| JP2012519372A (ja) | ドナー基板の引張り応力状態を低減させることを目的としたヘテロ構造を製造する方法 | |
| WO2010137683A1 (ja) | Ｓｏｉ基板の製造方法 | |
| JP2023528784A (ja) | 非常に高い温度に対応する剥離可能な仮基板、及び前記基板から加工層を移動させるプロセス | |
| WO2008088559A1 (en) | Method and structure for cleaning surfaces for bonding layer transfer substrates | |
| KR20090107919A (ko) | 접합 기판의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20231016 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240905 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240910 |