JP2023064249A - 半導体装置 - Google Patents

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Abstract

【課題】ＩＧＢＴ及びリカバリ損失の改善されたボディダイオードを有する半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、ゲート絶縁膜と、ゲートと、第１ポリシリコン膜とを備える。半導体基板は、第１主面と、第１主面の反対面である第２主面とを有する。半導体基板は、第１部分と、第２部分とを有する。半導体基板は、第１部分に位置する第２主面に配置されているコレクタ領域と、第２部分に位置する第２主面に配置されているカソード領域と、コレクタ領域上及びカソード領域上に配置されているドリフト領域と、第１部分に位置する第１主面に配置されているエミッタ領域と、エミッタ領域とコレクタ領域との間に配置されているベース領域と、第２部分に位置する第１主面に配置されているアノード領域とを有する。【選択図】図１

Description

本開示は、半導体装置に関する。
特開２０２１－０９３５５６号公報（特許文献１）に記載の半導体装置は、逆導電絶縁ゲートバイポーラトランジスタ（ＲＣ－ＩＧＢＴ：Reverse Conducting Insulated Gate Bipolar Transistor）を有している。特許文献１に記載の半導体装置は、半導体基板と、ゲート絶縁膜と、ゲートとを有している。
半導体基板は、第１主面と、第２主面とを有している。第２主面は、第１主面の反対面である。半導体基板は、コレクタ領域と、カソード領域と、バッファ領域と、ドリフト領域と、コレクタ領域と、ベース領域と、コンタクト領域とを有している。
コレクタ領域は、第２主面に配置されている。但し、部分的には、コレクタ領域に代えて、カソード領域が配置されている。バッファ領域は、コレクタ領域上及びカソード領域上に配置されている。ドリフト領域は、バッファ領域上に配置されている。コレクタ領域は、第１主面に配置されている。ベース領域は、ドリフト領域とエミッタ領域との間に配置されている。コンタクト領域は、ベース領域内に配置されている。カソード領域、バッファ領域、ドリフト領域及びエミッタ領域の導電型は、ｎ型である。コレクタ領域、ベース領域及びコンタクト領域の導電型は、ｐ型である。コンタクト領域中のドーパント濃度は、ベース領域中のドーパント濃度よりも高くなっている。
第１主面には、ゲートトレンチが形成されている。ゲートトレンチは、第１主面から第２主面側に向かって延びている。ゲートトレンチの側面からは、エミッタ領域、ベース領域及びドリフト領域が露出している。
ゲートトレンチ内には、ゲートが埋め込まれている。ゲートトレンチの側面及び底面とゲートとの間には、ゲート絶縁膜が配置されている。そのため、エミッタ領域とドリフト領域とに挟み込まれているベース領域の部分は、ゲート絶縁膜を介在させて、ゲートと対向している。
エミッタ領域、ベース領域、ドリフト領域、バッファ領域、コレクタ領域、ゲート絶縁膜及びゲートは、ＩＧＢＴ（Gate Insulated Bipolar Transistor）を構成している。コンタクト領域、ベース領域、ドリフト領域、バッファ領域及びカソード領域は、ボディダイオードを構成している。コンタクト領域及びベース領域は、このボディダイオードのアノードを構成している。
特開２０２１－０９３５５６号公報
しかしながら、コンタクト領域中のドーパント濃度がベース領域中のドーパント濃度よりも高くなっているため、上記のボディダイオードは、アノードからの正孔注入効率が高くなり、リカバリ損失が大きくなる。また、コンタクト領域は、エミッタ領域、ベース領域及びドリフト領域により構成されている寄生ｎｐｎバイポーラトランジスタが動作することを抑制する機能があるため、ドーパント濃度の低下は困難である。
本開示は、ＩＧＢＴ及びリカバリ損失の改善されたボディダイオードを有する半導体装置を提供するものである。
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施形態に係る半導体装置は、半導体基板と、ゲート絶縁膜と、ゲートと、第１ポリシリコン膜とを備える。半導体基板は、第１主面と、第１主面の反対面である第２主面とを有する。半導体基板は、第１部分と、第２部分とを有する。半導体基板は、第１部分に位置する第２主面に配置されているコレクタ領域と、第２部分に位置する第２主面に配置されているカソード領域と、コレクタ領域上及びカソード領域上に配置されているドリフト領域と、第１部分に位置する第１主面に配置されているエミッタ領域と、エミッタ領域とコレクタ領域との間に配置されているベース領域と、第２部分に位置する第１主面に配置されているアノード領域とを有する。ゲートは、エミッタ領域とドリフト領域とに挟み込まれているベース領域の部分とゲート絶縁膜を介在させて対向するように配置されている。第１ポリシリコン膜は、アノード領域上に配置されている。エミッタ領域、エミッタ領域及びカソード領域の導電型は、ｎ型である。コレクタ領域、ベース領域、アノード領域及び第１ポリシリコン膜の導電型は、ｐ型である。
一実施形態に係る半導体装置によると、ボディダイオードのリカバリ損失を改善することができる。
半導体装置ＤＥＶ１の断面図である。 半導体装置ＤＥＶ１の製造方法を示す工程図である。 準備工程Ｓ１を説明する断面図である。 ゲートトレンチ形成工程Ｓ２を説明する断面図である。 ゲート絶縁膜形成工程Ｓ３を説明する断面図である。 ゲート形成工程Ｓ４を説明する断面図である。 絶縁膜形成工程Ｓ５を説明する断面図である。 ポリシリコン膜形成工程Ｓ６を説明する断面図である。 第１イオン注入工程Ｓ７を説明する断面図である。 第２イオン注入工程Ｓ８を説明する断面図である。 層間絶縁膜形成工程Ｓ９を説明する断面図である。 第３イオン注入工程Ｓ１０を説明する断面図である。 コンタクトプラグ形成工程Ｓ１１を説明する断面図である。 配線形成工程Ｓ１２を説明する断面図である。 研磨工程Ｓ１３を説明する断面図である。 第４イオン注入工程Ｓ１４を説明する断面図である。 第５イオン注入工程Ｓ１５を説明する断面図である。 第６イオン注入工程Ｓ１６を説明する断面図である。 半導体装置ＤＥＶ２の断面図である。 半導体装置ＤＥＶ３の断面図である。
本開示の実施形態の詳細を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。
（第１実施形態）
第１実施形態に係る半導体装置を説明する。第１実施形態に係る半導体装置を、半導体装置ＤＥＶ１とする。
＜半導体装置ＤＥＶ１の構成＞
以下に、半導体装置ＤＥＶ１の構成を説明する。
図１は、半導体装置ＤＥＶ１の断面図である。図１に示されるように、半導体装置ＤＥＶ１は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＩと、ゲートＧと、絶縁膜ＩＦ１と、ポリシリコン膜ＰＳＦ１と、ポリシリコン膜ＰＳＦ２と、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰ１と、コンタクトプラグＣＰ２と、配線ＷＬ１と、電極ＥＬとを有している。
半導体基板ＳＵＢは、第１主面ＭＳ１と、第２主面ＭＳ２とを有している。第１主面ＭＳ１及び第２主面ＭＳ２は、厚さ方向における半導体基板ＳＵＢの端面である。第２主面ＭＳ２は、第１主面ＭＳ１の反対面である。なお、半導体基板ＳＵＢの厚さ方向を、第１方向Ｄ１とする。半導体基板ＳＵＢは、例えば、単結晶シリコン（Ｓｉ）により形成されている。
半導体基板ＳＵＢは、第１部分ＳＵＢａと、第２部分ＳＵＢｂと、第３部分ＳＵＢｃとを有している。第１部分ＳＵＢａ及び第２部分ＳＵＢｂは、第２方向Ｄ２において、互いに隣り合っている。第２方向Ｄ２は、第１方向Ｄ１に直交している方向である。第１部分ＳＵＢａ及び第２部分ＳＵＢｂの数は、複数であってもよい。複数の第１部分ＳＵＢａ及び第２部分ＳＵＢｂは、第２方向Ｄ２において、交互に配置されている。第３部分ＳＵＢｃは、例えば、第２方向Ｄ２において、第１部分ＳＵＢａとは反対側から第２部分ＳＵＢｂに隣り合っている。
半導体基板ＳＵＢは、コレクタ領域ＣＬＲと、カソード領域ＣＡＲと、バッファ領域ＢＦＲと、ドリフト領域ＤＲと、エミッタ領域ＥＭＲと、ベース領域ＢＲと、バックゲート領域ＢＧＲと、アノード領域ＡＮＲとを有している。カソード領域ＣＡＲ、バッファ領域ＢＦＲ、ドリフト領域ＤＲ及びエミッタ領域ＥＭＲの導電型は、ｎ型である。コレクタ領域ＣＬＲと、ベース領域ＢＲ、バックゲート領域ＢＧＲ及びアノード領域ＡＮＲの導電型は、ｐ型である。カソード領域ＣＡＲ中及びエミッタ領域ＥＭＲ中のドーパント濃度は、バッファ領域ＢＦＲ中のドーパント濃度よりも高い。バッファ領域ＢＦＲのドーパント濃度は、ドリフト領域ＤＲ中のドーパント濃度よりも高い。バックゲート領域ＢＧＲ中のドーパント濃度は、ベース領域ＢＲ中のドーパント濃度よりも高い。ベース領域ＢＲ中のドーパント濃度は、アノード領域ＡＮＲ中のドーパント濃度よりも高い。
コレクタ領域ＣＬＲ及びカソード領域ＣＡＲは、第２主面ＭＳ２に配置されている。より具体的には、コレクタ領域ＣＬＲは第１部分ＳＵＢａに位置する第２主面ＭＳ２に配置されており、カソード領域ＣＡＲは第２部分ＳＵＢｂ及び第３部分ＳＵＢｃに位置する第２主面ＭＳ２に配置されている。
バッファ領域ＢＦＲは、コレクタ領域ＣＬＲ上及びカソード領域ＣＡＲ上に配置されている。ドリフト領域ＤＲは、バッファ領域ＢＦＲ上に配置されている。すなわち、ドリフト領域ＤＲは、バッファ領域ＢＦＲを介在させてコレクタ領域ＣＬＲ上及びカソード領域ＣＡＲ上に配置されている。エミッタ領域ＥＭＲは、第１部分ＳＵＢａに位置する第１主面ＭＳ１に配置されている。ベース領域ＢＲは、エミッタ領域ＥＭＲとドリフト領域ＤＲとの間に配置されている。
バックゲート領域ＢＧＲは、ベース領域ＢＲ中に配置されている。アノード領域ＡＮＲは、第２部分ＳＵＢｂに位置する第１主面ＭＳ１に配置されている。なお、アノード領域ＡＮＲとドリフト領域ＤＲがｐｎ接合されていることにより、ボディダイオードが構成されている。
第１部分ＳＵＢａに位置する第１主面ＭＳ１には、ゲートトレンチＴＲが形成されている。ゲートトレンチＴＲは、第１方向Ｄ１に沿って、第１主面ＭＳ１から第２主面ＭＳ２に向かって延びている。ゲートトレンチＴＲの側面からは、エミッタ領域ＥＭＲ、ベース領域ＢＲ及びドリフト領域ＤＲが露出している。
ゲートＧは、ゲートトレンチＴＲに埋め込まれている。ゲートＧは、例えば、ドーパントを含有しているポリシリコンにより形成されている。ゲート絶縁膜ＧＩは、ゲートＧとゲートトレンチＴＲの側面及び底面との間に配置されている。これにより、ゲートＧは、ゲート絶縁膜ＧＩを介在させて、エミッタ領域ＥＭＲとドリフト領域ＤＲとに挟み込まれているベース領域ＢＲの部分と対向している。ゲート絶縁膜ＧＩは、例えば、酸化シリコン（ＳｉＯ２）により形成されている。なお、エミッタ領域ＥＭＲ、ベース領域ＢＲ、ドリフト領域ＤＲ、バッファ領域ＢＦＲ及びコレクタ領域ＣＬＲは、ＩＧＢＴを構成している。
絶縁膜ＩＦ１は、第１主面ＭＳ１上に配置されている。より具体的には、絶縁膜ＩＦ１は、第３部分ＳＵＢｃに位置する第１主面ＭＳ１上に配置されている。絶縁膜ＩＦ１は、例えば、酸化シリコンにより形成されている。
ポリシリコン膜ＰＳＦ１は、アノード領域ＡＮＲ上に配置されている。ポリシリコン膜ＰＳＦ１は、ドーパントを含有している多結晶シリコンにより形成されている。ポリシリコン膜ＰＳＦ１の導電型は、ｐ型である。ポリシリコン膜ＰＳＦ１は、アノード領域ＡＮＲに電気的に接続されている。
なお、ポリシリコン膜ＰＳＦ１中のドーパント濃度は、アノード領域ＡＮＲ中のドーパント濃度よりも高い。ポリシリコン膜ＰＳＦ１中には、コンタクト領域ＣＴＲが配置されている。コンタクト領域ＣＴＲ中のドーパント濃度は、コンタクト領域ＣＴＲ以外のポリシリコン膜ＰＳＦ１中のドーパント濃度よりも高い。
ポリシリコン膜ＰＳＦ２は、絶縁膜ＩＦ１を介在させて、第３部分ＳＵＢｃに位置する第１主面ＭＳ１上に配置されている。ポリシリコン膜ＰＳＦ２には、付与される機能に応じて、ドーパントが注入されている。ポリシリコン膜ＰＳＦ２は、例えば、抵抗体又はダイオード（より具体的には、温度測定用のダイオード）として機能する。
層間絶縁膜ＩＬＤは、絶縁膜ＩＦ１、ポリシリコン膜ＰＳＦ１及びポリシリコン膜ＰＳＦ２を覆うように、第１主面ＭＳ１上に配置されている。層間絶縁膜ＩＬＤは、例えば、酸化シリコンにより形成されている。
層間絶縁膜ＩＬＤには、コンタクトホールＣＨ１及びコンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ１は、第１方向Ｄ１に沿って、層間絶縁膜ＩＬＤを貫通している。コンタクトホールＣＨ１は、エミッタ領域ＥＭＲ及びバックゲート領域ＢＧＲを露出させるように、半導体基板ＳＵＢにも達している。コンタクトホールＣＨ２は、第１方向Ｄ１に沿って、層間絶縁膜ＩＬＤを貫通している。コンタクトホールＣＨ２は、コンタクト領域ＣＴＲを露出させるように、ポリシリコン膜ＰＳＦ１にも達している。
コンタクトプラグＣＰ１は、コンタクトホールＣＨ１中に埋め込まれている。コンタクトプラグＣＰ１は、その下端側においてエミッタ領域ＥＭＲ及びバックゲート領域ＢＧＲに電気的に接続されている。コンタクトプラグＣＰ２は、コンタクトホールＣＨ２中に埋め込まれている。コンタクトプラグＣＰ２は、その下端側においてコンタクト領域ＣＴＲに電気的に接続されている。コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２は、例えば、タングステン（Ｗ）により形成されている。
図示されていないが、半導体装置ＤＥＶ１はコンタクトプラグＣＰ３をさらに有しており、層間絶縁膜ＩＬＤにはコンタクトホールＣＨ３がさらに形成されている。コンタクトホールＣＨ３は、ゲートＧを露出させるように、第１方向Ｄ１に沿って層間絶縁膜ＩＬＤを貫通している。コンタクトホールＣＨ３は、ゲートＧに達していてもよい。コンタクトプラグＣＰ３は、コンタクトホールＣＨ３中に埋め込まれている。コンタクトプラグＣＰ３は、その下端側においてゲートＧに電気的に接続されている。コンタクトプラグＣＰ３は、例えば、タングステンにより形成されている。
配線ＷＬ１は、層間絶縁膜ＩＬＤ上に配置されている。配線ＷＬ１は、コンタクトプラグＣＰ１の上端側及びコンタクトプラグＣＰ２の上端側に電気的に接続されている。配線ＷＬ１は、例えば、アルミニウム（Ａｌ）又はアルミニウム合金により形成されている。図示されていないが、半導体装置ＤＥＶ１は、配線ＷＬ２をさらに有している。配線ＷＬ２は、層間絶縁膜ＩＬＤ上に配置されており、コンタクトプラグＣＰ３の上端側に電気的に接続されている。
電極ＥＬは、第２主面ＭＳ２上に配置されている。電極ＥＬは、コレクタ領域ＣＬＲ及びカソード領域ＣＡＲに電気的に接続されている。電極ＥＬは、例えば、アルミニウム又はアルミニウム合金より形成されている。
＜半導体装置ＤＥＶ１の製造方法＞
以下に、半導体装置ＤＥＶ１の製造方法を説明する。
図２は、半導体装置ＤＥＶ１の製造方法を示す工程図である。図２に示されるように、半導体装置ＤＥＶ１の製造方法は、準備工程Ｓ１と、ゲートトレンチ形成工程Ｓ２と、ゲート絶縁膜形成工程Ｓ３と、ゲート形成工程Ｓ４と、絶縁膜形成工程Ｓ５と、ポリシリコン膜形成工程Ｓ６と、第１イオン注入工程Ｓ７と、第２イオン注入工程Ｓ８と、層間絶縁膜形成工程Ｓ９と、第３イオン注入工程Ｓ１０と、コンタクトプラグ形成工程Ｓ１１と、配線形成工程Ｓ１２と、研磨工程Ｓ１３と、第４イオン注入工程Ｓ１４と、第５イオン注入工程Ｓ１５と、第６イオン注入工程Ｓ１６と、電極形成工程Ｓ１７とを有している。
図３は、準備工程Ｓ１を説明する断面図である。図３に示されるように、準備工程Ｓ１では、半導体基板ＳＵＢが準備される。但し、準備工程Ｓ１において準備される半導体基板ＳＵＢの厚さは、半導体装置ＤＥＶ１が有する半導体基板ＳＵＢの厚さよりも小さい。準備工程Ｓ１において準備される半導体基板ＳＵＢの導電型は、ｎ型である。
図４は、ゲートトレンチ形成工程Ｓ２を説明する断面図である。ゲートトレンチ形成工程Ｓ２では、図４に示されるように、ゲートトレンチＴＲが形成される。ゲートトレンチＴＲは、例えば、第１主面ＭＳ１上に配置されているハードマスクを用いたエッチングにより形成される。
図５は、ゲート絶縁膜形成工程Ｓ３を説明する断面図である。図５に示されるように、ゲート絶縁膜形成工程Ｓ３では、ゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩは、例えば、半導体基板ＳＵＢの第１主面ＭＳ１側を熱酸化することにより形成される。
図６は、ゲート形成工程Ｓ４を説明する断面図である。図６に示されるように、ゲート形成工程Ｓ４では、ゲートＧが形成される。ゲート形成工程Ｓ４では、第１に、ゲートＧの構成材料が、例えばＣＶＤ（Chemical Vapor Deposition）により、ゲートトレンチＴＲ中に埋め込まれる。第２に、ゲートトレンチＴＲからはみ出したゲートＧの構成材料が、例えばＣＭＰ（Chemical Mechanical Polishing）により除去される。ゲートトレンチＴＲからはみ出したゲートＧの構成材料は、エッチバックにより除去されてもよい。
図７は、絶縁膜形成工程Ｓ５を説明する断面図である。図７に示されるように、絶縁膜形成工程Ｓ５では、絶縁膜ＩＦ１が形成される。絶縁膜形成工程Ｓ５では、第１に、第１主面ＭＳ１上に、絶縁膜ＩＦ１の構成材料がＣＶＤ等により成膜される。第２に、成膜された絶縁膜ＩＦ１の構成材料が、フォトリソグラフィを用いて形成されたレジストをマスクしてエッチングされる。以上により、ポリシリコン膜ＰＳＦ１が形成される位置に開口を有する絶縁膜ＩＦ１が形成される。なお、上記のエッチングが行われた後、第１主面ＭＳ１は、洗浄される。
図８は、ポリシリコン膜形成工程Ｓ６を説明する断面図である。図８に示されているように、ポリシリコン膜ＰＳＦ１、ポリシリコン膜ＰＳＦ２及びアノード領域ＡＮＲが形成される。ポリシリコン膜形成工程Ｓ６では、第１に、絶縁膜ＩＦ１を覆うように、第１主面ＭＳ１上にポリシリコンが成膜される。なお、このポリシリコンは、ノンドープである（ドーパントを含んでいない）。第２に、成膜されたポリシリコンに対して、ドーパントがイオン注入される。第３に、熱処理が行われる。この熱処理により成膜されたポリシリコン中のドーパントが半導体基板ＳＵＢ中に拡散し、アノード領域ＡＮＲが形成される。第４に、成膜されたポリシリコンが、フォトリソグラフィを用いて形成されたレジストをマスクとしてエッチングされる。以上により、ポリシリコン膜ＰＳＦ１及びポリシリコン膜ＰＳＦ２が形成される。なお、ポリシリコン膜ＰＳＦ１、ポリシリコン膜ＰＳＦ２及びアノード領域ＡＮＲが形成された後、ポリシリコン膜ＰＳＦ２の下以外にある絶縁膜ＩＦ１の部分は、エッチングにより除去される。
図９は、第１イオン注入工程Ｓ７を説明する断面図である。第１イオン注入工程Ｓ７では、図９に示されるように、イオン注入が行われることにより、ベース領域ＢＲが形成される。図１０は、第２イオン注入工程Ｓ８を説明する断面図である。第２イオン注入工程Ｓ８では、図１０に示されるように、イオン注入が行われることにより、エミッタ領域ＥＭＲが形成される。
図１１は、層間絶縁膜形成工程Ｓ９を説明する断面図である。図１１に示されているように、層間絶縁膜形成工程Ｓ９では、層間絶縁膜ＩＬＤが形成される。層間絶縁膜形成工程Ｓ９では、第１に、層間絶縁膜ＩＬＤの構成材料が、絶縁膜ＩＦ１、ポリシリコン膜ＰＳＦ１及びポリシリコン膜ＰＳＦ２を覆うように、第１主面ＭＳ１上に成膜される。第２に、成膜された層間絶縁膜ＩＬＤの構成材料が、例えばＣＭＰにより平坦化される。第３に、フォトリソグラフィを用いて形成されたレジストをマスクとするエッチングが層間絶縁膜ＩＬＤに対して行われることにより、コンタクトホールＣＨ１、コンタクトホールＣＨ２及びコンタクトホールＣＨ３（図示せず）が形成される。以上により、層間絶縁膜ＩＬＤが形成される。
図１２は、第３イオン注入工程Ｓ１０を説明する断面図である。図１２に示されるように、第３イオン注入工程Ｓ１０では、イオン注入が行われることにより、バックゲート領域ＢＧＲ及びコンタクト領域ＣＴＲが形成される。このイオン注入は、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を通して行われる。
図１３は、コンタクトプラグ形成工程Ｓ１１を説明する断面図である。図１３に示されるように、コンタクトプラグ形成工程Ｓ１１では、コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３（図示せず）が形成される。コンタクトプラグ形成工程Ｓ１１では、第１に、コンタクトプラグ（コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３）の構成材料が、例えばＣＶＤにより、コンタクトホールＣＨ１、コンタクトホールＣＨ２及びコンタクトホールＣＨ３（図示せず）中に埋め込まれる。第２に、コンタクトホールＣＨ１、コンタクトホールＣＨ２及びコンタクトホールＣＨ３からはみだしたコンタクトプラグの構成材料が、例えばＣＭＰにより除去される。以上により、コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３が形成される。
図１４は、配線形成工程Ｓ１２を説明する断面図である。図１４に示されるように、配線形成工程Ｓ１２では、配線ＷＬ１及び配線ＷＬ２（図示せず）が形成される。配線形成工程Ｓ１２では、第１に、配線（配線ＷＬ１及び配線ＷＬ２）の構成材料が層間絶縁膜ＩＬＤ上に成膜される。第２に、成膜された配線の構成材料が、フォトリソグラフィを用いて形成されたレジストをマスクとしてエッチングされる。これにより、配線ＷＬ１及び配線ＷＬ２が形成される。
図１５は、研磨工程Ｓ１３を説明する断面図である。図１５に示されるように、研磨工程Ｓ１３では、半導体基板ＳＵＢの第２主面ＭＳ２側が研磨されることにより、半導体基板ＳＵＢの厚さが小さくなる。図１６は、第４イオン注入工程Ｓ１４を説明する断面図である。図１６に示されるように、第４イオン注入工程Ｓ１４では、イオン注入により、バッファ領域ＢＦＲが形成される。図１７は、第５イオン注入工程Ｓ１５を説明する断面図である。図１７に示されるように、第５イオン注入工程Ｓ１５では、イオン注入により、コレクタ領域ＣＬＲが形成される。
図１８は、第６イオン注入工程Ｓ１６を説明する断面図である。図１８に示されるように、第６イオン注入工程Ｓ１６では、カソード領域ＣＡＲが形成される。第６イオン注入工程Ｓ１６では、第１に、第２主面ＭＳ２上にレジストが形成される。このレジストは、カソード領域ＣＡＲが形成される部分のみが開口するように、フォトリソグラフィを用いてパターンニングされている。第２に、上記のレジストをマスクとして、イオン注入が行われる。これにより、カソード領域ＣＡＲが形成される。なお、イオン注入が行われていない半導体基板ＳＵＢの部分が、ドリフト領域ＤＲとなる。
電極形成工程Ｓ１７では、第２主面ＭＳ２上に、電極ＥＬが形成される。電極ＥＬは、例えば、スパッタリングにより形成される。以上により、図１に示される構造の半導体装置ＤＥＶ１が形成される。
＜半導体装置ＤＥＶ１の効果＞
以下に、半導体装置ＤＥＶ１の効果を、比較例と対比しながら説明する。比較例に係る半導体装置を、半導体装置ＤＥＶ２とする。
図１９は、半導体装置ＤＥＶ２の断面図である。図１９に示されるように、半導体装置ＤＥＶ１は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＩと、ゲートＧと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰ１と、電極ＥＬとを有している。また、半導体装置ＤＥＶ２では、半導体基板ＳＵＢが、コレクタ領域ＣＬＲと、バッファ領域ＢＦＲと、ドリフト領域ＤＲと、エミッタ領域ＥＭＲと、ベース領域ＢＲと、バックゲート領域ＢＧＲと、カソード領域ＣＡＲを有している。
半導体装置ＤＥＶ２では、バックゲート領域ＢＧＲの下方にある第２主面ＭＳ２に、コレクタ領域ＣＬＲに代えてカソード領域ＣＡＲが配置されている。半導体装置ＤＥＶ２では、バックゲート領域ＢＧＲ、ベース領域ＢＲ、ドリフト領域ＤＲ及びカソード領域ＣＡＲが、ボディダイオードを構成している。半導体装置ＤＥＶ２のボディダイオードでは、アノードがドーパント濃度の高いバックゲート領域ＢＧＲを有しているため、カソードへの正孔注入効率が高く、順方向電圧を低くすることができるものの、リカバリ損失が大きくなってしまう。
また、半導体装置ＤＥＶ２では、バックゲート領域ＢＧＲ中のドーパント濃度を低くするとエミッタ領域ＥＭＲ、ベース領域ＢＲ及びドリフト領域ＤＲにより構成される寄生ｎｐｎバイポーラトランジスタが動作しやすくなるため、バックゲート領域ＢＧＲ中のドーパント濃度を低くすることは困難である。
他方で、半導体装置ＤＥＶ１では、ボディダイオードのアノードが、アノード領域ＡＮＲにより構成されている。アノード領域ＡＮＲは、ポリシリコン膜ＰＳＦ１からドーパントを拡散させることにより形成される。そのため、半導体装置ＤＥＶ１では、アノード領域ＡＮＲ中のドーパント濃度を、バックゲート領域ＢＧＲ中のドーパント濃度から独立して低くすることができる。このように、半導体装置ＤＥＶ１では、エミッタ領域ＥＭＲ、ベース領域ＢＲ及びドリフト領域ＤＲにより構成される寄生ｎｐｎバイポーラトランジスタの動作を抑制しつつ、ボディダイオードのリカバリ損失を低減することができる。
また、半導体装置ＤＥＶ１では、アノード領域ＡＮＲを形成するために用いられるポリシリコン膜ＰＳＦ１が、ポリシリコン膜ＰＳＦ２と同一工程内で形成される。そのため、半導体装置ＤＥＶ１では、新たな工程を追加することなくリカバリ損失の低減されたボディダイオードを形成することができる。
＜変形例＞
上記においては、半導体装置ＤＥＶ１が有するＩＧＢＴがトレンチゲート型のＩＧＢＴである場合を例として説明したが、半導体装置ＤＥＶ１が有するＩＧＢＴは、プレーナゲート型のＩＧＢＴであってもよい。
（第２実施形態）
第２実施形態に係る半導体装置を説明する。第２実施形態に係る半導体装置を、半導体装置ＤＥＶ３とする。ここでは、半導体装置ＤＥＶ１と異なる点を主に説明し、重複する説明は繰り返さないものとする。
＜半導体装置ＤＥＶ３の構成＞
以下に、半導体装置ＤＥＶ３の構成を説明する。
図２０は、半導体装置ＤＥＶ３の断面図である。図２０に示されるように、半導体装置ＤＥＶ３は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＩと、ゲートＧと、絶縁膜ＩＦ１と、ポリシリコン膜ＰＳＦ１と、ポリシリコン膜ＰＳＦ２と、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰ１、コンタクトプラグＣＰ２及びコンタクトプラグＣＰ３（図示せず）と、配線ＷＬ１及び配線ＷＬ２（図示せず）と、電極ＥＬとを有している。
半導体装置ＤＥＶ３では、半導体基板ＳＵＢが、コレクタ領域ＣＬＲと、カソード領域ＣＡＲと、バッファ領域ＢＦＲと、ドリフト領域ＤＲと、エミッタ領域ＥＭＲと、ベース領域ＢＲと、バックゲート領域ＢＧＲと、アノード領域ＡＮＲとを有している。これらの点に関して、半導体装置ＤＥＶ３の構成は、半導体装置ＤＥＶ１の構成と共通している。
半導体装置ＤＥＶ３は、絶縁膜ＩＦ２をさらに有している。絶縁膜ＩＦ２は、アノード領域ＡＮＲとポリシリコン膜ＰＳＦ１との間に配置されている。絶縁膜ＩＦ２は、例えば酸化シリコンにより形成されている。絶縁膜ＩＦ２の厚さは、ポリシリコン膜ＰＳＦ１中のドーパントが半導体基板ＳＵＢへ拡散しにくくなることを抑制する観点及びポリシリコン膜ＰＳＦ１とアノード領域ＡＮＲとが電気的に絶縁されてしまうことを抑制する観点から、好ましくは、５ｎｍ以下である。絶縁膜ＩＦ２の厚さは、さらに好ましくは、３ｎｍ以下である。これらの点に関して、半導体装置ＤＥＶ２の構成は、半導体装置ＤＥＶ１の構成と異なっている。
＜半導体装置ＤＥＶ３の製造方法＞
以下に、半導体装置ＤＥＶ３の製造方法を説明する。
半導体装置ＤＥＶ３の製造方法は、準備工程Ｓ１と、ゲートトレンチ形成工程Ｓ２と、ゲート絶縁膜形成工程Ｓ３と、ゲート形成工程Ｓ４と、絶縁膜形成工程Ｓ５と、ポリシリコン膜形成工程Ｓ６と、第１イオン注入工程Ｓ７と、第２イオン注入工程Ｓ８と、層間絶縁膜形成工程Ｓ９とを有している。半導体装置ＤＥＶ３の製造方法は、第３イオン注入工程Ｓ１０と、コンタクトプラグ形成工程Ｓ１１と、配線形成工程Ｓ１２と、研磨工程Ｓ１３と、第４イオン注入工程Ｓ１４と、第５イオン注入工程Ｓ１５と、第６イオン注入工程Ｓ１６と、電極形成工程Ｓ１７とをさらに有している。この点に関して、半導体装置ＤＥＶ３の製造方法は、半導体装置ＤＥＶ１の製造方法と共通している。
絶縁膜形成工程Ｓ５では、絶縁膜ＩＦ１の構成材料のエッチングが行われた後に、第１主面ＭＳ１が、例えばＡＰＭ（Ammonia-hydrogen Peroxide Mixture）を用いて洗浄される。これにより、絶縁膜ＩＦ２が形成される。この点に関して、半導体装置ＤＥＶ３の製造方法は、半導体装置ＤＥＶ１の製造方法と異なっている。
＜半導体装置ＤＥＶ３の効果＞
以下に、半導体装置ＤＥＶ３の効果を説明する。
絶縁膜ＩＦ２の正孔に対する障壁高さ（約１．０ｅＶ）は、絶縁膜ＩＦ２の電子に対する障壁高さ（約０．３ｅＶ）よりも高い。そのため、半導体装置ＤＥＶ３では、ポリシリコン膜ＰＳＦ１から絶縁膜ＩＦ２を超えてボディダイオードに正孔が移動しにくく、正孔注入効率がさらに低下する。その結果、半導体装置ＤＥＶ３によると、ボディダイオードのリカバリ損失をさらに低減することができる。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＮＲ アノード領域、ＢＦＲ バッファ領域、ＢＧＲ バックゲート領域、ＢＲ ベース領域、ＣＡＲ カソード領域、ＣＨ１ コンタクトホール、ＣＨ２ コンタクトホール、ＣＨ３ コンタクトホール、ＣＬＲ コレクタ領域、ＣＰ１ コンタクトプラグ、ＣＰ２ コンタクトプラグ、ＣＰ３ コンタクトプラグ、ＣＴＲ コンタクト領域、Ｄ１ 第１方向、Ｄ２ 第２方向、ＤＥＶ１ 半導体装置、ＤＥＶ２ 半導体装置、ＤＥＶ３ 半導体装置、ＤＲ ドリフト領域、ＥＬ 電極、ＥＭＲ エミッタ領域、Ｇ ゲート、ＧＩ ゲート絶縁膜、ＩＦ１ 絶縁膜、ＩＦ２ 絶縁膜、ＩＬＤ 層間絶縁膜、ＭＳ１ 第１主面、ＭＳ２ 第２主面、ＰＳＦ１，ＰＳＦ２ ポリシリコン膜、Ｓ１ 準備工程、Ｓ２ ゲートトレンチ形成工程、Ｓ３ ゲート絶縁膜形成工程、Ｓ４ ゲート形成工程、Ｓ５ 絶縁膜形成工程、Ｓ６ ポリシリコン膜形成工程、Ｓ７ 第１イオン注入工程、Ｓ８ 第２イオン注入工程、Ｓ９ 層間絶縁膜形成工程、Ｓ１０ 第３イオン注入工程、Ｓ１１ コンタクトプラグ形成工程、Ｓ１２ 配線形成工程、Ｓ１３ 研磨工程、Ｓ１４ 第４イオン注入工程、Ｓ１５ 第５イオン注入工程、Ｓ１６ 第６イオン注入工程、Ｓ１７ 電極形成工程、ＳＵＢ 半導体基板、ＳＵＢａ 第１部分、ＳＵＢｂ 第２部分、ＳＵＢｃ 第３部分、ＴＲ ゲートトレンチ、ＷＬ１，ＷＬ２ 配線。

Claims (7)

  1. 半導体基板と、
    ゲート絶縁膜と、
    ゲートと、
    第１ポリシリコン膜とを備え、
    前記半導体基板は、第１主面と、前記第１主面の反対面である第２主面とを有し、
    前記半導体基板は、第１部分と、第２部分とを有し、
    前記半導体基板は、前記第１部分に位置する前記第２主面に配置されているコレクタ領域と、前記第２部分に位置する前記第２主面に配置されているカソード領域と、前記コレクタ領域上及び前記カソード領域上に配置されているドリフト領域と、前記第１部分に位置する前記第１主面に配置されているエミッタ領域と、前記エミッタ領域と前記コレクタ領域との間に配置されているベース領域と、前記第２部分に位置する前記第１主面に配置されているアノード領域とを有し、
    前記ゲートは、前記エミッタ領域と前記ドリフト領域とに挟み込まれている前記ベース領域の部分と前記ゲート絶縁膜を介在させて対向するように配置されており、
    前記第１ポリシリコン膜は、前記アノード領域上に配置されており、
    前記エミッタ領域、前記エミッタ領域及び前記カソード領域の導電型は、ｎ型であり、
    前記コレクタ領域、前記ベース領域、前記アノード領域及び前記第１ポリシリコン膜の導電型は、ｐ型である、半導体装置。
  2. 前記第１部分に位置する前記第１主面には、前記エミッタ領域、前記ベース領域及び前記ドリフト領域を露出させるように前記第２主面側に向かって延びているゲートトレンチが形成されており、
    前記ゲートトレンチ内には、前記ゲートが埋め込まれており、
    前記ゲートと前記ゲートトレンチの側面及び底面との間には、前記ゲート絶縁膜が配置されている、請求項１に記載の半導体装置。
  3. 前記半導体基板は、前記ベース領域内に配置されており、かつ導電型がｐ型のバックゲート領域をさらに有し、
    前記アノード領域中のドーパント濃度は、前記バックゲート領域中のドーパント濃度よりも低い、請求項１に記載の半導体装置。
  4. 前記アノード領域と前記第１ポリシリコン膜との間に配置されている第１絶縁膜をさらに備える、請求項１に記載の半導体装置。
  5. 前記第１絶縁膜の厚さは、５ｎｍ以下である、請求項４に記載の半導体装置。
  6. 第２絶縁膜と、
    第２ポリシリコン膜とをさらに備え、
    前記半導体基板は、第３部分をさらに有し、
    前記第２絶縁膜は、前記第３部分に位置する前記第１主面上に配置されており、
    前記第２ポリシリコン膜は、前記第２絶縁膜上に配置されている、請求項１に記載の半導体装置。
  7. 前記第２ポリシリコン膜は、抵抗体又はダイオードを構成している、請求項６に記載の半導体装置。
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