CN116031283A - 半导体器件 - Google Patents

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Abstract

本公开涉及一种半导体器件，该半导体器件包括半导体衬底、栅极绝缘膜、栅极和第一多晶硅膜。半导体衬底具有第一主表面和作为第一主表面的相对表面的第二主表面。半导体衬底具有第一部分和第二部分。半导体衬底包括被布置在位于第一部分中的第二主表面上的集电极区域、被布置在位于第二部分中的第二主表面上的阴极区域、被布置在集电极区域和阴极区域上的漂移区域、被布置在位于第一部分中的第一主表面上的发射极区域、被布置在发射极区域与集电极区域之间的基极区域、以及被布置在位于第二部分中的第一主表面上的阳极区域。

Description

半导体器件
优先权要求
本申请要求于2021年10月26日提交的日本专利申请No.2021-174400的优先权，其内容在此通过引用并入本文。
技术领域
本公开涉及一种半导体器件。
背景技术
日本专利申请公开No.2021-093556(专利文献1)中公开了一种半导体器件，其具有逆导型绝缘栅极双极型晶体管(RC-IGBT)。专利文献1中公开的半导体器件包括半导体衬底、栅极绝缘膜、以及栅极。
半导体衬底具有第一主表面和第二主表面。第二主表面是第一主表面的相对表面。半导体衬底具有集电极区域、阴极区域、缓冲区域、漂移区域、发射极区域、基极区域、以及接触区域。
集电极区域位于第二主表面上。然而，代替集电极区域，阴极区域被部分地布置在第二主表面上。缓冲区域被布置在集电极区域以及阴极区域上。漂移区域被布置在缓冲区域上。发射极区域被布置在第一主表面上。基极区域被布置在漂移区域与发射极区域之间。接触区域被布置在基极区域内。阴极区域、缓冲区域、漂移区域、以及发射极区域的每个导电类型均为n型。集电极区域、基极区域、以及接触区域的每个导电类型均为p型。接触区域中的掺杂剂浓度高于基极区域中的掺杂剂浓度。
栅极沟槽形成在第一主表面中。栅极沟槽从第一主表面向第二主表面侧延伸。发射极区域、基极区域、以及漂移区域从栅极沟槽的侧表面暴露。
栅极被嵌入在栅极沟槽中。栅极绝缘膜被布置在栅极沟槽的侧表面和底表面中的每一者与栅极之间。因而，基极区域的被夹在发射极区域与漂移区域之间的部分隔着栅极绝缘膜与栅极相对。
发射极区域、基极区域、缓冲区域、集电极区域、栅极绝缘膜、以及栅极构成IGBT(绝缘栅极双极型晶体管)。接触区域、基极区域、漂移区域、缓冲区域、以及阴极区域构成体二极管(body diode)。接触区域以及基极区域构成体二极管的阳极。
发明内容
然而，因为接触区域中的掺杂剂浓度高于基极区域中的掺杂剂浓度，所以上述体二极管具有来自阳极的空穴注入效率变高，并且恢复损耗(recovery loss)增大。进一步地，因为接触区域具有抑制由发射极区域、基极区域、以及漂移区域构成的寄生npc双极型晶体管的操作的功能，所以难以降低掺杂剂浓度。
本公开提供了一种具有IGBT以及提高了恢复损耗的体二极管的半导体器件。
其他问题以及新颖性特征将从本文的说明书以及附图而变得显而易见。
根据一个实施例，一种半导体器件包括半导体衬底、栅极绝缘膜、栅极、以及第一多晶硅膜。半导体衬底具有第一主表面和第二主表面，该第二主表面为第一主表面的相对表面。半导体衬底具有第一部分和第二部分。该半导体衬底具有：集电极区域，被布置在位于第一部分中的第二主表面上；阴极区域，被布置在位于第二部分中的第二主表面上；漂移区域，被布置在集电极区域和阴极区域上；发射极区域，被布置在位于第一部分中的第一主表面上；基极区域，被布置在发射极区域与集电极区域之间；以及阳极区域，被布置在位于第二部分中的第一主表面上。栅极被布置为隔着栅极绝缘膜与基极区域的被夹在发射极区域与漂移区域之间的部分相对。第一多晶硅膜被布置在阳极区域上。发射极区域、漂移区域、以及阴极区域的每个导电类型均为n型。集电极区域、基极区域、阳极区域、以及第一多晶硅膜的每个导电类型均为p型。
根据依照一个实施例的半导体器件，体二极管的恢复损耗能够提高。
附图说明
图1是半导体器件DEV1的剖面图。
图2是示出半导体器件DEV1的制造方法的工艺图。
图3是用于说明准备步骤S1的剖面图。
图4是用于说明栅极沟槽形成步骤S2的剖面图。
图5是用于说明栅极绝缘膜形成步骤S3的剖面图。
图6是用于说明栅极形成步骤S4的剖面图。
图7是用于说明绝缘膜形成步骤S5的剖面图。
图8是用于说明多晶硅膜形成步骤S6的剖面图。
图9是用于说明第一离子注入步骤S7的剖面图。
图10是用于说明第二离子注入步骤S8的剖面图。
图11是用于说明层间电介质形成步骤S9的剖面图。
图12是用于说明第三离子注入步骤S10的剖面图。
图13是用于说明接触插塞形成步骤S11的剖面图。
图14是用于说明布线形成步骤S12的剖面图。
图15是用于说明抛光步骤S13的剖面图。
图16是用于说明第四离子注入步骤S14的剖面图。
图17是用于说明第五离子注入步骤S15的剖面图。
图18是用于说明第六离子注入步骤S16的剖面图。
图19是半导体器件DEV2的剖面图。
图20是半导体器件DEV3的剖面图。
具体实施方式
将参照附图详细描述本公开的实施例。在下文提及的附图中，具有相同功能的部件用相同的附图标记表示，并且将不再重复其的重叠描述。
(第一实施例)
将根据第一实施例描述半导体器件。根据第一实施例的半导体器件被称为半导体器件DEV1。
＜半导体器件DEV1的配置＞
在下文中，将描述半导体器件DEV1的配置。
图1是半导体器件DEV1的剖面图。如图1所示，半导体器件DEV1包括半导体衬底SUB、栅极绝缘膜GI、栅极G、绝缘膜IF1、多晶硅膜PSF1、多晶硅膜PSF2、层间电介质(层间绝缘膜)ILD、接触插塞CP1、接触插塞CP2、布线WL1、以及电极EL。
半导体衬底SUB具有第一主表面MS1和第二主表面MS2。第一主表面MS1和第二主表面MS2是半导体衬底SUB的厚度方向上的端面。第二主表面MS2是第一主表面MS1的相对表面。顺便提及，半导体衬底SUB的厚度方向被定义为第一方向D1。半导体衬底SUB由例如单晶硅(Si)形成。
半导体衬底SUB具有第一部分SUBa、第二部分SUBb、以及第三部分SUBc。第一部分SUBa和第二部分SUBb在第二方向D2上彼此相邻。第二方向D2是与第一方向D1正交的方向。第一部分SUBa和第二部分SUBb的数量可以是两个或更多。多个第一部分SUBa和多个第二部分SUBb在第二方向D2上交替布置。例如，在第二方向D2上，第三部分SUBc从第一部分SUBa的相对侧与第二部分SUBb相邻。
半导体衬底SUB具有集电极区域CLR、阴极区域CAR、缓冲区域BFR、漂移区域DR、发射极区域EMR、基极区域BR、背栅区域BGR、以及阳极区域ANR。阴极区域CAR、缓冲区域BFR、漂移区域DR、以及发射极区域EMR的每个导电类型均为n型。集电极区域CLR、基极区域BR、背栅区域BGR、以及阳极区域ANR的每个导电类型均为p型。阴极区域CAR以及发射极区域EMR中的掺杂剂浓度高于缓冲区域BFR中的掺杂剂浓度。缓冲区域BFR中的掺杂剂浓度高于漂移区域DR中的掺杂剂浓度。背栅区域BGR中的掺杂剂浓度高于基极区域BR中的掺杂剂浓度。基极区域BR中的掺杂剂浓度高于阳极区域ANR中的掺杂剂浓度。
集电极区域CLR和阴极区域CAR被布置在第二主表面MS2上。更具体地说，集电极区域CLR被布置在位于第一部分SUBa中的第二主表面MS2上，并且阴极区域CAR被布置在位于第二部分SUBb和第三部分SUBc中的第二主表面MS2上。
缓冲区域BFR被布置在集电极区域CLR和阴极区域CAR上。漂移区域DR被布置在缓冲区域BFR上。换言之，漂移区域DR隔着缓冲区域BFR被布置在集电极区域CLR和阴极区域CAR上。发射极区域EMR被布置在位于第一部分SUBa中的第一主表面MS1上。基极区域BR被布置在发射极区域EMR与漂移区域DR之间。
背栅区域BGR被布置在基极区域BR中。阳极区域ANR被布置在位于第二部分SUBb中的第一主表面MS1上。顺便提及，阳极区域ANR和漂移区域DR通过pn结构成体二极管。
栅极沟槽TR形成在位于第一部分SUBa中的第一主表面MS1中。栅极沟槽TR沿着第一方向D1从第一主表面MS1向第二主表面MS2延伸。发射极区域EMR、基极区域BR、以及漂移区域DR从栅极沟槽TR的侧表面暴露。
栅极G嵌入在栅极沟槽TR中。栅极G由例如含有掺杂剂的多晶硅形成。栅极绝缘膜GI被布置在栅极沟槽TR的侧表面和底表面中的每一者与栅极G之间。因而，栅极G隔着栅极绝缘膜GI，以与基极区域BR的被夹在发射极区域EMR与漂移区域DR之间的部分相对。栅极绝缘膜GI由例如氧化硅(SiO2)形成。顺便提及，发射极区域EMR、基极区域BR、漂移区域DR、缓冲区域BFR、以及集电极区域CLR构成IGBT。
绝缘膜IF1被布置在第一主表面MS1上。更具体地，绝缘膜IF1被布置在位于第三部分SUBc中的第一主表面MS1上。绝缘膜IF1由例如氧化硅形成。
多晶硅PSF1被布置在阳极区域ANR上。多晶硅PSF1由含有掺杂剂的多晶硅形成。多晶硅膜PSF1的导电类型为p型。多晶硅PSF1电连接到阳极区域ANR。
顺便提及，多晶硅膜PSF1中的掺杂剂浓度高于阳极区域ANR中的掺杂剂浓度。接触区域CTR被布置在多晶硅膜PSF1中。接触区域CTR中的掺杂剂浓度高于多晶硅膜PSF1中的除去接触区域CTR之外的掺杂剂浓度。
多晶硅膜PSF2隔着绝缘膜IF1布置在位于第三部分SUBc中的第一主表面MS1上。根据要被赋予的功能将掺杂剂注入到多晶硅膜PSF2中。多晶硅膜PSF2用作例如电阻器或二极管(更具体地，温度测量二极管)。
层间电介质ILD被布置在第一主表面MS1上，以覆盖绝缘膜IF1、多晶硅膜PSF1、以及多晶硅膜PSF2。层间电介质ILD由例如氧化硅构成。
接触孔CH1和接触孔CH2形成在层间电介质ILD中。接触孔CH1沿着第一方向D1穿透层间电介质ILD。接触孔CH1还到达半导体衬底SUB，以暴露发射极区域EMR和背栅区域BGR。接触孔CH2沿着第一方向D1穿透层间电介质ILD。接触孔CH2还达到多晶硅膜PSF1，以暴露接触区域CTR。
接触插塞CP1嵌入在接触孔CH1中。接触插塞CP1的下端侧电连接到发射极区域EMR和背栅区域BGR。接触插塞CP2嵌入在接触孔CH2中。接触插塞CP2的下端侧电连接到接触区域CTR。接触插塞CP1和接触插塞CP2由例如钨(W)形成。
尽管未示出，但是半导体器件DEV1还具有接触插塞CP3，并且接触孔CH3也被形成在层间电介质ILD中。接触孔CH3沿着第一方向D1穿透层间电介质ILD，以暴露栅极G。接触孔CH3可以到达栅极G。接触插塞CP3嵌入在接触孔CH3中。接触插塞CP3的下端侧电连接到栅极G。接触插塞CP3由例如钨形成。
布线WL1被布置在层间电介质ILD上。布线WL1电连接到接触插塞CP1的上端侧以及接触插塞CP2的上端侧。布线WL1由例如铝(Al)或铝合金形成。尽管未示出，但是半导体器件DEV1还包括布线WL2。布线WL2布置被在层间电介质ILD上，并且电连接到接触插塞CP3的上端侧。
电极EL被布置在第二主表面MS2上。电极EL电连接到集电极区域CLR和阴极区域CAR。电极EL由例如铝或铝合金形成。
＜半导体器件DEV1的制造方法＞
在下文中，将描述半导体器件DEV1的制造方法。
图2是示出半导体器件DEV1的制造方法的工艺图。如图2所示，半导体器件DEV1的制造方法包括准备步骤S1、栅极沟槽形成步骤S2、栅极绝缘膜形成步骤S3、栅极形成步骤S4、绝缘膜形成步骤S5、多晶硅膜形成步骤S6、第一离子注入步骤S7、第二离子注入步骤S8、层间电介质形成步骤S9、第三离子注入步骤S10、接触插塞形成步骤S11、布线形成步骤S12、抛光步骤S13、第四离子注入步骤S14、第五离子注入步骤S15、第六离子注入步骤S16、以及电极形成步骤S17。
图3是用于说明准备步骤S1的剖面图。如图3所示，在准备步骤S1中，准备半导体衬底SUB。然而，在准备步骤S1中准备的半导体衬底SUB的厚度小于半导体器件DEV1具有的厚度。在准备步骤S1中准备的半导体衬底SUB的导电类型为n型。
图4是用于说明栅极沟槽形成步骤S2的剖面图。如图4所示，在栅极沟槽形成步骤S2中，形成栅极沟槽TR。栅极沟槽TR通过例如使用布置在第一主表面MS1上的硬掩膜进行蚀刻而形成。
图5是用于说明栅极绝缘膜形成步骤S3的剖面图。如图5所示，在栅极绝缘膜形成步骤S3中，形成栅极绝缘膜GI。栅极绝缘膜GI通过例如对半导体衬底SUB的第一主表面MS1侧进行热氧化而形成。
图6是用于说明栅极形成步骤S4的剖面图。如图6所示，在栅极形成步骤S4中，形成栅极G。在栅极形成步骤S4中，第一，通过例如CVD(化学气相沉积)将栅极G的构成材料嵌入在栅极沟槽TR中。第二，通过例如CMP(化学机械抛光)去除从栅极沟槽TR突出的栅极G的构成材料。可以通过回蚀刻(etch back)去除从栅极沟槽TR突出的栅极G的构成材料。
图7是说明绝缘膜形成步骤S5的剖面图。如图7所示，在绝缘膜形成步骤S5中，形成绝缘膜IF1。在绝缘膜形成步骤S5中，第一，通过CVD等将绝缘膜IF1的构成材料形成在第一主表面MS1上。第二，通过由使用光刻形成的抗蚀剂进行掩蔽(mask)，对所形成的绝缘膜IF1的构成材料进行蚀刻。如上所述，在形成多晶硅膜PSF1的位置处形成具有开口的绝缘膜IF1。顺便提及，在执行上述蚀刻之后，清洗第一主表面MS1。
图8是用于说明多晶硅膜形成步骤S6的剖面图。如图8所示，形成多晶硅膜PSF1、多晶硅膜PSF2、以及阳极区域ANR。在多晶硅膜形成步骤S6中，第一，在第一主表面MS1上形成多晶硅，以覆盖绝缘膜IF1。顺便提及，该多晶硅是未掺杂的(不含掺杂剂)。第二，将掺杂剂离子注入到所形成的多晶硅中。第三，对其进行热处理。通过该热处理形成的多晶硅中的掺杂剂扩散到半导体衬底SUB中，并且形成阳极区域ANR。第四，通过使用光刻形成的抗蚀剂作为掩膜，对所形成的多晶硅进行蚀刻。如上所述，形成多晶硅膜PSF1和多晶硅膜PSF2。顺便提及，在形成多晶硅膜PSF1、多晶硅膜PSF2、以及阳极区域ANR之后，通过蚀刻去除绝缘膜IF1的除去多晶硅膜PSF2的下部以外的部分。
图9是用于说明第一离子注入步骤S7的剖面图。如图9所示，在第一离子注入步骤S7中，执行离子注入以形成基极区域BR。图10是用于说明第二离子注入步骤S8的剖面图。如图10所示，在第二离子注入步骤S8中，通过执行离子注入形成发射极区域EMR。
图11是用于说明层间电介质形成步骤S9的剖面图。如图11所示，在层间绝缘膜形成步骤S9中，形成层间电介质ILD。在层间电介质形成步骤S9中，第一，在第一主表面MS1上形成层间电介质ILD的构成材料，以覆盖绝缘膜IF1、多晶硅膜PSF1、以及多晶硅膜PSF2。第二，通过例如CMP，对所形成的层间电介质ILD的构成材料进行平坦化。第三，通过蚀刻层间电介质ILD来形成接触孔CH1、接触孔CH2、以及接触孔CH3(未示出)，蚀刻使用通过光刻形成的抗蚀剂作为掩膜。如上所述，形成层间电介质ILD。
图12是用于说明第三离子注入步骤S10的剖面图。如图12所示，在第三离子注入步骤S10中，通过执行离子注入形成背栅区域BGR以及接触区域CTR。通过接触孔CH1和接触孔CH2执行该离子注入。
图13是用于说明接触插塞形成步骤S11的剖面图。如图13所示，在接触插塞形成步骤S11中，形成接触插塞CP1、接触插塞CP2、以及接触插塞CP3(未示出)。在接触插塞形成步骤S11中，第一，通过例如CVD，将接触插塞(接触插塞CP1、接触插塞CP2、以及接触插塞CP3)嵌入在接触孔CH1、接触孔CH2、以及接触孔CH3(未示出)中。第二，通过例如CMP，去除从接触孔CH1、接触孔CH2、以及接触孔CH3突出的接触插塞的构成材料。如上所述，形成接触插塞CP1、接触插塞CP2、以及接触插塞CP3。
图14是用于说明布线形成步骤S12的剖面图。如图14所示，在布线形成步骤S12中，形成布线WL1和WL2(未示出)。在布线形成步骤S12中，第一，在层间电介质ILD上形成布线(布线WL1和布线WL2)的构成材料。第二，使用通过光刻形成的抗蚀剂作为掩膜，来蚀刻成膜的布线的构成材料。因而，形成布线WL1和布线WL2。
图15是用于说明抛光步骤S13的剖面图。如图15所示，在抛光步骤S13中，通过对半导体衬底SUB的第二主表面MS2侧进行抛光，来减小半导体衬底SUB的厚度(使该厚度变小)。图16是用于说明第四离子注入步骤S14的剖面图。如图16所示，在第四离子注入步骤S14中，通过离子注入形成缓冲区域BFR。图17是用于说明第五离子注入步骤S15的剖面图。如图17所示，在第五离子注入步骤S15中，通过离子注入形成集电极区域CLR。
图18是用于说明第六离子注入步骤S16的剖面图。如图18所示，在第六离子注入步骤S16中，形成阴极区域CAR。在第六离子注入步骤S16中，第一，在第二主表面MS2上形成抗蚀剂。通过使用光刻对该抗蚀剂进行图案化，使得仅形成阴极区域CAR的部分是开放的。第二，通过使用上述抗蚀剂作为掩膜执行离子注入。因而，形成阴极区域CAR。顺便提及，半导体衬底SUB的未执行离子注入的部分变为漂移区域DR。
在电极形成步骤S17中，在第二主表面MS2上形成电极EL。该电极EL通过例如溅射形成。如上提及，形成具有图1所示结构的半导体器件DEV1。
＜半导体器件DEV1的效果＞
在下文中，将通过与比较示例进行比较来描述半导体器件DEV1的(一个或多个)效果。根据比较示例的半导体器件被称为半导体器件DEV2。
图19是半导体器件DEV2的剖面图。如图19所示，半导体器件DEV2具有半导体衬底SUB、栅极绝缘膜GI、栅极G、层间电介质ILD、接触插塞CP1、以及电极EL。进一步地，在半导体器件DEV2中，半导体衬底SUB具有集电极区域CLR、缓冲区域BFR、漂移区域DR、发射极区域EMR、基极区域BR、背栅区域BGR、以及阴极区域CAR。
在半导体器件DEV2中，阴极区域CAR代替集电极区域CLR，被布置在背栅区域BGR下方的第二主表面MS2上。在半导体器件DEV2中，背栅区域BGR、基极区域BR、漂移区域DR、以及阴极区域CAR构成体二极管。在半导体器件DEV2的体二极管中，阳极具有高掺杂剂浓度的背栅区域BGR，使得到阴极的空穴注入效率是高的，而且可以降低正向电压，而恢复损耗将是巨大的。
进一步地，在半导体器件DEV2中，当背栅区域BGR中的掺杂剂浓度降低时，由发射极区域EMR、基极区域BR、以及漂移区域DR构成的寄生npn双极型晶体管变得容易操作，这使得难以降低(减少)背栅区域BGR中的掺杂剂浓度。
另一方面，在半导体器件DEV1中，体二极管的阳极由阳极区域ANR构成。阳极区域ANR通过从多晶硅膜PSF1扩散掺杂剂而形成。因而，在半导体器件DEV1中，阳极区域ANR中的掺杂剂浓度可以独立于背栅区域BGR中的掺杂剂浓度而降低。因此，在半导体器件DEV1中，可以减少体二极管的恢复损耗，同时抑制由发射极区域EMR、基极区域BR、以及漂移区域DR构成的寄生npn双极型晶体管的操作。
进一步地，在半导体器件DEV1中，在与多晶硅膜PSF2相同的步骤中形成用于形成阳极区域ANR的多晶硅膜PSF1。因而，在半导体器件DEV1中，在不增加新步骤的情况下形成恢复损耗减小的体二极管。
＜修改示例＞
在上述内容中，作为示例描述了半导体器件DEV1具有的IGBT是沟槽栅极型IGBT的情况，但是半导体器件DEV1具有的IGBT可以是平面栅极型IGBT。
(第二实施例)
将描述根据第二实施例的半导体器件。根据第二实施例的半导体器件被称为半导体器件DEV3。这里，将主要描述与半导体DEV1的不同之处，并且将不再重复与上述内容重叠的描述。
＜半导体器件DEV3的配置＞
在下文中，将描述半导体器件DEV3的配置。
图20是半导体器件DEV3的剖面图。如图20所示，半导体DEV3包括半导体衬底SUB、栅极绝缘膜GI、栅极G、绝缘膜IF1、多晶硅膜PSF1、多晶硅膜PSF2、以及层间电介质ILD、接触插塞CP1、接触插塞CP2、接触插插塞CP3(未示出)、布线WL1、以及布线WL2(未示出)、以及电极EL。
在半导体器件DEV3中，半导体衬底SUB具有集电极区域CLR、阴极区域CAR、缓冲区域BFR、漂移区域DR、发射极区域EMR、基极区域BR、背栅区域BGR、以及阳极区域ANR。在这些方面，半导体器件DEV3的配置与半导体器件DEV1的配置是共同的。
半导体器件DEV3还具有绝缘膜IF2。绝缘膜IF2被布置在阳极区域ANR与多晶硅膜PSF1之间。绝缘膜IF2由例如氧化硅形成。从抑制多晶硅膜PSF1中的掺杂剂难以扩散到半导体衬底SUB中的观点来看，以及从抑制多晶硅膜PSF1与阳极区域ANR之间的电绝缘的观点来看，绝缘膜IF2的厚度优选为5nm或更小。绝缘膜IF2的厚度更优选为3nm或更小。在这些方面，半导体器件DEV3的配置不同于半导体器件DEV1的配置。
＜半导体器件DEV3的制造方法＞
在下文中，将描述半导体器件DEV3的制造方法。
半导体器件DEV3的制造方法包括准备步骤S1、栅极沟槽形成步骤S2、栅极绝缘膜形成步骤S3、栅极形成步骤S4、绝缘膜形成步骤S5、多晶硅膜形成步骤S6、第一离子注入步骤S7、第二离子注入步骤S8、以及层间电介质形成步骤S9。半导体器件DEV3的制造方法还包括第三离子注入步骤S10、接触插塞形成步骤S11、布线形成步骤S12、抛光步骤S13、第四离子注入步骤S14、第五离子注入步骤S15、第六离子注入步骤S16、以及电极形成步骤S17。在这方面，半导体器件DEV3的制造方法与半导体器件DEV1的制造方法相同。
在绝缘膜形成步骤S5中，在蚀刻绝缘膜IF1的(一种或多种)构成材料之后，用例如APM(氨-过氧化氢混合物)清洗第一主表面MS1。因而，形成绝缘膜IF2。在这方面，半导体器件DEV3的制造方法不同于半导体器件DEV1的制造方法。
＜半导体器件DEV3的效果＞
在下文中，将描述半导体器件DEV3的(一个或多个)效果。
绝缘膜IF2对于空穴的势垒高度(约1.0eV)高于绝缘膜IF2对于电子的势垒高度(约0.3eV)。因而，在半导体器件DEV3中，空穴不太可能从多晶硅膜PSF1超过绝缘膜IF2而移动到体二极管，并且空穴注入效率进一步降低。因此，半导体器件DEV3使得可以进一步降低体二极管的恢复损耗。
在上文中，已经基于实施例具体描述了由本发明的发明人做出的发明。然而，不必说，本发明不限于前述实施例，并且可以在本发明的范围内进行各种修改和变化。

Claims (7)

1.一种半导体器件，包括：
半导体衬底；
栅极绝缘膜；
栅极；以及
第一多晶硅膜，
其中所述半导体衬底具有第一主表面和第二主表面，所述第二主表面为所述第一主表面的相对表面，
其中所述半导体衬底具有第一部分和第二部分；
其中所述半导体衬底具有：
集电极区域，被布置在位于所述第一部分中的所述第二主表面上；
阴极区域，被布置在位于所述第二部分中的所述第二主表面上；
漂移区域，被布置在所述集电极区域和所述阴极区域上；
发射极区域，被布置在位于所述第一部分中的所述第一主表面上；
基极区域，被布置在所述发射极区域与所述集电极区域之间；以及
阳极区域，被布置在位于所述第二部分中的所述第一主表面上，
其中所述栅极被布置为隔着所述栅极绝缘膜与所述基极区域的被夹在所述发射极区域与所述漂移区域之间的部分相对，
其中所述第一多晶硅膜被布置在所述阳极区域上，
其中所述发射极区域、所述漂移区域、以及所述阴极区域的每个导电类型均为n型，并且
其中所述集电极区域、所述基极区域、所述阳极区域以及所述第一多晶硅膜的每个导电类型均为p型。
2.根据权利要求1所述的半导体器件，
其中朝向所述第二主表面侧延伸的栅极沟槽形成在位于所述第一部分中的所述第一主表面上，以暴露所述发射极区域、所述基极区域以及所述漂移区域，
其中所述栅极嵌入在所述栅极沟槽中，并且
其中所述栅极绝缘膜被布置在所述栅极沟槽的侧表面和底表面中的每一者与所述栅极之间。
3.根据权利要求1所述的半导体器件，
其中所述半导体衬底被布置在所述基极区域中，并且还具有导电类型为p型的背栅区域，并且
其中所述阳极区域中的掺杂剂浓度低于所述背栅区域中的掺杂剂浓度。
4.根据权利要求1所述的半导体器件，还包括第一绝缘膜，所述第一绝缘膜被布置在所述阳极区域与所述第一多晶硅膜之间。
5.根据权利要求4所述的半导体器件，
其中所述第一绝缘膜的厚度为5nm或更小。
6.根据权利要求1所述的半导体器件，还包括：
第二绝缘膜；以及
第二多晶硅膜，
其中所述半导体衬底还包括第三部分，
其中所述第二绝缘膜被布置在位于所述第三部分中的所述第一主表面上，并且
其中所述第二多晶硅膜被布置在所述第二绝缘膜上。
7.根据权利要求6所述半导体器件，
其中所述第二多晶硅膜构成电阻器或二极管。
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