JP2023039555A - 半導体装置の製造方法 - Google Patents

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秀夫 青木
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Abstract

【課題】本発明の実施形態は、内部の平坦性が良い半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、基板上に第１半導体素子を載置する工程と、板状部材と第１接着層が積層した部材をコレットに収容し、第１半導体素子が載置された基板上に加熱した第１接着層を圧着する工程とを有する。コレットは、板状部材と第１接着層が積層した部材を収容する面にヤング率の高い部材とヤング率の低い部材を有する。【選択図】 図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。
従来のＮＡＮＤフラッシュメモリチップを積層したパッケージにおいて、基板上に設けられているコントローラチップをＤＡＦ（Die Attach Film）で埋め込む際にコレットが用いられる。コレットで埋め込むとコントローラチップがある部分とコントローラチップが無い部分で応力が異なるためコントローラチップ上のＤＡＦに凸部が生じる場合がある。
特開２０１４－１６５４５１号公報
本発明の実施形態は、内部の平坦性が良い半導体装置の製造方法を提供する。
実施形態の半導体装置の製造方法は、基板上に第１半導体素子を載置する工程と、板状部材と第１接着層が積層した部材をコレットに収容し、第１半導体素子が載置された基板上に加熱した第１接着層を圧着する工程とを有する。コレットは、板状部材と第１接着層が積層した部材を収容する面にヤング率の高い部材とヤング率の低い部材を有する。
実施形態に係る半導体装置の模式的断面図。 実施形態に係る半導体装置の製造方法のフローチャート 実施形態に係る半導体装置の製造方法の工程模式断面図。 実施形態に係る半導体装置の製造方法の工程模式断面図。 実施形態に係るコレットと第１半導体素子の位置関係を表した模式断面図。 実施形態に係るコレットと第１半導体素子の位置関係を表した模式断面図。 実施形態に係るコレットの板状部材と第１接着層が積層した部材を収容する面の模式図。 実施形態に係るコレットの板状部材と第１接着層が積層した部材を収容する面の模式図。 実施形態に係るコレットの板状部材と第１接着層が積層した部材を収容する面の模式図。 実施形態に係るコレットと第１半導体素子の位置関係を表した模式断面図。 実施形態に係る半導体装置の製造方法の工程模式断面図。 実施形態に係る半導体装置の製造方法の工程模式断面図。 実施形態に係る半導体装置の部分模式的断面図。 実施形態に係る半導体装置の模式的断面図。 実施形態に係る半導体装置の模式的断面図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。また、図面において、一部の符号を省略している。
本明細書において、工程には独立した工程だけではなく、他の工程や他の処理と組み合わせも含まれる。本明書中の数値条件において、複数の数値範囲が記載されている場合、その数値範囲の上限値又は下限値は、他の数値範囲の上限値又は下限値に置き換えてもよい。本明細書中の数値条件の上限値と下限値が記載されている場合、上限値と下限値を組み合わせた数値範囲の条件に置き換えることもできる。
（第１実施形態）
第１実施形態は、半導体装置の製造方法に関する。図１に半導体装置１００の模式的断面図を示す。実施形態の半導体装置１００は、より具体的には、ＮＡＮＤフラッシュメモリチップ等を搭載した半導体パッケージである。なお、Ｘ方向、Ｙ方向及びＺ方向は、互いに交差し、互いに直交することが好ましい。
半導体装置１００は、記憶装置の一例である。半導体装置１００は、基板１、第１半導体素子２、導電性接合剤３、半田ボール４、第１樹脂層５、板状部材６、第２半導体素子７、第２樹脂層８、パッド９、ボンディングワイヤ１０、パッド１１、ボンディングワイヤ１２、パッド１３及び封止材１４を有する。
基板１は、第１半導体素子２等の支持基板である。基板１はより具体的には、多層の配線基板である。基板１の第１面側に第１半導体素子２が設けられている。基板１の第１面と対向する第２面側は、半導体装置１００の外部と接続するための半田ボール４などの半球状の電極が設けられている。図１の基板１には、１つのパッド９が含まれる。半導体装置１００は、複数のパッド９を含むことができる。
第１半導体素子２は、基板１に載置されている。第１半導体素子２は、例えば、フリップチップである。第１半導体素子２は、第１樹脂層５に覆われている。第１半導体素子２は、導電性接合剤３を介して基板１と接続している。半導体装置１００が記憶装置であるとき、第１半導体素子２は、例えばコントローラチップであり、第２半導体素子７は半導体メモリチップである。コントローラチップは、半導体メモリチップの読み書き及び消去などを制御する半導体チップである。第１半導体素子２は、図１に示した位置だけでなく、板状部材６と第１樹脂層５の積層方向において、板状部材６と重なる場所に位置していて、第１樹脂層５に封止されている。
第１半導体素子２は、板状部材６に比べて面積の小さな部材である。例えば、第１半導体素子２の板状部材６を向く面の面積は、板状部材６の第１半導体素子２を向く面の面積の１３％以上２７％以下である。
導電性接合剤３は、第１半導体素子２と基板１を電気的に接続する。導電性接合剤３は、例えば、半田などである。導電性接合剤３は、図１には図示しない基板１上のパッドと接続している。第１半導体素子２がフリップチップではない場合は、第１半導体素子２は、図１には図示しないボンディングワイヤを介して基板１と接続することができる。
半田ボール４は、半導体装置１００の外部と電気的に接続する端子である。半導体装置１００には、複数の半田ボール４が設けられている。
第１樹脂層５は、基板１と板状部材６の間及び第１半導体素子２と板状部材６の間に設けられている絶縁性の樹脂層である。第１樹脂層５は、基板１と第１半導体素子２の間にも設けられていることが好ましい。第１樹脂層５は、基板１と積層している。第１樹脂層５は、基板１と第１半導体素子２の間にも隙間（ボイド）が無く設けられていることが好ましい。第１樹脂層５は、例えば、エポキシ樹脂を含む。第１樹脂層５は、例えば、第１接着層５Ａが硬化したものである。より具体的には、第１樹脂層５は、例えば、板状部材６に張り付けられていたＤＡＦのダイボンド接着層が硬化したものである。第１樹脂層５の厚さは、７０［μｍ］以上２００［μｍ］以下であることが好ましい。第１樹脂層５の厚さが薄いと第１半導体素子２の封止が不十分になる場合がある。また、第１樹脂層５の厚さが厚過ぎると半導体装置１００のパッケージ高さが高くなってしまう。そこで、第１樹脂層５の厚さは、８０［μｍ］以上１４０［μｍ］以下であることがより好ましく、第１半導体素子２の板状部材６を向く面から基板１までの距離の１．１倍以上２．０倍以下であることがさらにより好ましい。
板状部材６は、第１樹脂層５上に設けられている。板状部材６は、Ｓｉ層、絶縁層又は第３半導体素子である。板状部材６と基板１で第１樹脂層５を挟んでいる。図１の半導体装置１００は、板状部材６が第３半導体素子である形態である。第３半導体素子は、例えば、半導体メモリチップである。第３半導体素子である板状部材６はパッド１１を有する。パッド１１は、ボンディングワイヤ１０を介して基板１と接続している。パッド１１及びボンディングワイヤ１０は、図１では１つのパッド１１及び１つのボンディングワイヤ１０が示されているが、半導体装置１００は、複数のパッド１１及び複数のボンディングワイヤ１０を含むことができる。
第２半導体素子７は、第２樹脂層８を介して板状部材６上に設けられている。第２半導体素子７は、例えば、半導体メモリチップである。第２半導体素子７は、パッド１３を有する。パッド１３は、ボンディングワイヤ１２を介して板状部材６のパッド１１と電気的に接続している。半導体メモリチップは、データの読み書きをする半導体チップである。不揮発性メモリチップとしては、ＮＡＮＤメモリチップ、相変化メモリチップ、抵抗変化メモリチップ、強誘電体メモリチップ、磁気メモリチップ等を用いることができる。揮発性メモリチップとしては、ＤＲＡＭ（Dynamic Random Access Memory）等を用いることができる。第２半導体素子７及び板状部材６の第３半導体素子などの半導体装置１００に含まれる半導体メモリチップは、個体差を除き同一回路であり同一構造の半導体チップであることが好ましい。また、本実施形態においては、半導体メモリチップとして不揮発性メモリチップ、揮発性メモリチップを用いることができる。半導体メモリチップをＸ方向にずらしながら積層させる段数は図１のように２段とするだけでなく３段以上とすることもできる。
図１に示すように、半導体メモリチップが２以上含まれる場合は、半導体メモリチップは、Ｘ方向にずれながらＺ方向に積層していることが好ましい。
第２樹脂層８は、板状部材６と第２半導体素子７の間に設けられている絶縁性の樹脂層である第１樹脂層５は、例えば、エポキシ樹脂を含む。第２樹脂層８は、例えば、第２接着層８Ａが硬化したものである。より具体的には、第２樹脂層８は、例えば、第２半導体素子７に貼り付けられていたＤＡＦのダイボンド接着層が硬化したものである。板状部材６の凹凸が大きい場合、第２樹脂層８を比較的厚くして板状部材６の凹凸を埋めるが、実施形態の板状部材６は平坦性が高いため、第２樹脂層８の厚さを薄くしても第２半導体素子７を載せやすい。第２樹脂層８の厚さを薄くすることで、半導体装置１００のパッケージ高さを低くすることができる。そこで、第２樹脂層８の厚さは、３［μｍ］以上１０［μｍ］以下であることが好ましい。厚さの厚い第２半導体素子７に対しても第２樹脂層８の厚さを薄くできることから、第２樹脂層８の厚さは、第２半導体素子７の厚さの０．０６倍以上０．３４倍以下であることがさらに好ましい。実施形態では、第２樹脂層８の厚さを薄くできることから、第２樹脂層８の厚さは、第１樹脂層５の厚さの０．０１５倍以上０．１４３倍以下であることが好ましい。
封止材１４は、基板１の第１面側に設けられている第１半導体素子２、板状部材６、第２半導体素子７を封止している。封止材１４は、例えば、モールド樹脂である。
次に、半導体装置１００の製造方法について説明する。図２の半導体装置１００の製造方法のフローチャートに示す半導体装置１００の製造方法は、基板１上に第１半導体素子２を載置する工程（Ｓ０１）と、板状部材６と第１接着層５Ａが積層した部材をコレット２０に収容し、第１半導体素子２が載置された基板１上に加熱した第１接着層５Ａを圧着する工程（Ｓ０２）と、第１接着層５Ａを硬化する工程（Ｓ０３）と、板状部材６上に第２接着層８Ａと第２半導体素子７が積層した部材を設ける工程（Ｓ０４）と、第２半導体素子７と基板１を電気的に接続する配線を形成する工程（Ｓ０５）と、封止材１４を形成する工程（Ｓ０６）と、を有する。
基板１上に第１半導体素子２を載置する工程（Ｓ０１）について、図３の工程断面図を参照して説明する。図３の工程断面図は、基板１上に第１半導体素子２が載置されている。まず、基板１の第１面上に第１半導体素子２を載置し、導電性接合剤３によって基板１と第１半導体素子２を電気的に接続する。第１半導体素子２がフリップチップでは無い場合は、例えば、図示しないボンディングワイヤを形成して第１半導体素子２と基板１を電気的に接続させる。
板状部材６と第１接着層５Ａが積層した部材をコレット２０に収容し、第１半導体素子２が載置された基板１上に加熱した第１接着層５Ａを圧着する工程（Ｓ０２）について、図４の工程断面図を参照して説明する。図４の工程断面図は、第１半導体素子２が載置された基板１とコレット２０に収容された板状部材６と第１接着層５Ａが積層した部材が示されている。例えば、ＤＡＦが貼られたウエハから切り出されて個片化した板状部材６をコレット２０で吸着し、ＤＡＦのフィルムから板状部材６と第１接着層５Ａが積層した部材をコレット２０に収容する。板状部材６と第１接着層５Ａが積層した部材を収容したコレット２０を第１半導体素子２上に移動させ、基板１及び第１半導体素子２に第１接着層５Ａの面を押し当てて圧着させる。
第１接着層５Ａ及び第２接着層８Ａは、例えば、ＤＡＦのダイボンド接着層である。第１接着層５Ａ及び第２接着層８Ａは、それぞれ硬化前の第１樹脂層５及び第２樹脂層８である。第１接着層５Ａ及び第２樹脂層８Ａは、エポキシ樹脂を含む。
圧着させる際に、第１接着層５Ａが変形し易くなるように第１接着層５Ａを加熱する。コレット２０を加熱したり、第１接着層５Ａを直接暖めたりすることで、第１接着層５Ａが加熱される。第１接着層５Ａの圧着の際に第１接着層５Ａが硬化すると圧着不良の原因になり得るため、圧着の際は、第１接着層５Ａが硬化していないことが好ましい。第１接着層５Ａの粘度を下げるために圧着の際の第１接着層５Ａの温度は、５０［℃］以上１５０［℃］以下が好ましい。第１接着層５Ａの温度が５０［℃］よりも低いと第１接着層５Ａの粘度が低下しにくく、第１半導体素子２を好適に封止しにくい。また、第１接着層５Ａの温度が１５０［℃］よりも高いと、第１接着層５Ａの粘度が下がりすぎてブリードが発生し易くなったり、第１接着層５Ａが硬化し易くなったりする。そこで、圧着時の第１接着層５Ａの温度は、７０［℃］以上１３０［℃］以下がより好ましい。
また、圧着している時間は、０．５［秒］以上５．０［秒］以下が好ましい。圧着中の第１接着層５Ａの硬化を防ぐために、第１接着層５Ａを加熱してから圧着を終えるまでの時間は、１０．０［秒］以下が好ましい。また、圧着時間が短すぎると圧着が不十分となり、第１半導体素子２の封止が不十分になったり、第１半導体素子２の形状に沿った凸形状が第１接着層５Ａ及び板状部材６に形成され易くなったりする。そこで、圧着している時間は、１．５［秒］以上３．０［秒］以下がより好ましい。
また、圧着する際に板状部材６と第１接着層５Ａを収容したコレット２０で第１半導体素子２が載置された基板１に印加する圧力は、５×１０４［Ｐａ］以上５×１０５［Ｐａ］以下であることが好ましい。圧力が低すぎると圧着が不十分になりやすい。また、圧力が高すぎるとブリードが発生し易くなることがある。そこで、圧着する際に板状部材６と第１接着層５Ａを収容したコレット２０で第１半導体素子２が載置された基板１に印加する圧力は、１×１０５［Ｐａ］以上３×１０５［Ｐａ］以下であることがより好ましい。
図５及び図６に実施形態のコレット２０と第１半導体素子２の位置関係を表した模式断面図を示す。コレット２０の板状部材６と第１接着層５Ａが積層した部材を収容する面は、ヤング率の高い部材２２及びヤング率の低い部材２３を有する。ヤング率の低い部材２３は、ヤング率の高い部材２２の外周側に設けられている。
圧着する工程（Ｓ０２）において、ヤング率の高い部材２２の第１半導体素子２と対向する面と第１半導体素子２のヤング率の高い部材２２と対向する面は、基板１と第１接着層５Ａの圧着方向であるＺ方向に重なる。ヤング率の高い部材２２の第１半導体素子２と対向する面は、第１半導体素子２のヤング率の高い部材２２と対向する面より広いことが好ましい。圧着する工程（Ｓ０２）において、ヤング率の高い部材２２の第１半導体素子２と対向する面と第１半導体素子２のヤング率の高い部材２２と対向する面の全面は、基板１と第１接着層５Ａの圧着方向であるＺ方向に重なることが好ましい。ヤング率の高い部材２２で第１半導体素子２のある面を押し当て、それ以外の第１半導体素子２のない基板１の面はヤング率の低い部材２３で押し当てることが好ましいことから、ヤング率の高い部材２２の第１半導体素子２と対向する面と第１半導体素子２のヤング率の高い部材２２と対向する面の全面は、基板１と第１接着層５Ａの圧着方向であるＺ方向に重なり、ヤング率の高い部材２２の第１半導体素子２を向く面の面積が第１半導体素子２のヤング率の高い部材２２を向く面の面積の９０％以上１１０％以下であることが好ましく、９９％以上１０１％以下であることがより好ましい。
図５のコレット２０は、図４の工程断面図と同じ方向のコレット２０の断面図を示している。図５の断面方向に対して垂直方向のコレット２０の断面図が図６の断面図である。図７には、コレット２０の板状部材６と第１接着層５Ａが積層した部材を収容する面の模式図を示している。コレット２０の板状部材６と第１接着層５Ａが積層した部材を収容する面は、Ｘ方向の長さがＬ１でＹ方向の長さがＬ２の矩形である。Ｌ１とＬ２の長さは、板状部材６の形状に応じて選択される。
コレットホルダ２１には、ヤング率の高い部材２２とヤング率の低い部材２３が設けられている。コレットホルダ２１は、金属やセラミックなど剛性が高い部材で構成されていることが好ましい。コレットホルダ２１には、孔２４、２５に通じる孔が設けられていて、コレットホルダ２１の孔を通じて孔２４，２５に陰圧が印加され、板状部材６と第１接着層５Ａが積層した部材をヤング率の高い部材２２とヤング率の低い部材２３が設けられている面に吸着して収容する。
ヤング率の高い部材２２は、単層又は多層である。ヤング率の高い部材２２は、例えば、金属板、セラミック板及びフィラーが含まれるゴム板からなる群より選ばれる１種の板又は１種以上を含む積層板であることが好ましい。フィラーは、金属粒子又は／及びセラミック粒子であることが好ましい。フィラーは、例えば、銀粒子、金粒子、アルミナ及びシリカからなる群より選ばれる１種以上であることが好ましい。ゴム単体ではヤング率が十分に高く無いため、ヤング率を高めるためにフィラーが用いられる。フィラーの粒径は、５［μｍ］以上１００［μｍ］以下であることが好ましい。また、フィラーを含むゴムのフィラーの充填率は５０［Ｖｏｌ％］以上９５［Ｖｏｌ％］以下であることが好ましい。フィラーを含むゴム板は、例えば、フィラーを含む天然ゴム又は合成ゴムであることが好ましい。合成ゴムとしては、例えば、ブチルゴム、スチレン・ブタジエンゴム、イソプレンゴム、エチレンプロピレンゴム、エチレン・プロピレン・ジエンゴム、ウレタンゴム、シリコーンゴム、フッ素ゴムなどからなる群より選ばれる１種以上を用いることができる。
５０［℃］以上１５０［℃］以下の範囲のヤング率の高い部材２２のヤング率は、２×１０９［Ｐａ］以上２×１０１０［Ｐａ］以下であることが好ましく、５０［℃］以上１５０［℃］以下の範囲で１０×１０９［Ｐａ］以上１５×１０９［Ｐａ］以下であることがより好ましい。ヤング率の高い部材２２のヤング率は、ＤＭＡ測定（動的粘弾性測定）を行なって求められる。また、ヤング率の高い部材２２は、熱伝導率が高いことが好ましい。ヤング率の高い部材２２の熱伝導率が高いと、ヤング率の高い部材２２の直下の第１接着層５Ａを加熱し易くなる。ヤング率の高い部材２２の直下の第１接着層５Ａを位置選択的に加熱することで、圧着時に第１接着層５Ａの外周部分の軟化を抑制することでブリードの発生が抑制される。また、ヤング率の高い部材２２の直下の第１接着層５Ａを位置選択的に加熱することで、圧着時に第１半導体素子２の上面に当たった第１接着層５Ａが第１半導体素子２の外周に沿って変形し易くなって第１半導体素子２上の第１接着層５Ａの平坦性が高くなることが好ましい。そこで、ヤング率の高い部材２２の熱伝導率は、１［Ｗ／ｍＫ］以上１００［Ｗ／ｍＫ］以下であることがより好ましい。
ヤング率の低い部材２３は、例えば、ゴム板であることが好ましい。ヤング率の低い部材２３は、単層又は多層である。ヤング率の低い部材２３のゴム板は、天然ゴム、合成ゴム等のゴム板であることが好ましい。合成ゴムとしては、例えば、ブチルゴム、スチレン・ブタジエンゴム、イソプレンゴム、エチレンプロピレンゴム、エチレン・プロピレン・ジエンゴム、ウレタンゴム、シリコーンゴム、フッ素ゴムなどからなる群より選ばれる１種以上を用いることができる。ヤング率の低い部材２３にも上記フィラーを低い充填率で用いることができる。ヤング率の低い部材２３のフィラーの充填率は、０．０［Ｖｏｌ％］以上３．０［Ｖｏｌ％］以下であることが好ましい。
５０［℃］以上１５０［℃］以下の範囲のヤング率の低い部材２３のヤング率は、１×１０７［Ｐａ］以上２×１０９［Ｐａ］以下であることが好ましく、５０［℃］以上１５０［℃］以下で２×１０６［Ｐａ］以上１×１０７［Ｐａ］以下であることがより好ましい。ヤング率の低い部材２２のヤング率は、ＤＭＡ測定（動的粘弾性測定）を行なって求められる。また、ヤング率の低い部材２３は、熱伝導率が低いことが好ましい。ヤング率の高い部材２３の熱伝導率が低いと、ヤング率の低い部材２３の直下の第１接着層５Ａを加熱し難くなる。ヤング率の低い部材２３の直下の第１接着層５Ａを位置選択的に加熱しないことで、圧着時に第１接着層５Ａの外周部分の軟化を抑制することでブリードの発生が抑制される。そこで、ヤング率の低い部材２３の熱伝導率は、０．１［Ｗ／ｍＫ］以上０．３［Ｗ／ｍＫ］以下であることがより好ましい。
５０［℃］以上１５０［℃］以下の範囲のヤング率の高い部材２２のヤング率は、５０［℃］以上１５０［℃］以下の範囲のヤング率の低い部材２３のヤング率の１００倍以上２００００倍以下であることが好ましく、２００倍以上７５００倍以下であることがより好ましい。圧着時のヤング率の差が大きいことで、圧着後の板状部材６の平坦性を高く、第１接着層５Ａのブリード量を少なくすることができる。
ヤング率の高い部材２２の熱伝導率は、ヤング率の低い部材２３の熱伝導率の３．３倍以上１０００倍以下であることが好ましく、３．３倍以上３４倍以下であることがより好ましい。熱伝導率の差が大きいことで、圧着後の板状部材６の平坦性を高く、第１接着層５Ａのブリード量を少なくすることができる。
ヤング率の高い部材２２で第１半導体素子２の全面を高い圧力で圧着させる観点から、第１半導体素子２の幅は、ヤング率の高い部材２２の幅よりも狭いことが好ましい。より具体的には、Ｘ方向の幅Ｗ１は、ヤング率の高い部材２２のＸ方向の幅Ｌ１よりも狭いことが好ましく、Ｙ方向の幅Ｗ２は、ヤング率の高い部材２２のＹ方向の幅Ｌ２よりも狭いことが好ましい。基板１と第１接着層５Ａの圧着方向であるＺ方向に第１半導体素子２とコレット２０を重ねたときに、ヤング率の高い部材２２とヤング率の低い部材２３との境界から第１半導体素子２までの距離（図５、６のＬ１１、Ｌ１２、Ｌ２１及びＬ２２）は、１０［μｍ］以上１００［μｍ］以下であることが好ましい。なお、基板１と第１接着層５Ａの圧着方向は、基板１と第１樹脂層５の積層方向でもある。基板１と第１接着層５Ａの圧着方向であるＺ方向に第１半導体素子２とコレット２０を重ねたときに、ヤング率の高い部材２２とヤング率の低い部材２３との境界から第１半導体素子２までの距離が短すぎると、圧着の際にヤング率の高い部材２２とヤング率の低い部材２３との境界近傍のヤング率の低い部材２３側に第１接着層５Ａが盛り上がり易くなり凸状の盛り上がりが形成されやすい。
ヤング率が低い部材２３の外周からヤング率の高い部材２２とヤング率の低い部材２３との境界までの距離（図５、６のＬ１３、Ｌ１４、Ｌ２３及びＬ２４）は、１００［μｍ］以上５００００［μｍ］以下であることが好ましい。ヤング率の低い部材２３の外周は、コレット２０の外周でもあり、ヤング率が低い部材２３の外周からヤング率の高い部材２２とヤング率の低い部材２３との境界までの距離が短すぎると、ブリードが増大し易い。
板状部材６と第１接着層５Ａが積層した部材を収容する面の全面がヤング率の高い部材２２で構成されていると、圧着の際に第１半導体素子２によって一部押し出された第１接着層５Ａが側面に移動してブリードが増大し易い。ヤング率の高い部材２２の外周にヤング率が低い部材２３が設けられていると、圧着の際に第１半導体素子２によって一部押し出された第１接着層５Ａがヤング率が低い部材２３を変形させ、変形した領域に第１接着層５Ａが移動することができる。すると、ヤング率が低い部材２３の下の第１接着層５Ａが凸状に盛り上がるが側面にも一部の第１接着層５Ａが移動するため、第１半導体素子２の圧着によって押し出された第１接着層５Ａがブリードになる第１接着層５Ａと凸状に盛り上がる第１接着層５Ａに分かれるため、ブリード量及び凸状に盛り上がる高さの両方を抑えることができる。
基板１及び第１半導体素子２はヤング率が高いため、第１接着層５Ａを押し当てた際の反発力が強い。特に、基板１の面に対して大きく出っ張っている第１半導体素子２のある部分は反発力が強い。反発力が強い領域をヤング率の高い部材２２で押し当てることで平坦性の良い圧着を行なうことができる。
第１接着層５Ａが凸状に盛り上がると第１接着層５Ａの盛り上がり形状に合わせて、板状部材６も変形してしまう。板状部材６の平坦性は、板状部材６の変形量が少ないほど良い。板状部材６が変形すると、板状部材６上に設けられる第２半導体素子７が平坦性が良くない面に形成されるため、第２半導体素子７が曲がって形成されたり、斜めに形成されたりし易い。第２接着層８Ａが厚いと板状部材６の平坦性の低さを解消し易いが、第２接着層８Ａを厚くすると半導体装置１００のパッケージが高くなってしまう。実施形態では、平坦性が良い板状部材６上に第２半導体素子７を形成することができるため、半導体装置１００を製造しやすく、第２接着層８Ａの厚さを薄くすることができ、半導体装置１００のパッケージ高さを低くすることにも寄与する。
図７の模式図に示すように、コレット２０の板状部材６と第１接着層５Ａが積層した部材を収容する面には、孔２４が設けられている。図７では、ヤング率が高い部材２２の中心であり、コレット２０の板状部材６と第１接着層５Ａが積層した部材を収容する面の中心に孔２４が設けられている。孔２４は、ヤング率の高い部材２２を貫通している。孔２４は、コレット２０のノズルであり、孔２４内の気圧を下げることで板状部材６と第１接着層５Ａが積層した部材を収容する面に、板状部材６と第１接着層５Ａが積層した部材を吸着して収容することができる。
コレット２０の孔２４の位置は図７の模式図に示した位置に限定されない、図８及び図９のコレット２０の板状部材６と第１接着層５Ａが積層した部材を収容する面の模式図に、コレット２０の孔２４の位置を複数例示している。図８の模式図に示すコレット２０の板状部材６と第１接着層５Ａが積層した部材を収容する面のヤング率の高い部材２２に１つの孔２４が設けられていて、ヤング率の低い部材２３に複数の孔２５が設けられている。図９の模式図に示すコレット２０の板状部材６と第１接着層５Ａが積層した部材を収容する面のヤング率の高い部材２２には、孔２４が設けられておらず、ヤング率の低い部材２３に複数の孔２５が設けられている。
図１０のコレット２０と第１半導体素子２の位置関係を表した模式断面図に示すように、ヤング率の高い部材２２とヤング率の低い部材２３は、Ｚ方向に積層していてもよい。コレットホルダ２１の中心部分は、コレットホルダ２１、ヤング率の高い部材２２、ヤング率の低い部材２３の順に積層している。ヤング率の高い部材２２とヤング率の低い部材２３が積層していても、ヤング率の高い部材２２とＺ方向に重なる第１接着層５Ａを圧着する圧力は、ヤング率の高い部材２２と積層していないヤング率の低い部材２３とＺ方向に重なる第１接着層５Ａを圧着する圧力よりも高くなるため、平坦性良く、ブリードの発生を抑えることができる。図１０の模式図では、板状部材６と第１接着層５Ａが積層した部材を収容する側の面にヤング率の低い部材２３が設けられているが、図１０の模式図に示すコレット２０の変形例としては、板状部材６と第１接着層５Ａが積層した部材を収容する側の面にヤング率の低い部材２３が設けられている形態（コレットホルダ２１、ヤング率の低い部材２３、ヤング率の高い部材２２の順に積層）が挙げられる。また、例えばヤング率の高い部材２２が２層含まれて、コレットホルダ２１、ヤング率の高い部材２２、ヤング率の低い部材２３、ヤング率の高い部材２２の順に積層したコレット２０などがコレット２０の変形例に含まれる。図１０の模式図断面図のコレット２０の場合、ヤング率の高い部材２２とヤング率の低い部材２３との境界は、ヤング率の高い部材２２とヤング率の低い部材２３の積層面ではなく、Ｘ－Ｙ面方向の境界、つまり、圧着方向に対して垂直方向の境界である。
また、図１０の模式図に示すようにヤング率の高い部材２２は、コレットホルダ２１の中心から外周側に移動した位置に設けられていてもよい。つまり、Ｚ方向において、コレット２０の中心とヤング率の高い部材２２の中心が一致しない形態が実施形態に含まれる。このとき、Ｘ－Ｚ面方向の断面図であれば、Ｌ１３＞Ｌ１４の関係を満たすようになる。Ｙ－Ｚ面方向の断面図であれば、Ｌ２３＜Ｌ２４の関係を満たすようになる。この形態においても、上述の基板１と第１接着層５Ａの圧着方向であるＺ方向に第１半導体素子２とコレット２０を重ねたときに、ヤング率の高い部材２２とヤング率の低い部材２３との境界から第１半導体素子２までの距離の関係やヤング率が低い部材２３の外周からヤング率の高い部材２２とヤング率の低い部材２３との境界までの距離の関係などを満たすことが好ましい。ヤング率の高い部材２２の位置は、第１半導体素子２の位置や形状に合わせて適宜変更が可能であり、第１半導体素子２の位置や形状を変更することなく、実施形態の製造方法を採用することができる。
このようなコレット２０を用いることで、ヤング率の高い部材２２が第１半導体素子２上の第１接着層５Ａを強い圧力で圧着し、ヤング率の低い部材２３は第１半導体素子２の外周の第１接着層５Ａを弱い圧力で圧着することができ、第１半導体素子２上の第１接着層５Ａ及び板状部材６に大きな凸部が形成されず、ブリードの発生を抑制することができる。
第１半導体素子２は面積の小さな部材であるため、全面がゴムのコレットで圧着すると板状部材６の中央部分に小さな凸部が生じ易い。第２半導体素子７は薄い部材であるため凸部によって変形し易く半導体装置１００内の第１半導体素子２を除く半導体素子の平坦性に大きく影響が生じ易い。これを回避するためには、第２接着層８Ａに厚い部材を用いる方法が挙げられるが、パッケージサイズが大きくなってしまい易い。実施形態の製造方法を採用すると、凸部の高さを抑制することができ、パッケージサイズを増大させること無く第１半導体素子２を除く半導体素子の平坦性を高めることができる。
次に、第１接着層５Ａを硬化する工程（Ｓ０３）について、図１１の工程断面図を参照して説明する。コレット２０で加圧せずに加圧オーブンで第１接着層５Ａを硬化させることが好ましい。硬化した第１接着層５Ａは、第１樹脂層５になる。
第１接着層５Ａを硬化させる際の第１接着層５Ａの温度は、１００［℃］以上２００［℃］以下が好ましく、１３０［℃］以上１８０［℃］以下がより好ましい。
また、第１接着層５Ａを硬化する時間は、０．５［時間］以上４．０［時間］以下が好ましく、１．０［時間］以上２．０［時間］以下がより好ましい。
また、硬化する際に、加圧オーブンで、１０Ｍ［Ｐａ］以下の圧力を印加することが好ましい。
次に、板状部材６上に第２接着層８Ａと第２半導体素子７が積層した部材を設ける工程（Ｓ０４）について、図１２の工程断面図を参照して説明する。例えば、実施形態のコレット２０で第２接着層８Ａと第２半導体素子７が積層した部材を収容し、板状部材６上に圧着させ、次いで、第２接着層８Ａを硬化させて、第２接着層８Ａが第２樹脂層８になる。第２接着層８Ａと第２半導体素子７が積層した部材を収容するのに用いるコレットは、板状部材６と第１接着層５Ａが積層した部材を収容するコレット２０と同じでもよいし、別のコレットでもよい。板状部材６が第３半導体素子である場合は、圧着方向であるＺ方向に対して垂直方向（例えば、Ｘ方向）にずらして板状部材６上に第２接着層８Ａと第２半導体素子７が積層した部材を設けることが好ましい。板状部材６がＳｉ層や絶縁層である場合は圧着方向であるＺ方向に対して垂直方向（例えば、Ｘ方向）にずらさずに板状部材６上に第２接着層８Ａと第２半導体素子７が積層した部材を設けることが好ましい。
次に、第２半導体素子７と基板１を電気的に接続する配線を形成する工程（Ｓ０５）について説明する。第２半導体素子７を板状部材６上に形成してから基板１のパッド９と板状部材６のパッド１１を接続するボンディングワイヤ１０と板状部材６のパッド１１と第２半導体素子７のパッド１３を接続するボンディングワイヤ１２を形成する。板状部材６がＳｉ層や絶縁層である場合は、基板１のパッド９と第２半導体素子７のパッド１３を図示しないボンディングワイヤで接続する。
次に、封止材１４を形成する工程（Ｓ０６）について説明する。ボンディングワイヤ１０、１２を形成した後に基板１上に形成した部材を全て覆うように封止材１４を形成する。そして、半田ボール４を形成して図１の半導体装置１００を得る。
上記に説明した方法で半導体装置１００を製造すると板状部材６の平坦性が良くなる。ここで、図１３の半導体装置の部分模式断面図を参照して板状部材６の平坦性とブリードについて評価する。平坦性は角度ａで評価する。角度ａは、板状部材６の中央部分の頂点に位置するＰ１の点と板状部材６の基板１側とは反対側の面の端に位置するＰ２の点を通る線分と基板１の面に平行な面を通る線とがなす角度である。Ｚ方向におけるＰ１の点とＰ２の点の距離で表した凸部の高さＬ３が高くなると平坦性が低下し、角度ａが大きくなる。角度ａは、０．００２［°］以上０．０１７［°］以下であることが好ましい。また、同観点から、Ｌ３は、０［μｍ］以上５０［μｍ］以下が好ましく、０［μｍ］以上２５［μｍ］以下がより好ましい。第１樹脂層５上の１段目の板状部材６の平坦性が良いと、板状部材６の上に積んでいく半導体素子も同様に平坦に積んでいくことができる。角度ａが大きいと、積層する半導体素子の数が増えるほどに平坦性の影響が大きくなり、半導体素子が傾斜の角度が大きくなって、多くの半導体素子を積層し難くなる。１段目の板状部材６の平坦性を向上させることで、多数の半導体素子を積層させた場合に、上段側の半導体素子を平坦に積むことができる。平坦に多くの半導体素子を積むことで、上段側の半導体素子の位置が低くなり、パッケージサイズを小さくすることなどに寄与する。また、上段側の半導体素子も平坦性が良いため、封止材１４の上面から上段側の半導体素子までの距離のばらつきが小さくなり、封止材１４にレーザー刻印する際のダメージが半導体素子に伝わりにくくなるという利点もある。
ブリードの幅Ｌ４は、基板１の面方向のＰ３の点からＰ４の点までの距離である。Ｐ３の点は板状部材６の基板１側の面の端に位置する。Ｐ４の点は第１樹脂層５の基板１側の端に位置する。ブリードの幅Ｌ４が大きくなる、つまり、ブリード量が増大すると、ボンディングワイヤ１０の位置をずらすなどの設計への影響がある。ブリード量を減らすことで、基板１の配線の設計がし易くなったり、ボンディングワイヤ１０の位置を中心側に設けたりすることで、パッケージサイズを小さくすることができるなどの利点がある。
（第２実施形態）
第２実施形態は、半導体装置に関する。第２実施形態は、第１実施形態の半導体装置１００の変形例である。図１４に第２実施形態の半導体装置１０１の断面模式図を示す。第２実施形態と第１実施形態で共通する内容についてはその説明を省略する。
第２実施形態の半導体装置１０１は、板状部材６がＳｉ層又は絶縁層である。板状部材６がＳｉ層又は絶縁層であるため、板状部材６と基板１を接続するボンディングワイヤ１０及び板状部材６と第２半導体素子７を接続するボンディングワイヤ１２は半導体装置１０１には含まれない。その代わりに、基板１のパッド９と第２半導体素子のパッド１３を接続するボンディングワイヤ１５が設けられている。
図１４の模式図では、板状部材６と第２半導体素子７が同じ大きさであるが、板状部材６が第２半導体素子７よりも大きな面積を有し、大面積の板状部材６上に第２半導体素子７が設けられていてもよい。
（第３実施形態）
第３実施形態は、半導体装置に関する。第３実施形態は、第１実施形態の半導体装置１００の変形例である。図１５に第３実施形態の半導体装置１０２の断面模式図を示す。第３実施形態と第１実施形態で共通する内容についてはその説明を省略する。
第３実施形態の半導体装置１０２は、半導体素子が６層積層している。第２半導体素子７上に第４半導体素子３１が設けられている。第４半導体素子３１上に第５半導体素子３４が設けられている。第５半導体素子３４は、第４半導体素子３１とは逆方向にずれて積層している。第５半導体素子３４上に第６半導体素子３５が設けられている。第６半導体素子３５上に第７半導体素子３７が設けられている。第２半導体素子７と第４半導体素子３１の間には第３樹脂層３２が設けられている。第３樹脂層３２は、第２半導体素子７と第４半導体素子３１を固定している。第４半導体素子３１と第５半導体素子３４の間には、第４樹脂層３３が設けられている。第４樹脂層３３は、第４半導体素子３１と第５半導体素子３４を固定している。第５半導体素子３４と第６半導体素子３５の間には第５樹脂層３６が設けられている。第５樹脂層３６は、第５半導体素子３４と第６半導体素子３５を固定している。第６半導体素子３５と第７半導体素子３７の間には、第６樹脂層３８が設けられている。第６樹脂層３８は、第６半導体素子３５と第７半導体素子３７を固定している。
半導体装置１０２に含まれる第２半導体素子７、板状部材６（第３半導体素子）、第４半導体素子３１、第５半導体素子３４、第６半導体素子３５及び第７半導体素子３７は、全て個体差を除き同一回路であり同一構造の半導体チップであることが好ましく、個体差を除き同一回路であり同一構造の半導体メモリチップであることが好ましい。
半導体装置１０２に含まれる第２半導体素子７、板状部材６（第３半導体素子）、第４半導体素子３１、第５半導体素子３４、第６半導体素子３５及び第７半導体素子３７は、それぞれパッド１１、１３、４０、４３、４５、４７を有する。第２半導体素子７、板状部材６（第３半導体素子）、第４半導体素子３１、第５半導体素子３４、第６半導体素子３５及び第７半導体素子３７のパッド１１、１３、４０、４３、４５、４７は、ボンディングワイヤ１０、１２、３９、４２、４４、４６を介して基板１及び第１半導体素子２と電気的に接続している。
第３樹脂層３２、第４樹脂層３３、第５樹脂層３６及び第６樹脂層３８は、第２樹脂層８と同様にＤＡＦの接着層が硬化したものである。
半導体装置１０２のように半導体素子の積層数が多い場合、最下段の板状部材６の平坦性の影響が上段の平坦性に大きく影響するが、最下段の板状部材６の平坦性が良いため、上段側も平坦性良く積層することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体装置、１…基板、２…半導体メモリチップ、３…端子、４…パッド、５…パッド、６…ボンディングワイヤ、７…ボンディングワイヤ、８…コントローラチップ、９…封止材、１０…半田ボール、１１…端子、１２…ボンディングワイヤ、１３…ボンディングワイヤ、１４…接着性樹脂組成物、１５…端子、１６…パッド、１７…パッド、１８…ボンディングワイヤ、１９…ボンディングワイヤ、２００…半導体装置、３００…半導体装置、４００…半導体装置

Claims (14)

  1. 基板上に第１半導体素子を載置する工程と、
    板状部材と第１接着層が積層した部材をコレットに収容し、前記第１半導体素子が載置された前記基板上に加熱した前記第１接着層を圧着する工程とを有し、
    前記コレットは、前記板状部材と前記第１接着層が積層した部材を収容する面にヤング率の高い部材とヤング率の低い部材を有する半導体装置の製造方法。
  2. 前記圧着する工程において、前記ヤング率の高い部材の前記第１半導体素子と対向する面と前記第１半導体素子の前記ヤング率の高い部材と対向する面は、前記基板と前記第１接着層の圧着方向に重なる請求項１に記載の半導体装置の製造方法。
  3. 前記ヤング率の低い部材は、前記ヤング率の高い部材の外周側に設けられている請求項１又は２に記載の半導体装置の製造方法。
  4. 前記ヤング率の高い部材の前記第１半導体素子と対向する面は、前記第１半導体素子の前記ヤング率の高い部材と対向する面より面積が広い請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記圧着する工程において、前記ヤング率の高い部材の前記第１半導体素子と対向する面と前記第１半導体素子の前記ヤング率の高い部材と対向する面の全面は、前記基板と前記第１接着層の圧着方向であるＺ方向に重なる請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記ヤング率の高い部材のヤング率は、５０［℃］以上１５０［℃］以下の範囲で２×１０９［Ｐａ］以上２×１０１０［Ｐａ］以下であり、
    前記ヤング率の低い部材のヤング率は、５０［℃］以上１５０［℃］以下の範囲で１×１０７［Ｐａ］以上２×１０９［Ｐａ］以下である請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記ヤング率の高い部材の熱伝導率は、１［Ｗ／ｍＫ］以上１００［Ｗ／ｍＫ］以下であり、
    前記ヤング率の低い部材の熱伝導率は、０．１［Ｗ／ｍＫ］以上０．３［Ｗ／ｍＫ］以下である請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
  8. ５０［℃］以上１５０［℃］以下の範囲の前記ヤング率の高い部材のヤング率は、５０［℃］以上１５０［℃］以下の範囲の前記ヤング率の低い部材のヤング率の１００倍以上２００００倍以下である請求項１ないし７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記ヤング率の高い部材の熱伝導率は、前記ヤング率の低い部材の熱伝導率の３．３倍以上１０００倍以下である請求項１ないし８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記圧着する工程において、前記ヤング率の高い部材の前記第１半導体素子と対向する面と前記第１半導体素子の前記ヤング率の高い部材と対向する面の全面は、前記基板と前記第１接着層の圧着方向に重なる請求項１ないし９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記基板と前記第１接着層の圧着方向に前記第１半導体素子と前記コレットを重ねたときに、前記ヤング率の高い部材と前記ヤング率の低い部材との境界から前記第１半導体素子までの距離は、１０［μｍ］以上１００［μｍ］以下である請求項１０に記載の半導体装置の製造方法。
  12. 前記ヤング率が低い部材の外周から前記ヤング率の高い部材と前記ヤング率の低い部材との境界までの距離は、１００［μｍ］以上５００００［μｍ］以下である請求項１０又は１１に記載の半導体装置の製造方法。
  13. 前記ヤング率の高い部材は、金属板、セラミック板及びフィラーが含まれるゴム板からなる群より選ばれる１種の板又は１種以上を含む積層板である請求項１ないし１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記ヤング率の低い部材は、ゴム板である請求項１ないし１３のいずれか１項に記載の半導体装置の製造方法。
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