JP2022520333A - 流体ダイ用のアドレスドライバを有する集積回路 - Google Patents

Abstract

流体ダイ用の集積回路は、一組のアドレスを伝えるためのアドレスバスと、一組のアドレスのうちのアドレスの第１の部分をアドレスバス上に駆動するための第１のアドレスドライバを含むダイ構成機能の第１のグループと、一組のアドレスのうちのアドレスの第２の部分をアドレスバス上に駆動するための第２のアドレスドライバを含むダイ構成機能の第２のグループと、アドレスバスを介して伝えられる一組のアドレスによりアドレス指定可能な流体付勢デバイスのアレイとを含む。【選択図】図１

Description

幾つかの印刷構成要素は、ノズルのアレイ及び／又はポンプを含むことができ、それらの各々が流体チャンバ及び流体アクチュエータを含み、この場合、流体アクチュエータは、チャンバ内の流体の変位をもたらすように付勢され得る。幾つかの例示的な流体ダイは、プリントヘッドであることができ、この場合、流体は、インク又は印刷薬剤に対応することができる。印刷構成要素は、２Ｄ及び３Ｄ印刷システム及び／又は他の高精度流体分注システムのプリントヘッドを含む。

一例による、流体ダイ用の集積回路を示す略ブロック図である。 一例による、流体ダイを示す略ブロック図である。 一例による、流体ダイを示す略ブロック図である。 一例による、データセグメントを一般的に示す略図である。 一例による、プリミティブ構成の部分を一般的に示す略ブロック図である。 一例による、流体ダイ用の集積回路を示す略ブロック図である。 流体吐出システムの一例を示すブロック図を示す略図である。 一例による流体ダイを動作させる方法を示す流れ図である。

図面の全体にわたって、同じ参照番号は、類似するが、必ずしも全く同じでない要素を示す。図面は、必ずしも一律の縮尺に従っておらず、幾つかの部分のサイズは、図示された例をより明確に示すために誇張され得る。更に、図面は、説明と一致した例および／または具現化形態を提供するが、当該説明は、図面に提供された当該例および／または具現化形態に制限されない。

詳細な説明
以下の詳細な説明において、その一部を形成する添付図面が参照され、添付図面には、本開示が実施され得る特定の例が実例として示される。理解されるべきは、他の例が利用されることができ、構造的または論理的変更が本開示の範囲から逸脱せずに行われ得る。従って、以下の詳細な説明は、制限の意味で解釈されるべきではなく、本開示の範囲は、添付の特許請求の範囲により定義される。理解されるべきは、本明細書で説明される様々な例の特徴要素は、特に断りのない限り、部分的に又は全体的に互いに組み合わされ得る。

流体ダイの例は、流体アクチュエータを含むことができる。流体アクチュエータは、電気的付勢に応答して流体の変位をもたらすことができる、熱抵抗器ベースのアクチュエータ（例えば、流体を噴射または再循環するための）、圧電膜ベースのアクチュエータ、静電膜アクチュエータ、機械的／インパクト駆動型膜アクチュエータ、磁歪駆動アクチュエータ、又は他の適切なデバイスを含むことができる。本明細書で説明される流体ダイは、流体アクチュエータのアレイと呼ばれ得る、複数の流体アクチュエータを含むことができる。付勢は、流体変位をもたらすために流体ダイの流体アクチュエータの単一の又は同時の付勢を意味することができる。付勢イベントの一例は、流体噴射イベントであり、それにより、流体がノズルを介して噴出される。

例示的な流体ダイにおいて、流体アクチュエータのアレイは、流体アクチュエータのセット（組）へ配列（構成）されることができ、この場合、係る流体アクチュエータのセットのそれぞれは、「プリミティブ」又は「噴射プリミティブ」と呼ばれ得る。プリミティブにおける流体アクチュエータの数は、プリミティブのサイズと呼ばれ得る。幾つかの例において、各プリミティブの流体アクチュエータは、付勢アドレスの同じセットを用いてアドレス指定可能であり、この場合、プリミティブの各流体アクチュエータは、付勢アドレスのセットの異なる付勢アドレスに対応する。例において、アドレスのセットは、各プリミティブにより共用されるアドレスバスを介して、各プリミティブに伝えられる。

一例において、アドレスデータに加えて、各プリミティブは、対応するデータ線を介して付勢データ（時として、噴射データ又はノズルデータと呼ばれる）を、及び噴射信号線を介して噴射信号（噴射パルスるとも呼ばれる）を受け取る。一例において、付勢イベント又は噴射イベント中に、各プリミティブにおいて、噴射信号線に存在する噴射信号に応答して、アドレス線を介して伝えられたアドレスに対応する流体アクチュエータが、プリミティブに対応する付勢データに基づいて付勢（例えば、噴射）される。

場合によっては、流体ダイの電気的および流体的な動作制約は、各プリミティブのどの流体アクチュエータが所与の付勢イベントに対して同時に（並行して）付勢され得るかを制限する場合がある。プリミティブは、係る動作制約に従う所与の付勢イベントに関して同時に付勢され得る流体アクチュエータのサブセットの付勢を容易にする。

一例として示すために、流体ダイが４個のプリミティブを含み、各プリミティブが、８個の流体アクチュエータ（この場合、各流体アクチュエータは、一組のアドレス０～７の異なるアドレスに対応する）を含む場合、電気的および流体的な制約は、付勢をプリミティブ毎に１個の流体アクチュエータに制限し、総計４個の流体アクチュエータ（各プリミティブから１個）が所与の付勢イベントに関して同時に付勢され得る。例えば、第１の付勢イベントに関して、アドレス「０」に対応する各プリミティブの個々の流体アクチュエータが付勢され得る。第２の付勢イベントに関して、アドレス「５」に対応する各プリミティブの個々の流体アクチュエータが付勢され得る。理解されるように、係る例は、例示のために単に提供されており、本明細書で企図された流体ダイは、プリミティブ毎により多い又はより少ない流体アクチュエータ、及びダイ毎により多い又はより少ないプリミティブを含むことができる。

例示的な流体ダイは、エッチング、微細加工（例えば、フォトリソグラフィー）、マイクロマシニングプロセス、又は他の適切なプロセス、或いはそれらの組み合わせにより、流体ダイの基板に製作された表面により画定され得る流体チャンバ、オリフィス、及び／又は他の特徴要素を含むことができる。幾つかの例示的な基板は、シリコンベースの基板、ガラスベースの基板、ガリウムヒ素ベースの基板、及び／又は微細加工されるデバイス及び構造用の他の係る適切なタイプの基板を含むことができる。本明細書で使用される限り、流体チャンバは、流体が吐出され得るノズルオリフィスと流体連絡する吐出チャンバ、及び流体が運ばれ得る流体チャネルを含むことができる。幾つかの例において、流体チャネルは、微小流体チャネルであることができ、この場合、本明細書で使用される限り、微小流体チャネルは、少量の流体（例えば、ピコリットルのスケール、ナノリットルのスケール、マイクロリットルのスケール、ミリリットルのスケールなど）の輸送を容易にするために、十分小さいサイズ（例えば、ナノメートルサイズのスケール、マイクロメートルサイズのスケール、ミリメートルサイズのスケールなど）のチャネルに対応することができる。

幾つかの例において、流体アクチュエータは、ノズルの一部として配置（配列）されることができ、この場合、流体アクチュエータに加えて、ノズルは、ノズルオリフィスと流体連絡する吐出チャンバを含む。流体アクチュエータの付勢が、ノズルオリフィスを介して流体チャンバから流体滴の吐出をもたらすことができる流体チャンバ内の流体の変位を生じさせるように、流体アクチュエータは流体チャンバに対して配置される。従って、ノズルの一部として配置された流体アクチュエータは、時として、流体吐出器または吐出アクチュエータと呼ばれ得る。

幾つかの例において、流体アクチュエータは、ポンプの一部として配置（配列）されることができ、この場合、流体アクチュエータに加えて、ポンプは、流体チャネルを含む。流体アクチュエータの付勢が、例えば流体供給部とノズルとの間のような、流体ダイ内で流体を輸送するために流体チャネル（例えば、微小流体チャネル）において流体変位を生じるように、流体アクチュエータは、流体チャネルに対して配置される。ダイ内の流体変位／ポンピングの一例は、時として、微小再循環とも呼ばれる。流体チャネル内で流体を輸送するように構成された流体アクチュエータは、時として、非吐出アクチュエータ又は微小再循環アクチュエータと呼ばれ得る。１つの例示的なノズルにおいて、流体アクチュエータは、サーマルアクチュエータからなることができ、この場合、流体アクチュエータの付勢（時として、「噴射」と呼ばれる）は、流体滴がノズルオリフィスから吐出され得る流体チャンバ内にガス状駆動気泡を形成するために流体を加熱する。上述されたように、流体アクチュエータは、アレイ（例えば、列のような）に配列されることができ、この場合、アクチュエータは、流体吐出器および／またはポンプとして具現化されることができ、流体吐出器の選択的な動作は、流体滴の吐出をもたらし、ポンプの選択的な動作は、流体ダイ内で流体の変位をもたらす。幾つかの例において、流体アクチュエータの係るアレイは、プリミティブへ構成され得る。

幾つかの流体ダイは、時として、噴射パルスグループ又は噴射パルスグループデータパケットと呼ばれる、データパケットの形態でデータを受け取り、この場合、各噴射パルスグループは、ヘッド部分とボディ部分を含む。幾つかの例において、ヘッド部分は、例えば、アドレスドライバ用のアドレスデータ（付勢アドレスのセットのアドレスを表す）、噴射パルス制御回路用の噴射パルスデータ、及びセンサ制御回路用のセンサデータ（例えば、熱センサを選択および構成する）のようなオンダイ構成機能の構成データを含む。一例において、各噴射パルスグループのボディ部分は、噴射パルスに応答して付勢される当該ヘッド部分のアドレスデータにより表されたアドレスにどのノズルが対応するかを選択する付勢データを含む。

幾つかの流体ダイにおいて、アドレスドライバが、各噴射パルスグループのヘッド部分からアドレスデータビットを受け取り、当該データビットにより表されたアドレスをアドレスバス上へ駆動し、この場合、アドレスバスは、アドレスを流体アクチュエータのアレイに伝える。噴射パルスグループのアドレスビットにより表されたアドレスをアドレスバス上へ駆動することに加えて、場合によっては、アドレスドライバは、アドレスバス上へアドレスの相補信号も駆動する。

アドレスドライバ回路は、流体ダイ上で比較的大量のシリコン面積を消費し、それによりダイのサイズとコストが増加する。本明細書でより詳細に説明されるように、本開示の例に従って、アドレスドライバ回路は、複数の部分へ分割され、この場合、各部分は、アドレスの異なる部分をアドレスバス上へ駆動する。一例において、アドレスドライバは、２つの部分へ分割され、アドレスドライバ回路のそれぞれは、付勢アドレスの異なる部分をアドレスバス上へ駆動する。アドレスドライバを複数の部分へ分割することにより、幅のような、少なくとも１つの寸法において必要とされるシリコン面積の量は、それにより少なくとも１つの寸法においてシリコンを節約し、流体ダイが少なくとも１つの寸法において、より小さくなることを可能にする。

図１は、本開示の一例による、流体アクチュエータのアレイ用の集積回路３０を一般的に示す略ブロック図である。一例において、集積回路３０は、より詳細に後述される流体ダイの一部である。集積回路３０は、流体付勢デバイスＦＡ（０）～ＦＡ（ｎ）で示された流体付勢デバイス３４のアレイに一組のアドレスを伝えるためのアドレスバス３２を含み、この場合、流体付勢デバイスＦＡ（０）～ＦＡ（ｎ）は、当該一組のアドレスを用いてアドレス指定可能である。一例において、各流体付勢デバイスＦＡ（０）～ＦＡ（ｎ）は、当該一組のアドレスのアドレスうちの異なる１つに対応する。一例において、アレイ３４の流体付勢デバイスＦＡ（０）～ＦＡ（ｎ）は、列を形成するように構成される。

一例において、集積回路３０は、第１のアドレスドライバ３８－１及びＣＦ１（０）～ＣＦ１（ａ）として示された多数の更なる機能を含む構成機能の第１のグループ３６－１、及び第２のアドレスドライバ３８－２及びＣＦ２（０）～ＣＦ２（ｂ）として示された多数の更なる構成機能を含む構成機能の第２のグループ３６－２を含む。場合によっては、アドレスドライバ３８－１及び３８－２に加えて、構成機能の第１及び第２のグループ３６－１及び３６－２の更なる構成機能ＣＦ１（０）～ＣＦ１（ａ）及びＣＦ２（０）～ＣＦ２（ｂ）は、数ある中で、例えば、噴射パルス制御構成機能（例えば、ウォーミング、先行するもの、及び噴射パルス構成を調整するために）、及びセンサ構成機能（例えば、熱センサ構成を選択および制御するために）を含む。

動作中、第１のアドレスドライバ３８－１は、一組のアドレスのうちのアドレスの第１の部分をアドレスバス３２上へ駆動し、第２のアドレスドライバ３８－２は、一組のアドレスのうちのアドレスの残りの部分をアドレスバス３２上へ駆動し、この場合、流体付勢デバイスのアレイ３４の流体付勢デバイスの少なくとも１つは、第１及び第２のアドレスドライバ３８－１及び３８－２によりアドレスバス３２上に駆動されたアドレスに対応する。図１により示されたように、アドレスドライバを複数の部分（例えば、アドレスドライバ３８－１及び３８－２）へ分割することにより、幅寸法Ｗのような少なくとも１つの寸法においてアドレスドライバ回路に必要なシリコンのスペースの量が減少し、これにより、集積回路３０が一部を形成することができる流体ダイが少なくとも１つの寸法においてより小さくなることを可能にする。

図２は、本開示の一例による、流体ダイ４０の一例を示す略ブロック図である。図示された例に従って、上述されたように、一組のアドレスによりアドレス指定可能である流体アクチュエータ３４のアレイに加えて、流体ダイ４０は、第１の組のアドレスビット３９－１に基づいて一組のアドレスのうちのアドレスの第１の部分を提供する第１のアドレスドライバ３８－１、及び第２の組のアドレスビット３９－２に基づいて一組のアドレスのうちのアドレスの第２の部分を提供する第２のアドレスドライバ３８－２を含む。一例において、第１及び第２の組のアドレスビットは共に、一組のアドレスの１つのアドレスを提供する。

流体ダイ４０は更に、メモリ素子５１により示されたようなメモリ素子のアレイ５０を含む。一例に従って、メモリ素子のアレイ５０は、第１のアドレスドライバ３８－１に対応するメモリ素子の第１の部分５２－１、第２のアドレスドライバ３８－２に対応するメモリ素子の第２の部分５２－２、及び流体アクチュエータのアレイ３４に対応するメモリ素子の第３の部分５４を含む。一例において、メモリ素子のアレイ５０は、データセグメント６０を直列的（シリアル）にロードすることができ、各データセグメントは一連のデータビットを含み、その結果、データセグメント６０をロードすることの完了時に、メモリ素子の第１の部分５２－１のメモリ素子は、第１の組のアドレスビット３９－１を格納し、メモリ素子の第２の部分５２－２のメモリ素子は、第２の組のアドレスビット３９－２を格納する。例に従って、第１及び第２のアドレスドライバ３８－１及び３８－２はそれぞれ、第１及び第２の組のアドレスビット３９－１及び３９－２をメモリ素子の第１及び第２の部分５２－１及び５２－２から受け取って、一組のアドレスのうちのアドレスの第１及び第２の部分を流体アクチュエータのアレイ３４に供給する。

一例において、流体アクチュエータのアレイ３４の流体アクチュエータは、長手方向３７に延在する列を形成するように配列される。一配列において、図示されたように、第１及び第２のアドレスドライバ３８－１及び３８－２は、流体アクチュエータ（ＦＡ）のアレイ３４の列の両端に配置される。一例において、メモリ素子のアレイ５０のメモリ素子５１は、直列－並列データ変換器として具現化されるメモリ素子のチェーン又は一連のメモリ素子として構成され、この場合、一連のメモリ素子は、流体アクチュエータのアレイ３４の長手方向３７に延在するように配置され、その結果、メモリ素子の第１及び第２の部分５２－１及び５２－２はそれぞれ、第１及び第２のアドレスドライバ３８－１及び３８－２に近接して配置され、メモリ素子の第３の部分５４は、流体アクチュエータのアレイ３４に近接して配置される。

第１及び第２のアドレスドライバ３８－１及び３８－２を流体アクチュエータのアレイ３４の流体アクチュエータＦＡ（０）～ＦＡ（ｎ）の列の両端に配置することにより、及び長手方向３７に延在するメモリ素子のチェーンとしてメモリ素子のアレイ５０を配列することにより、幅寸法Ｗのような流体ダイ４０の少なくとも１つの寸法に必要なシリコンスペースの量が減少し、それにより流体ダイ４０の幅が低減されることが可能になる。

図３は、本開示による、流体ダイ４０の一例を示す略ブロック図である。一例において、図示されたように、流体アクチュエータのアレイ３４は、長手方向３７に延在する流体アクチュエータの列として具現化され、この場合、流体アクチュエータの列は、プリミティブＰ（０）～プリミティブＰ（ｍ）として示された多数のプリミティブを形成するように構成される。一例において、各プリミティブＰ（０）～Ｐ（ｍ）は、流体アクチュエータＦＡ（０）～ＦＡ（ｐ）として示された多数の流体アクチュエータを有する。一例において、各プリミティブＰ（０）～Ｐ（ｍ）は、同じ組のアドレスを使用し、この場合、各プリミティブの各流体アクチュエータＦＡ（０）～ＦＡ（ｐ）は、例えば、一組のアドレスＡ（０）～Ａ（ｐ）の異なるアドレスのような、一組のアドレスうちのアドレスの異なる１つに対応する。

構成機能の第１のグループ３６－１は、第１のアドレスドライバ３８－１、及び多数の追加の構成機能ＣＦ１（０）～ＣＦ１（ａ）を含み、構成機能の第２のグループ３６－２は、第２のアドレスドライバ３８－２、及び多数の追加の構成機能ＣＦ２（０）～ＣＦ２（ｂ）を含む。第１のアドレスドライバ３８－１は、第１の組のアドレスビット３９－１に基づいて、一組のアドレスのうちのアドレスの第１の部分をアドレスバス３２上に駆動し、第２のアドレスドライバ３８－２は、第２の組のアドレスビット３９－２に基づいて、一組のアドレスのうちのアドレスの残りの部分をアドレスバス３２で駆動し、次いで、アドレスを各プリミティブＰ（０）～Ｐ（ｍ）に伝える。一例において、図示されたように、構成機能の第１及び第２のグループ３６－１及び３６－２は、流体アクチュエータのアレイ３４の両端において長手方向３７に配置される。

一例において、図示されたように、メモリ素子のアレイ５０は、直列－並列データ変換器として具現化される一連のメモリ素子５１又はメモリ素子５１のチェーンからなり、この場合、メモリ素子５１の第１の部分５２－１は、構成機能の第１のグループ３６－１に対応し、メモリ素子の第２の部分５２－２は、構成機能の第２のグループ３６－２に対応し、メモリ素子の第３の部分５４は、流体アクチュエータのアレイ３４に対応し、この場合、第３の部分５４の各メモリ素子５１は、プリミティブＰ（０）～Ｐ（ｍ）の異なる１つに対応する。一例において、メモリ素子のアレイ５０は、順序論理回路（例えば、フリップフロップのアレイ、ラッチアレイなど）を含む。一例において、順序論理回路は、直列入力並列出力シフトレジスタとして機能するように適合される。

一例において、メモリ素子５１のアレイ５０のチェーンは、長手方向３７に延在し、この場合、メモリセルの第１の部分５２－１は、構成機能の第１のグループ３６－１に近接して配置され、メモリセルの第２の部分５２－２は、構成機能の第２のグループ３６－２に近接して配置され、メモリセルの第３のグループ５４は、メモリセルの第１の部分５２－１と第２の部分５２－２との間に且つ流体アクチュエータ（ＦＡ）のアレイ３４の列に近接して延在する。

図３により示されたような、流体ダイ４０の動作の一例は、図４及び図５に関連して後述される。図４は、流体ダイ４０のメモリ素子のアレイ５０により受け取られるデータセグメント６０の一例を一般的に示すブロック図である。図示されたように、データセグメント６０は、データビット６１により示されたような一連のデータビットを含み、係る一連のデータビットは、時として「ヘッド」と呼ばれるデータビットの第１の部分６２－１、時として「テール」と呼ばれるデータビットの第２の部分６２－２、及び時として「ボディ」と呼ばれるデータビットの第３の部分６４を含む。総合して、データビットの第１、第２及び第３の部分６２－１、６２－２及び６４は、ひとまとめにして噴射パルスグループと呼ばれる。

データビットの第１の部分６２－１は、構成機能の第１のグループ３６－１用のデータビットを含み、第１のアドレスドライバ３８－１用の第１の組のアドレスデータビット３９－１を含む。データビットの第２の部分６２－２は、構成機能の第２のグループ３６－２用のデータビットを含み、第２のアドレスドライバ３８－２用の第２の組のアドレスデータビット３９－２を含む。データビットの第３の部分６４は、流体アクチュエータのアレイ３４用の付勢データビットを含み、この場合、データビットの第３の部分６４の各データビット６１は、プリミティブＰ（０）～Ｐ（ｍ）の異なる１つに対応する。データビットの第３の部分６４のデータビットは、時としてプリミティブデータと呼ばれる。

図３（及び図２）に関連して、一連の係るデータセグメントの各データセグメント６０はメモリ素子のアレイ５０へ直列的にロードされ、ヘッド部分６２－１の最初のビットから始まり、テール部分６２－２の最後のビットで終了する。メモリ素子のアレイ５０へ直列的にロード又はシフトされた後、データセグメント６０のヘッド部分６２－１のデータビット６１はメモリ素子の第１の部分５２－１に格納され、この場合、第１の組のアドレスビット３９－１は、第１のアドレスドライバ３８－１に対応する。同様に、データセグメント６０のテール部分６２－２のデータビット６１は、メモリ素子の第２の部分５２－２に格納され、この場合、第２の組のアドレスビット３９－２は、第２のアドレスドライバ３８－２に対応する。データセグメント６０の第３の部分６４のデータビット６１は、メモリ素子のアレイ５０の第３の部分５４に格納される。

図５は、図３のプリミティブＰ（０）のような、プリミティブ構成の一部を一般的に示す略ブロック図である。一例において、各流体アクチュエータＦＡは、図５において熱抵抗器として示され、電源ＶＰＰと、ＦＥＴ７０により示されたような対応する制御可能なスイッチを介して基準電位（例えば、接地）との間に接続可能である。

一例に従って、プリミティブＰ（０）を含む、各プリミティブは、メモリ素子のアレイ５０のメモリ素子の第３のグループ５４の対応するメモリ素子５１からプリミティブＰ（０）用のプリミティブデータ（例えば、付勢データ）を第１の入力において受け取るＡＮＤゲート７２を含む。第２の入力において、ＡＮＤゲート７２は、噴射信号７４（例えば、噴射パルス）を受け取り、当該噴射信号７４は、流体アクチュエータＦＡ（０）のような、流体アクチュエータの付勢または噴射の持続時間を制御する。一例において、噴射信号７４は、遅延素子７６により遅延され、この場合、噴射アクチュエータの噴射がプリミティブＰ（０）～Ｐ（ｍ）の間で同時に生じないように、各プリミティブは異なる遅延を有する。

一例において、各流体アクチュエータ（ＦＡ）は、第１及び第２のアドレスドライバ３８－１及び３８－２によりアドレスバス３２上に駆動されたアドレスを受け取る対応するアドレス復号器７８、及びＦＥＴ７０のゲートを制御するための対応するＡＮＤゲート８０を有する。ＡＮＤゲート８０は、第１の入力において、対応するアドレス復号器７８の出力を受け取り、第２の入力において、ＡＮＤゲート７２の出力を受け取る。留意される点は、アドレス復号器７８及びＡＮＤゲート８０は、各流体アクチュエータＦＡに対して繰り返されるが、ＡＮＤゲート７２及び遅延素子７６は、各プリミティブに対して繰り返される。

一例において、メモリ素子のアレイ５０へロードされた後、データセグメント６０のヘッド部分６２－１、テール部分６２－２及びボディ部分６４のデータビット６１により表された噴射パルスグループデータ（図４を参照）は、流体を循環する又は流体滴を吐出するように、選択された流体アクチュエータ（ＦＡ）を動作させるために、構成機能の対応するグループ３８－１と３８－２及びプリミティブＰ（０）～Ｐ（ｍ）により、処理される。例えば、図５に関連して、一例において、プリミティブＰ（０）に対応するメモリ素子５１に格納されたアクチュエータデータが論理ハイ（例えば、「１」）を有し、且つ噴射パルス信号７４がＡＮＤゲート７２の入力に存在する場合、ＡＮＤゲート７２の出力は、論理「ハイ」に設定される。メモリ素子の第１及び第２の部分５４－１と５４－２の対応するメモリ素子から受け取ったアドレスビットの組３９－１と３９－２に応答して、第１及び第２のアドレスドライバ３８－１と３８－２によりアドレスバス３２上に駆動されたアドレスが、アドレス「０」を表す場合、アドレス「０」復号器７８の出力は、論理「ハイ」に設定される。この場合、ＡＮＤゲート７２の出力およびアドレス「０」復号器７８はそれぞれ、論理「ハイ」に設定され、ＡＮＤゲート８０の出力も論理「ハイ」に設定され、それにより流体を変位させる（例えば、流体滴を吐出する）ために流体アクチュエータＦＡ（０）を付勢するように対応するＦＥＴ７０をターン「オン」し、この場合、流体アクチュエータＦＡ（０）の持続時間は、噴射パルス信号７４に基づく。

図６は、本開示の一例による、流体アクチュエータのアレイ用の集積回路９０を一般的に示す略ブロック図である。一例において、集積回路９０は、流体ダイの一部として具現化される。集積回路９０は、ダイ構成機能の第１のグループ１０６－１に対応するメモリ素子の第１の部分１０２－１、ダイ構成機能の第２のグループ１０６－２に対応するメモリ素子の第２の部分１０２－２、及び流体アクチュエータのアレイ１０８に対応するメモリ素子の第３の部分１０４を含む一連のメモリ素子１００を含み、この場合、メモリ素子の第３の部分１０４のメモリ素子は、メモリ素子の第１の部分１０２－１と第２の部分１０２－２との間に延在する。

一例において、流体アクチュエータのアレイ１０８は、流体アクチュエータＦＡ（０）～ＦＡ（ｎ）として示された多数の流体アクチュエータを含む。一例において、構成機能の第１のグループ１０６－１は、ＣＦ１（０）～ＣＦ１（ａ）として示された多数の構成機能を含み、構成機能の第２のグループ１０６－２は、ＣＦ２（０）～ＣＦ２（ｂ）として示された多数の構成機能を含む。例において、ダイ構成機能は、流体アクチュエータのアレイ１０８と関連付けられたアドレスを駆動するためのアドレスドライバ、噴射信号を介して、流体アクチュエータのアレイ１０８の流体アクチュエータの付勢時間または噴射時間を調整するための噴射パルス制御回路、及びセンサ回路を構成する（例えば、熱センサを選択および構成する）ためのセンサ制御回路のような、機能を含むことができる。

例において、一連のメモリ素子１００は、図４により示されたデータセグメント６０のような、一連のデータビットを含むデータセグメントを直列的にロードし、その結果、データセグメントをロードすることの完了時に、メモリ素子の第１の部分１０２－１のメモリ素子は、ダイ構成機能の第１のグループ１０６－１用のデータビットを格納し、メモリ素子の第２の部分１０２－２は、ダイ構成機能の第２のグループ１０６－２用のデータビットを格納し、メモリ素子の第３の部分１０４は、流体アクチュエータのアレイ１０８用のデータビットを格納する。

図７は、流体吐出システム２００の一例を示すブロック図である。流体吐出システム２００は、プリントヘッドアセンブリ２０４のような流体吐出アセンブリ、及びインク供給アセンブリ２１６のような流体供給アセンブリを含む。図示され例において、流体吐出システム２００は、サービスステーションアセンブリ２０８、キャリッジアセンブリ２２２、印刷媒体搬送アセンブリ２２６、及び電子コントローラ２３０も含む。以下の説明はインクに関して取り扱う流体に対するシステム及びアセンブリの例を提供するが、開示されたシステム及びアセンブリは、インク以外の流体の取り扱いにも適用可能である。

プリントヘッドアセンブリ２０４は、複数のオリフィス又はノズル２１４を介してインク又は流体の小滴を吐出する少なくとも１つのプリントヘッド２１２を含み、この場合、プリントヘッド２１２は、一例において、例えば、図１により本明細書で前述されたように、ノズル２１４として具現化された流体アクチュエータＦＡ（０）～ＦＡ（ｎ）を有する集積回路３０を用いて、具現化され得る。一例において、小滴は、印刷媒体２３２上へ印刷するように、印刷媒体２３２のような媒体へ向けて送られる。一例において、印刷媒体２３２は、用紙、カード用紙、透明媒体、マイラー（登録商標）、生地、及び同類のもののような、任意のタイプの適切なシート材料を含む。別の例において、印刷媒体２３２は、粉末ベッドのような三次元（３Ｄ）印刷用の媒体、或いはリザーバ又は容器のようなバイオプリンティング及び／又は創薬試験用の媒体を含む。一例において、プリントヘッドアセンブリ２０４及び印刷媒体２３２が互いに対して移動する際に、ノズル２１４からの適切に順序付けられたインクの吐出により、文字、記号および／または他のグラフィックス又はイメージが印刷媒体２３２上に印刷されるように、ノズル２１４は、少なくとも１つの列またはアレイに配列される。

インク供給アセンブリ２１６は、インクをプリントヘッドアセンブリ２０４に供給し、インクを貯蔵するためのリザーバ２１８を含む。そのため、一例において、インクはリザーバ２１８からプリントヘッドアセンブリ２０４に流れる。一例において、プリントヘッドアセンブリ２０４及びインク供給アセンブリ２１６は、インクジェット又は流体ジェット印刷カートリッジ又はペンに一緒になるように収容される。別の例において、インク供給アセンブリ２１６は、プリントヘッドアセンブリ２０４から分離し、供給管および／またはバルブのようなインターフェース接続２２０を介して、インクをプリントヘッドアセンブリ２０４に供給する。

キャリッジアセンブリ２２２は、プリントヘッドアセンブリ２０４を印刷媒体搬送アセンブリ２２６に対して位置決めし、印刷媒体搬送アセンブリ２２６は、印刷媒体２３２をプリントヘッドアセンブリ２０４に対して位置決めする。かくして、印刷区域２３４が、プリントヘッドアセンブリ２０４と印刷媒体２３２との間の領域において、ノズル２１４に隣接して画定される。一例において、プリントヘッドアセンブリ２０４は、キャリッジアセンブリ２２２が印刷媒体搬送アセンブリ２２６に対してプリントヘッドアセンブリ２０４を移動させるような、走査型プリントヘッドアセンブリである。別の例において、プリントヘッドアセンブリ２０４は、キャリッジアセンブリ２２２が印刷媒体搬送アセンブリ２２６に対して所定の位置にプリントヘッドアセンブリ２０４を固定するような、非走査型プリントヘッドアセンブリである。

サービスステーションアセンブリ２０８は、プリントヘッドアセンブリ２０４、より具体的にはノズル２１４の機能性を維持するために、プリントヘッドアセンブリ２０４のスピッティング（吐き出し）、ワイピング、キャッピング及び／又はプライミングを行う。例えば、サービスステーションアセンブリ２０８は、ノズル２１４から余分なインクを拭き取る又は取り除くためにプリントヘッドアセンブリ２０４上を周期的に通過するゴム製ブレード又はワイパを含むことができる。更に、サービスステーションアセンブリ２０８は、使用していない期間中にノズル２１４を乾燥から保護するためにプリントヘッドアセンブリ２０４を覆うキャップを含むことができる。更に、サービスステーションアセンブリ２０８は、リザーバ２１８が適切なレベルの圧力および流動性を確実に維持するために且つノズル２１４が詰まっていない又は垂らさないことを保証するために、プリントヘッドアセンブリ２０４がスピッティング中にインクを吐出するインク壺を含むことができる。サービスステーションアセンブリ２０８の機能は、サービスステーションアセンブリ２０８とプリントヘッドアセンブリ２０４との間の相対運動を含むことができる。

電子コントローラ２３０は、通信経路２０６を介してプリントヘッドアセンブリ２０４と通信し、通信経路２１０を介してサービスステーションアセンブリ２０８と通信し、通信経路２２４を介してキャリッジアセンブリ２２２と通信し、及び通信経路２２８を介して印刷媒体搬送アセンブリ２２６と通信する。一例において、プリントヘッドアセンブリ２０４がキャリッジアセンブリ２２２に取り付けられる場合、電子コントローラ２３０とプリントヘッドアセンブリ２０４は、通信経路２０２を介してキャリッジアセンブリ２２２を経由して通信することができる。また、電子コントローラ２３０は、一具現化形態において、新たな（又は使用済み）インク供給品が検出され得るように、インク供給アセンブリ２１６と通信することもできる。

電子コントローラ２３０は、コンピュータのようなホストシステムからデータ２３６を受け取り、一時的にデータ２３６を格納するためのメモリを含むことができる。データ２３６は、電子経路、赤外線経路、光学的経路または他の情報伝達経路に沿って、流体吐出システム２００に送信され得る。データ２３６は例えば、印刷されるべき文章（書類）及び／又はファイルを表す。そのため、データ２３６は、流体吐出システム２００用の印刷ジョブを形成し、少なくとも１つの印刷ジョブコマンド及び／又はコマンドパラメータを含む。

一例において、電子コントローラ２３０は、プリントヘッドアセンブリ２０４の制御を行い、当該制御には、ノズル２１４からのインク滴の吐出に関するタイミング制御が含まれる。そのため、電子コントローラ２３０は、文字、記号および／または他のグラフィックス又はイメージを印刷媒体２３２上に形成する、吐出されるインク滴のパターンを定義する。タイミング制御、それ故に吐出されるインク滴のパターンは、印刷ジョブコマンド及び／又はコマンドパラメータにより決定される。一例において、電子コントローラ２３０の一部を形成する論理回路および駆動回路は、プリントヘッドアセンブリ２０４上に位置する。別の例において、電子コントローラ２３０の一部を形成する論理回路および駆動回路は、プリントヘッドアセンブリ２０４から離れて位置する。一例において、データセグメント３３－１～３３－ｎ、間欠クロック信号３５、噴射信号７２、及びモード信号７９は、電子コントローラ２３０により印刷構成要素３０に供給されることができ、この場合、電子コントローラ２３０は、印刷構成要素３０から離れることができる。

図８は、本開示の一例による、例えば、図３の流体ダイ４０のような流体ダイを動作させる方法３００を一般的に示す流れ図である。３０２において、方法３００は、データセグメントを受け取ることを含み、各データセグメントは、ヘッド部分６２－１、テール部分６２－２及びボディ部分６４を含む図４のデータセグメント６０のような、多数の構成データビットを含むヘッド部分、多数の構成データビットを含むテール部分、及びヘッド部分とテール部分との間に延在し且つ多数の付勢データビットを含むボディ部分を有する。

３０４において、方法３００は、構成機能の第１のグループに対応するメモリ素子の第１の部分、構成機能の第２のグループに対応するメモリ素子の第２の部分、及び流体アクチュエータのアレイに対応するメモリ素子の第３の部分を含むメモリ素子のアレイへ各データセグメントを直列的にロードすることを含み、その結果、データセグメントをメモリ素子のアレイへロードする時に、ヘッド部分の構成ビットは、メモリ素子の第１の部分に格納され、テール部分の構成データビットは、メモリ素子の第２の部分に格納され、ボディ部分のアクチュエータデータビットは、メモリ素子の第３の部分に格納され、そのため、構成機能の第１のグループ３６－１に対応するメモリ素子の第１の部分５２－１、構成機能の第２のグループ３６－２に対応するメモリ素子の第２の部分５２－２及び流体付勢デバイスのアレイ３４に対応するメモリ素子の第３の部分５４を有するメモリ素子のアレイ５０へデータセグメント６０が直列的にロードされる。

本明細書において、特定の例が図示および説明されたが、様々な代替および／または等価な具現化形態が、本開示の範囲から逸脱せずに、図示および説明された特定の例と置き換えられ得る。本明細書は、本明細書で説明された特定の例の任意の改作物または変化形態を網羅することが意図されている。従って、本開示は、特許請求の範囲およびその等価物によってのみ制限されることが意図されている。

Claims (17)

1. 流体ダイ用の集積回路であって、
   一組のアドレスを伝えるためのアドレスバスと、
   前記一組のアドレスのうちのアドレスの第１の部分を前記アドレスバス上に駆動するための第１のアドレスドライバを含むダイ構成機能の第１のグループと、
   前記一組のアドレスのうちのアドレスの第２の部分を前記アドレスバス上に駆動するための第２のアドレスドライバを含むダイ構成機能の第２のグループと、
   前記アドレスバスを介して伝えられる前記一組のアドレスによりアドレス指定可能な流体付勢デバイスのアレイとを含む、集積回路。
2. 前記第１の部分および前記第２の部分は合わさって、前記一組のアドレスのうちのアドレスを表す、請求項１に記載の集積回路。
3. 前記流体アクチュエータデバイスのアレイは、前記ダイ構成機能の第１のグループと第２のグループとの間に長手方向に延在する流体付勢デバイスの列として構成される、請求項１又は２に記載の集積回路。
4. メモリ素子のアレイを含み、前記メモリ素子のアレイは、
   前記ダイ構成機能の第１のグループに対応するメモリ素子の第１の部分と、
   前記ダイ構成機能の第２のグループに対応するメモリ素子の第２の部分と、
   前記流体付勢デバイスのアレイに対応するメモリ素子の第３の部分とを含み、
   前記メモリ素子のアレイは、データセグメントを直列的にロードし、その結果、データセグメントをロードすることの完了時に、前記メモリ素子の第１の部分は、前記一組のアドレスのうちのアドレスの第１の部分を表す第１の組のアドレスビットを格納し、前記メモリ素子の第２の部分は、前記一組のアドレスのうちのアドレスの残りの部分を表す第２の組のアドレスビットを格納する、請求項１～３の何れか１項に記載の集積回路。
5. 前記メモリ素子のアレイは、直列－並列データ変換器として機能するためのメモリ素子のチェーンを含み、この場合、前記メモリ素子の第１の部分は、前記ダイ構成機能の第１のグループに近接して配置され、前記メモリ素子の第２の部分は、前記ダイ構成機能の第２のグループに近接して配置され、前記メモリ素子の第３の部分は、前記メモリ素子の第１の部分と第２の部分との間に延在し且つ流体付勢デバイスのアレイに近接して配置される、請求項４に記載の集積回路。
6. 前記第１及び第２のアドレスドライバに加えて、前記ダイ構成機能は、噴射パルス制御機能およびセンサ構成機能を含む、請求項１～５の何れか１項に記載の集積回路。
7. 流体ダイであって、
   一組のアドレスによりアドレス指定可能な流体付勢デバイスの列と、
   第１の組のアドレスビットに基づいて、前記一組のアドレスのうちのアドレスの第１の部分を供給するための第１のアドレスドライバと、
   第２の組のアドレスビットに基づいて、前記一組のアドレスのうちのアドレスの残りの部分を供給するための第２のアドレスドライバと、
   前記第１のアドレスドライバに対応するメモリ素子の第１の部分、及び前記第２のアドレスドライバに対応するメモリ素子の第２の部分を含むメモリ素子のアレイとを含み、前記メモリ素子のアレイは、データセグメントを直列的にロードし、その結果、データセグメントをロードすることの完了時に、前記第１の部分のメモリ素子は、前記第１の組のアドレスビットを格納し、前記第２の部分のメモリ素子は、前記第２の組のアドレスビットを格納する、流体ダイ。
8. 前記メモリ素子のアレイは、前記流体付勢デバイスの列に対応するメモリ素子の第３の部分を含む、請求項７に記載の流体ダイ。
9. 前記流体付勢デバイスの列は、前記第１のアドレスドライバと前記第２のアドレスドライバとの間に長手方向に延在する、請求項７又は８に記載の流体ダイ。
10. 前記流体アクチュエータの列の流体アクチュエータは、多数のプリミティブを形成するように構成され、各プリミティブの流体アクチュエータは、前記一組のアドレスによりアドレス指定可能であり、各流体アクチュエータは前記一組のアドレスのうちのアドレスの異なる１つに対応し、前記メモリ素子の第３の部分の各メモリ素子は、前記プリミティブの異なる１つに対応する、請求項７～９の何れか１項に記載の流体ダイ。
11. 前記メモリ素子のアレイは、直列－並列データ変換器として機能するためのメモリ素子のチェーンを含み、前記メモリ素子のチェーンは、前記流体付勢デバイスの列と平行に延在し、前記メモリ素子の第１の部分は、前記第１のアドレスドライバに近接して配置され、前記メモリ素子の第２の部分は、前記第２のアドレスドライバに近接して配置され、前記メモリ素子の第３の部分は、前記メモリ素子の第１の部分と第２の部分との間に延在し且つ流体付勢デバイスの列に近接して配置される、請求項７～１０の何れか１項に記載の流体ダイ。
12. 流体吐出用の集積回路であって、
    一連のメモリ素子を含み、前記一連のメモリ素子は、
    ダイ構成機能の第１のグループに対応するメモリ素子の第１の部分と、
    ダイ構成機能の第２のグループに対応する第２の部分と、
    流体付勢デバイスに対応し、前記第１の部分と前記第２の部分との間に長手方向に延在する第３の部分とを含み、前記一連のメモリ素子は、多数のデータビットを含むデータセグメントを直列的にロードし、その結果、データセグメントをロードすることの完了時に、前記メモリ素子の第１の部分は、前記ダイ構成機能の第１のグループ用のデータビットを格納し、前記メモリ素子の第２の部分は、前記ダイ構成機能の第２のグループ用のデータビットを格納し、前記メモリ素子の第３の部分は、前記流体付勢デバイス用のデータビットを格納する、集積回路。
13. 前記流体付勢デバイスは、前記ダイ構成機能の第１のグループと第２のグループとの間に配置される、請求項１２に記載の集積回路。
14. 流体ダイを動作させる方法であって、
    データセグメントを受け取ることであって、各データセグメントは、
    多数の構成データビットを含むヘッド部分と、
    多数の構成データビットを含むテール部分と、
    前記ヘッド部分と前記テール部分との間に延在し且つ多数の付勢データビットを含むボディ部分とを含む、データセグメントを受け取ること、
    メモリ素子のアレイへ各データセグメントを直列的にロードすることを含み、前記メモリ素子のアレイは、構成機能の第１のグループに対応するメモリ素子の第１の部分、構成機能の第２のグループに対応するメモリ素子の第２の部分、及び流体アクチュエータのアレイに対応するメモリ素子の第３の部分を含み、その結果、前記メモリ素子のアレイへデータセグメントをロードする際、前記ヘッド部分の前記構成ビットは、前記メモリ素子の第１の部分に格納され、前記テール部分の前記構成データビットは、前記メモリ素子の前記第２の部分に格納され、前記ボディ部分の前記付勢データビットは、前記メモリ素子の前記第３の部分に格納される、方法。
15. 前記ヘッド部分は、第１の組のアドレスビットを含み、前記テール部分は、第２の組のアドレスビットを含み、前記流体アクチュエータのアレイは、一組のアドレスでもってアドレス指定可能であり、前記方法は、
    アドレスバスを介して、前記一組のアドレスを前記流体アクチュエータのアレイに伝え、
    前記構成機能の第１のグループの第１のアドレスドライバでもって、前記第１の組のアドレスビットに基づいて、前記一組のアドレスのうちのアドレスの第１の部分をアドレスバス上へ駆動し、
    前記構成機能の第２のグループの第２のアドレスドライバでもって、前記第２の組のアドレスビットに基づいて、前記一組のアドレスのうちのアドレスの残りの部分を前記アドレスバス上へ駆動することを含む、請求項１４に記載の方法。
16. 直列－並列データ変換器として具現化される一連のメモリ素子として前記メモリ素子のアレイを構成することを含み、前記構成することは、前記一連のメモリ素子を長手方向に配置することを含み、前記メモリ素子の第３の部分は、前記メモリ素子の第１の部分と第２の部分との間に延在する、請求項１４又は１５に記載の方法。
17. 前記メモリ素子の第１の部分に近接して前記構成機能の第１のグループを配置し、前記メモリ素子の第２の部分に近接して前記構成機能の第２のグループを配置し、前記構成機能の第１のグループと第２のグループとの間に長手方向に延在する列に且つ前記メモリ素子の第３の部分に近接して前記流体アクチュエータのアレイを配置することを含む、請求項１４～１６の何れか１項に記載の方法。

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