JP2022507305A

JP2022507305A - 制御回路、液晶ディスプレイドライバモジュール及び液晶ディスプレイ装置

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Publication number: JP2022507305A
Application number: JP2021525802A
Authority: JP
Inventors: 亮文
Original assignee: Vivo Mobile Communication Co Ltd
Current assignee: Vivo Mobile Communication Co Ltd
Priority date: 2018-11-14
Filing date: 2019-11-08
Publication date: 2022-01-18
Anticipated expiration: 2039-11-08
Also published as: EP3882903A4; US20210264869A1; KR20210091225A; JP7315671B2; US11462190B2; CN109192177A; KR102552625B1; WO2020098569A8; CN109192177B; EP3882903A1; WO2020098569A1

Abstract

制御回路、液晶ディスプレイドライバモジュール及び液晶ディスプレイ装置であって、制御回路は、異なる外部電源信号をそれぞれ受ける第１の入力端（１０１）と第２の入力端（１０２）を含み、制御回路は、電源信号をドライバチップに入力するように、第１の入力端（１０１）と、第２の入力端（１０２）を順次に制御し、且つパワーダウンするように、第２の入力端（１０２）、第１の入力端（１０１）を順次に制御する。【選択図】図１

Description

（関連出願の相互参照）
本出願は、２０１８年１１月１４日に中国で提出された中国特許出願番号Ｎｏ．２０１８１１３５３０１３．１の優先権を主張しており、同出願の内容の全ては、ここに参照として取り込まれる。
本開示は、通信技術分野に関し、特に、制御回路、液晶ディスプレイドライバモジュール及び液晶ディスプレイ装置に関する。

液晶ディスプレイ技術の急速な発展に伴い、液晶ディスプレイ装置はすでに人々の生活によく見られ、且つユーザに新たな視覚体験をもたらす。液晶ディスプレイドライバモジュールのドライバチップの外部電源給電は、主にＶＤＤＩ信号、ＡＶＤＤ信号及びＡＶＥＥ信号を含み、通常の場合には、ＶＤＤＩ信号がＡＶＤＤ信号及びＡＶＥＥ信号よりも前にパワーオンし、ＶＤＤＩ信号がＡＶＤＤ信号及びＡＶＥＥ信号よりも後にパワーオフし、三者の共同作用によって液晶ディスプレイドライバモジュールを正常に作動させる。

しかし、異常の場合には、ＡＶＤＤ信号、ＡＶＥＥ信号がＶＤＤＩ信号よりも前にパワーオンしたり、又はＡＶＤＤ信号、ＡＶＥＥ信号がＶＤＤＩ信号よりも後にパワーオフしたりする可能性があり、ドライバチップに破損を与える確率が比較的に高くなる。

本開示のいくつかの実施例は、異常の場合にドライバチップに破損を与える確率が比較的に高くなるという問題を解決するための制御回路、液晶ディスプレイドライバモジュール及び液晶ディスプレイ装置を提供する。

上記技術問題を解決するために、本開示は以下のように実現される。

第１の態様によれば、本開示のいくつかの実施例は、ディスプレイモジュールのドライバチップに入力される複数の電源信号のオンオフシーケンスを制御するための制御回路を提供する。前記制御回路は、異なる外部電源信号をそれぞれ受ける第１の入力端と第２の入力端を含み、前記制御回路は、電源信号を前記ドライバチップに入力するように、前記第１の入力端、前記第２の入力端を順次に制御し、且つパワーダウンするように、前記第２の入力端、前記第１の入力端を順次に制御する。

第２の態様によれば、本開示のいくつかの実施例はさらに、液晶ディスプレイドライバモジュールを提供する。この液晶ディスプレイドライバモジュールは、ドライバチップを含み、前記液晶ディスプレイドライバモジュールはさらに、上記制御回路を含む。

第３の態様によれば、本開示の実施例はさらに、液晶ディスプレイ装置を提供する。この液晶ディスプレイ装置は、上記液晶ディスプレイドライバモジュールを含む。

本開示のいくつかの実施例の制御回路は、ディスプレイモジュールのドライバチップに入力される複数の電源信号のオンオフシーケンスを制御するために用いられる。前記制御回路は、異なる外部電源信号をそれぞれ受ける第１の入力端と第２の入力端を含み、前記制御回路は、電源信号を前記ドライバチップに入力するように、前記第１の入力端、前記第２の入力端を順次に制御し、且つパワーダウンするように、前記第２の入力端、前記第１の入力端を順次に制御する。このように、異なる電源信号のシーケンスを制御して、異なる電源信号の正常なシーケンスをできるだけ確保することにより、ドライバチップの破損確率を低減することができる。

本開示のいくつかの実施例の技術案をより明瞭に説明するために、以下は、本開示のいくつかの実施例の記述において使用される必要がある添付図面を簡単に紹介する。自明なことに、以下の記述における添付図面は、ただ本開示のいくつかの実施例に過ぎず、当業者にとって、創造的な労力を払わない前提で、それらの添付図面に基づいて、他の添付図面を取得することもできる。

本開示のいくつかの実施例による制御回路の構造概略図のその１である。本開示のいくつかの実施例による制御回路の構造概略図のその２である。本開示のいくつかの実施例による制御回路の構造概略図のその３である。本開示のいくつかの実施例による制御回路の構造概略図のその４である。本開示のいくつかの実施例による制御回路の構造概略図のその５である。本開示のいくつかの実施例による制御回路の構造概略図のその６である。

以下は、本開示のいくつかの実施例における添付図面を結び付けながら、本開示のいくつかの実施例における技術案を明瞭且つ完全に記述する。明らかに、記述された実施例は、本開示の一部の実施例であり、全部の実施例ではない。本開示における実施例に基づき、当業者が創造的な労力を払わない前提で得られたすべての他の実施例は、いずれも本開示の保護範囲に属する。

図１は、本開示のいくつかの実施例による制御回路の構造概略図である。前記制御回路は、ディスプレイモジュールのドライバチップに入力される複数の外部電源信号のオンオフシーケンスを制御するために用いられる。図１に示すように、前記制御回路は、異なる外部電源信号をそれぞれ受ける第１の入力端１０１と第２の入力端１０２を含み、前記制御回路は、電源信号を前記ドライバチップに入力するように、前記第１の入力端１０１、前記第２の入力端１０２を順次に制御し、且つパワーダウンするように、前記第２の入力端１０２、前記第１の入力端１０１を順次に制御する。

本実施例では、上記第１の入力端１０１がＶＤＤＩ入力端であってもよく、上記第２入力端１０２がＡＶＤＤ入力端又はＡＶＥＥ入力端であってもよい。このように、ＶＤＤＩ信号がＡＶＤＤ信号又はＡＶＥＥ信号よりも前にドライバチップに入力され、及び、ＡＶＤＤ信号又はＡＶＥＥ信号がＶＤＤＩ信号よりも前にパワーダウンされることを確保することができる。上記制御回路はコンデンサを含み、パワーダウンするように、コンデンサを介して、前記第２の入力端、前記第１の入力端を順次に制御する。

このように、異なる電源信号のシーケンスを制御して、異なる電源信号の正常なシーケンスをできるだけ確保することにより、ドライバチップの破損確率を低減することができる。

選択的に、前記第２の入力端は、第２のサブ入力端と第３のサブ入力端を含み、前記第２のサブ入力端、前記第３のサブ入力端は、異なる外部電源信号をそれぞれ受け、前記制御回路は、前記ドライバチップに電源信号を入力するように、前記第１の入力端、前記第２のサブ入力端、及び前記第３のサブ入力を順次に制御し、且つパワーダウンするように、前記第３のサブ入力端、前記第２のサブ入力端、及び前記第１の入力端を順次に制御する。

この実施形態では、上記第２の入力端は、第２のサブ入力端と第３のサブ入力端を含み、前記第２のサブ入力端、前記第３のサブ入力端は、異なる外部電源信号をそれぞれ受け、前記制御回路は、前記ドライバチップに電源信号を入力するように、前記第１の入力端、前記第２のサブ入力端、及び前記第３のサブ入力端を順次に制御し、且つパワーダウンするように、前記第３のサブ入力端、前記第２のサブ入力端、及び前記第１の入力端を順次に制御する。このように、複数の異なる電源信号の正常なシーケンスを確保することができ、それによってドライバチップの破損確率を低減することができる。

選択的に、前記第１の入力端がＶＤＤＩ入力端であり、前記第２のサブ入力端がＡＶＥＥ入力端であり、前記第３のサブ入力端がＡＶＤＤ入力端である。

又は、前記第１の入力端がＶＤＤＩ入力端であり、前記第２のサブ入力端がＡＶＤＤ入力端であり、前記第３のサブ入力端がＡＶＥＥ入力端である。

この実施形態では、前記第１の入力端がＶＤＤＩ入力端であり、前記第２のサブ入力端がＡＶＥＥ入力端であり、前記第３のサブ入力端がＡＶＤＤ入力端である場合、ＶＤＤＩ信号、ＡＶＥＥ信号、ＡＶＤＤ信号が順次にドライバチップに入力され、ＡＶＤＤ信号、ＡＶＥＥ信号、ＶＤＤＩ信号がドライバチップ端で順次にパワーダウンされることを確保することができる。

この実施形態では、前記第１の入力端がＶＤＤＩ入力端であり、前記第２のサブ入力端がＡＶＤＤ入力端であり、前記第３のサブ入力端がＡＶＥＥ入力端である場合、ＶＤＤＩ信号、ＡＶＤＤ信号、ＡＶＥＥ信号が順次にドライバチップに入力され、ＡＶＥＥ信号、ＡＶＤＤ信号、ＶＤＤＩ信号がドライバチップ端で順次にパワーダウンされることを確保することができる。

このように、ＡＶＤＤ信号、ＡＶＥＥ信号、ＶＤＤＩ信号の正常なシーケンスを制御することによって、ドライバチップ内部での大電流のラッチによる破損確率を低減することができる。

選択的に、前記第１の入力端がＶＤＤＩ入力端であり、前記第２のサブ入力端がＡＶＥＥ入力端であり、前記第３のサブ入力端がＡＶＤＤ入力端であり、前記制御回路は、
第１端が前記ＶＤＤＩ入力端に接続される第１の抵抗Ｒ１と、
ゲート電極が前記第１の抵抗Ｒ１の第２端に接続され、第１極が前記ＡＶＥＥ入力端に接続され、第２極が前記ドライバチップに接続されるＮ型電界効果トランジスタＭ１と、
第１端が前記第１の抵抗Ｒ１の第２端に接続され、第２端が接地され、又は第２端が前記Ｎ型電界効果トランジスタＭ１の第２極に接続される第１のコンデンサＣ１と、
第１端が前記Ｎ型電界効果トランジスタＭ１の第２極に接続される第２の抵抗Ｒ２と、
ゲート電極が前記第２の抵抗Ｒ２の第２端に接続され、第１極が前記ＡＶＤＤ入力端に接続され、第２極が前記ドライバチップに接続されるＰ型電界効果トランジスタＭ２と、
第１端が前記第２の抵抗Ｒ２の第２端に接続され、第２端が接地され、又は第２端が前記Ｐ型電界効果トランジスタＭ２の第２極に接続される第２のコンデンサＣ２とを含む。

この実施形態では、上記Ｎ型電界効果トランジスタＭ１の第２極が前記ドライバチップに接続される箇所は、上記Ｐ型電界効果トランジスタＭ２の第２極が前記ドライバチップに接続される箇所とは異なる。上記電界効果トランジスタの第１極と第２極は、それぞれソース電極とドレイン電極であってもよく、又はそれぞれドレイン電極及びソース電極であってもよい。上記回路をよりよく理解するために、図２及び図３を参照してもよい。図２及び図３はともに本開示のいくつかの実施例による制御回路の構造概略図である。

まず、図２を参照する。このとき、前記第１のコンデンサＣ１の第２端が接地され、且つ前記第２のコンデンサＣ２の第２端が接地される。ＶＤＤＩ信号は、Ｎ型電界効果トランジスタＭ１のｇａｔｅ制御信号として、ＶＤＤＩの電圧が、例えば１．８Ｖに達すると、ＶＤＤＩ信号はまず、第１の抵抗Ｒ１を介して第１コンデンサＣ１を充電する。第１コンデンサＣ１が一定の時間で充電されてＮ型電界効果トランジスタＭ１のターンオン電圧に達すると、Ｎ型電界効果トランジスタＭ１を介してＡＶＥＥ信号の入力が開始される。入力されたＡＶＥＥ信号は複数の経路に分かれ、１つの経路はドライバチップの昇圧回路に入れられ、もう１つの経路を介して入力されたＡＶＥＥ信号は第２の抵抗Ｒ２を介して第２のコンデンサＣ２を充電する。第２のコンデンサＣ２が一定の時間で充電されてＰ型電界効果トランジスタＭ２のターンオン電圧に達すると、Ｐ型電界効果トランジスタＭ２を介してＡＶＤＤ信号が入力される。そのため、外部からの電力量供給に異常が発生し、ＡＶＤＤ信号又はＡＶＥＥ信号がＶＤＤＩ信号よりも先に給電されたとしても、早期にドライバチップに入力されることはできない。

例えば、ＶＤＤＩ信号の電圧が１．８Ｖであり、第１の抵抗Ｒ１が１０Ｋオームであり、第１のコンデンサＣ１が４．７μＦである。ＡＶＥＥ信号の電圧が－５．５Ｖであり、第２の抵抗Ｒ２が１Ｋオームであり、第２のコンデンサＣ２が１μＦである。ＡＶＤＤ信号が先にパワーオンされ、次はＡＶＥＥ信号であり、最後はＶＤＤＩ信号であるといった異常パワーオンの状況が発生した場合に、Ｎ型電界効果トランジスタＭ１及びＰ型電界効果トランジスタＭ２がいずれも導通されていないため、ＶＤＤＩ信号がパワーオンされ、第１のコンデンサＣ１の電位が上昇して数ミリ秒後に、Ｎ型電界効果トランジスタＭ１がオープンされ、ＡＶＥＥ信号がパワーオンされ、そして第２のコンデンサＣ２が充電され、ＡＶＤＤ信号がパワーオンされて入力される。このように、３つの経路の電源に先にＶＤＤＩ信号が入力され、ドライバチップが正常に作動させることを確保する。ＶＤＤＩ信号が一定の時間入力されてから、ＡＶＥＥ信号が入力される。ＡＶＥＥ信号が一定の時間入力されてから、ＡＶＤＤ信号が入力され、ドライバチップの昇圧回路がＡＶＥＥ信号及びＡＶＤＤ信号の駆動で作動させられる。

ホストがシャットダウンし、又はホストの電源に異常なパワーダウンが発生した場合に、第１のコンデンサＣ１と第２のコンデンサＣ２が起動の場合に満充電になっているため、ＶＤＤＩ、ＡＶＤＤ及びＡＶＥＥの電源が切られたとき、ＡＶＤＤ信号は、他のコンデンサ及び寄生コンデンサの存在により、コンデンサが一定の時間放電した後に、入力がなく、パワーダウンすることになる。第１のコンデンサＣ１と第２のコンデンサＣ２は、より多くの電力量が蓄えられているため、さらに一定の時間の入力を続けていることになる。そして、Ｒ１Ｃ１をＲ２Ｃ２よりも大きく設定することにより、ＶＤＤＩ信号の継続入力の時間長がＡＶＥＥ信号の継続入力の時間長よりも長いことを確保してもよい。これにより、ＡＶＤＤ信号が先にパワーダウンされ、次はＡＶＥＥ信号であり、ＶＤＤＩ信号が最後にパワーダウンされるという所望状態の発生を実現することができる。このように、ホストの電源がオフになったときに、回路の制御の下で、まずＡＶＤＤ信号をオフにし、次にＡＶＥＥ信号をオフにし、最後にＶＤＤＩ信号をオフにする。

図２に示される回路構成では、外部電圧がどのように異常な給電及び異常なパワーダウンが発生したかにかかわらず、回路を設置することにより、設定される必要な電源給電の順序で給電し、又は所望の順序でパワーダウンすることができる。

再び図３を参照する。このとき、前記第１のコンデンサＣ１の第２端は、前記Ｎ型電界効果トランジスタＭ１の第２極に接続され、前記第２のコンデンサＣ２の第２端は、前記Ｐ型電界効果トランジスタＭ２の第２極に接続される。ＶＤＤＩ信号が第１のコンデンサＣ１を充電してＮ型電界効果トランジスタＭ１をオープンするとき、ＡＶＥＥ信号（一般的には、－５．５Ｖ）がノードＮ１に入力されることにより、ノードＮ３とノードＮ１の電圧差を増大させ、第１のコンデンサＣ１の充電速度を加速する。同時に、Ｎ型電界効果トランジスタＭ１のトランジスタのゲート電極とソース電極との間、及びゲート電極とドレイン電極との間の電圧差が増大することにより、ＡＶＥＥ信号の電流がＮ型電界効果トランジスタＭ１を通る速度が速くなり、すなわちＡＶＥＥ信号が０Ｖから予め設定される値である－５．５Ｖまで達する速度が速くなる。同様に、ノードＮ４とノードＮ２の圧力差が急激に増大することは、ＡＶＤＤ信号のパワーオンの速度を速める。ＡＶＤＤ信号及びＡＶＥＥ信号が急激にパワーオンして、所定の電圧に達することは、ドライバチップの昇圧回路のロジックが混乱になることによって発生した、大電流のラッチによるドライバチップの焼損の確率を低減することができ、昇圧回路の電源のパワーオンプロセスを最適化することができる。

選択的に、前記第１の入力端がＶＤＤＩ入力端であり、前記第２のサブ入力端がＡＶＤＤ入力端であり、前記第３のサブ入力端がＡＶＥＥ入力端であり、前記制御回路は、
第１端が前記ＶＤＤＩ入力端に接続される第３の抵抗Ｒ３と、
ゲート電極が前記第３の抵抗Ｒ３の第２端に接続され、第１極が前記ＡＶＤＤ入力端に接続され、第２極が前記ドライバチップに接続される第１のＮ型電界効果トランジスタＭ３と、
第１端が前記第３の抵抗Ｒ３の第２端に接続され、第２端が接地され、又は第２端が前記第１のＮ型電界効果トランジスタＭ３の第２極に接続される第３のコンデンサＣ３と、
第１端が前記第１のＮ型電界効果トランジスタＭ３の第２極に接続される第４の抵抗Ｒ４と、
ゲート電極が前記第４の抵抗Ｒ４の第２端に接続され、第１極が前記ＡＶＥＥ入力端に接続され、第２極が前記ドライバチップに接続される第２のＮ型電界効果トランジスタＭ４と、
第１端が前記第４の抵抗Ｒ４の第２端に接続され、又は第２端が接地され、又は第２端が前記第２のＮ型電界効果トランジスタＭ４の第２極に接続される第４のコンデンサＣ４と、を含む。

この実施形態では、上記第１のＮ型電界効果トランジスタＭ３の第２極が前記ドライバチップに接続される箇所は、上記第２のＮ型電界効果トランジスタＭ４の第２極が前記ドライバチップに接続される箇所とは異なる。上記電界効果トランジスタの第１極と第２極は、それぞれソース電極とドレイン電極であってもよく、又はそれぞれドレイン電極及びソース電極であってもよい。上記回路をよりよく理解するために、図４を参照してもよい。図４は、本開示のいくつかの実施例による制御回路の構造概略図である。

図４に示すように、前記第３のコンデンサＣ３の第２端が接地され、前記第４のコンデンサＣ４の第２端が接地される。ＶＤＤＩ信号がパワーオンした後に、第３のコンデンサＣ３を充電する。一般的に第３のコンデンサＣ３が、約０．３Ｖに達したら、第１のＮ型電界効果トランジスタＭ３をターンオンすることが可能であるしきい値電圧に達することができ、第３のコンデンサＣ３が昇圧を続けてから、第１のＮ型電界効果トランジスタＭ３をオープンする。ＡＶＤＤ信号は、第１のＮ型電界効果トランジスタＭ３を介して入力され、１つの経路がドライバチップの昇圧回路に入られ、もう１つの経路が第４の抵抗Ｒ４を介して第４のコンデンサＣ４を充電する。第４のコンデンサＣ４の電圧が上昇して第２のＮ型電界効果トランジスタＭ４をオープンすることに伴って、ＡＶＥＥ信号をドライバチップ内に入力することができる。このように、ＶＤＤＩ信号が先にパワーオンし、次はＡＶＤＤ信号であり、最後にＡＶＥＥ信号であるというパワーオンの順序を確保することができる。

選択的に、前記制御回路は、
選択回路と、
ゲート電極に前記選択回路を介して前記ＶＤＤＩ入力端が接続され、第１極が前記ＡＶＤＤ入力端に接続され、第２極が前記ドライバチップに接続される第３のＮ型電界効果トランジスタＭ５と、
ゲート電極に前記選択回路を介して前記ＶＤＤＩ入力端が接続され、第１極が前記ＡＶＥＥ入力端に接続され、第２極が前記ドライバチップに接続される第４のＮ型電界効果トランジスタＭ６と、を含み、
前記選択回路は、前記第３のＮ型電界効果トランジスタＭ５及び前記第４のＮ型電界効果トランジスタＭ６の中から、第１のターゲット電界効果トランジスタ、第２のターゲット電界効果トランジスタを順次に選択し、且つ前記第１のターゲット電界効果トランジスタ、前記第２のターゲット電界効果トランジスタのソース電極とドレイン電極を順次に遅延して導通させるために用いられる。

この実施形態では、上記第３のＮ型電界効果トランジスタＭ５の第２極が前記ドライバチップに接続される箇所は、上記第４のＮ型電界効果トランジスタＭ６の第２極が前記ドライバチップに接続される箇所とは異なる。上記電界効果トランジスタの第１極と第２極は、それぞれソース電極とドレイン電極であってもよく、又はそれぞれドレイン電極及びソース電極であってもよい。上記第１のターゲット電界効果トランジスタが第３のＮ型電界効果トランジスタＭ５である場合に、第２のターゲット電界効果トランジスタが第４のＮ型電界効果トランジスタＭ６である。上記第１のターゲット電界効果トランジスタが第４のＮ型電界効果トランジスタＭ６である場合に、第２のターゲット電界効果トランジスタが第３のＮ型電界効果トランジスタＭ５である。

この実施形態では、選択回路は、ＡＶＤＤ信号及びＡＶＥＥ信号のパワーオンとパワーダウンのシーケンスを制御するための、異なるコンデンサを含んでもよい。ＡＶＥＥ信号がＡＶＤＤ信号よりも先にドライバチップに入力される場合に、第２のサブ入力端がＡＶＥＥ入力端であり、第３のサブ入力端がＡＶＤＤ入力端である。ＡＶＤＤ信号がＡＶＥＥ信号よりも先にドライバチップに入力される場合に、第２のサブ入力端がＡＶＤＤ入力端及びＡＶＥＥ入力端であり、第３のサブ入力がＡＶＥＥ入力端である。もちろん、具体的な形態は、実際の需要に応じて選択回路に対して設置されてもよく、本実施形態ではそれに対して限定しない。

上記回路をよりよく理解するために、図５を参照してもよい。図５は、本開示のいくつかの実施例による制御回路の構造概略図である。

図５に示すように、ＶＤＤＩ信号が入力される場合に、選択回路が作動してからドライバ信号を出力し、あらかじめ設定された順序で、第３のＮ型電界効果トランジスタＭ５、第４のＮ型電界効果トランジスタＭ６を順次にオープンすることにより、ＡＶＤＤ信号が先に入力され、ＡＶＥＥ信号が後に入力されるという順序を制御する。あらかじめプログラミングしてドライバチップの内部に固定されてもよく、ＶＤＤＩ信号がパワーオンしてから、ドライバチップが作動し始めるときに、ドライバチップの内部に対してプログラミングを行い、ＡＶＤＤ信号とＡＶＥＥ信号のパワーオンの順序を確定し、選択回路が相応な順序の制御信号を出力するようにしてもよい。このように、プログラミングの方式を通じてＡＶＤＤ信号及びＡＶＥＥ信号の入力を柔軟に制御することができる。

選択的に、前記ＡＶＥＥ入力端と前記ドライバチップとの経路には、サーミスタが直列に接続されており、
及び／又は、前記ＡＶＤＤ入力端と前記ドライバチップとの経路には、サーミスタが直列に接続されている。

この実施形態では、サーミスタを直列に接続することによって、ドライバチップの昇圧回路には大電流のラッチが発生したときに、電流の増加によりサーミスタの発熱を引き起こし、抵抗値が増大し、抵抗値の増大により、流れる電流の大きさを低減したため、ドライバチップを保護することができる。

上記回路をよりよく理解するために、図６を参照してもよい。図６は、本開示のいくつかの実施例による制御回路の構造概略図である。図６に示すように、前記ＡＶＥＥ入力端と前記ドライバチップとの経路には、サーミスタＲ５が直列に接続されており、及び、前記ＡＶＤＤ入力端と前記ドライバチップと経路には、サーミスタＲ６が直列に接続されている。ドライバチップが起動して動作するときに、ＡＶＥＥ信号及びＡＶＤＤが大電流を抽出するときに、特にドライバチップの昇圧回路に大電流のラッチが発生したときに、電流の増加によりサーミスタの発熱を引き起こし、抵抗値が増加し、抵抗値の増加により、サーミスタを流れる電流の大きさが低減されるため、ドライバチップを保護することができる。

説明すべきなのは、本実施例における回路において、トランジスタを用いて制御するほか、サイリスタを用いて電源の電流を制御することで実現してもよいことである。そして、回路における抵抗、サーミスタ及びコンデンサは、外部の回路ボードに設置されてもよく、ドライバチップの内部に集積されてもよい。本開示のいくつかの実施例で紹介された複数の選択的な実施形態は、互いに組み合わせて実現されてもよく、個別に実現されてもよい。本開示のいくつかの実施例では、それに対して限定しない。

本開示のいくつかの実施例の制御回路によると、前記制御回路は、ディスプレイモジュールのドライバチップに入力される複数の電源信号のオンオフシーケンスを制御するために用いられる。前記制御回路は、異なる外部電源信号をそれぞれ受ける第１の入力端１０１と第２の入力端１０２を含み、前記制御回路は、電源信号を前記ドライバチップに入力するように、前記第１の入力端１０１、前記第２の入力端１０２を順次に制御し、且つパワーダウンするように、前記第２の入力端１０２、前記第１の入力端１０１を順次に制御する。このように、異なる電源信号のシーケンスを制御して、異なる電源信号の正常なシーケンスをできるだけ確保することによって、ドライバチップの破損確率を低減することができる。

本開示のいくつかの実施例はさらに、液晶ディスプレイドライバモジュールを提供する。この液晶ディスプレイドライバモジュールは、ドライバチップを含み、前記液晶ディスプレイドライバモジュールはさらに、上記制御回路を含む。

本開示のいくつかの実施例はさらに、液晶ディスプレイ装置を提供する。この液晶ディスプレイ装置は、上記液晶ディスプレイドライバモジュールを含む。

本開示のいくつかの実施例では、上記液晶ディスプレイ装置は、携帯電話、タブレットパーソナルコンピュータ（ＴａｂｌｅｔＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒ）、ラップトップコンピュータ（ＬａｐｔｏｐＣｏｍｐｕｔｅｒ）、パーソナルデジタルアシスタント（ｐｅｒｓｏｎａｌｄｉｇｉｔａｌａｓｓｉｓｔａｎｔ、ＰＤＡ）、モバイルインターネットデバイス（ＭｏｂｉｌｅＩｎｔｅｒｎｅｔＤｅｖｉｃｅ、ＭＩＤ）、又はウェアラブルデバイス（ＷｅａｒａｂｌｅＤｅｖｉｃｅ）などであってもよい。

説明すべきことは、本明細書において、「含む」、「包含」という用語またはその他の任意の変形は、非排他的な「含む」を意図的にカバーするものであり、それにより、一連の要素を含むプロセス、方法、物品または装置は、それらの要素を含むだけではなく、明確にリストされていない他の要素も含み、またはこのようなプロセス、方法、物品または装置に固有の要素も含むことである。それ以上の制限がない場合に、「・・・を１つ含む」という文章で限定された要素について、この要素を含むプロセス、方法、物品または装置には他の同じ要素が存在することが排除されていない。

以上は、添付図面を結び付けながら、本開示の実施例を記述していたが、本開示は、上述した具体的な実施の形態に限らず、上述した具体的な実施の形態は例示的なものに過ぎず、制限性のあるものではない。当業者は、本開示による示唆を基にして、本開示の趣旨や請求項が保護する範囲から逸脱しない限り、多くの形式の変更を行うことができ、それらはいずれも本開示の保護範囲に入っている。

Claims

ディスプレイモジュールのドライバチップに入力される複数の電源信号のオンオフシーケンスを制御するための制御回路であって、
前記制御回路は、異なる外部電源信号をそれぞれ受ける第１の入力端と第２の入力端を含み、前記制御回路は、電源信号を前記ドライバチップに入力するように、前記第１の入力端、前記第２の入力端を順次に制御し、且つパワーダウンするように、前記第２の入力端、前記第１の入力端を順次に制御する、制御回路。
前記第２の入力端は、第２のサブ入力端と第３のサブ入力端を含み、前記第２のサブ入力端、前記第３のサブ入力端は、それぞれ異なる外部電源信号を受け、前記制御回路は、電源信号を前記ドライバチップに入力するように、前記第１の入力端、前記第２のサブ入力端、及び前記第３のサブ入力端を順次に制御し、且つパワーダウンするように、前記第３のサブ入力端、前記第２のサブ入力端、及び前記第１の入力端を順次に制御する、請求項１に記載の制御回路。
前記第１の入力端がＶＤＤＩ入力端であり、前記第２のサブ入力端がＡＶＥＥ入力端であり、前記第３のサブ入力端がＡＶＤＤ入力端であり、
又は、前記第１の入力端がＶＤＤＩ入力端であり、前記第２のサブ入力端がＡＶＤＤ入力端であり、前記第３のサブ入力端がＡＶＥＥ入力端である、請求項２に記載の制御回路。
前記第１の入力端がＶＤＤＩ入力端であり、前記第２のサブ入力端がＡＶＥＥ入力端であり、前記第３のサブ入力端がＡＶＤＤ入力端であり、前記制御回路は、
第１端が前記ＶＤＤＩ入力端に接続される第１の抵抗と、
ゲート電極が前記第１の抵抗の第２端に接続され、第１極が前記ＡＶＥＥ入力端に接続され、第２極が前記ドライバチップに接続されるＮ型電界効果トランジスタと、
第１端が前記第１の抵抗の第２端に接続され、第２端が接地され、又は第２端が前記Ｎ型電界効果トランジスタの第２極に接続される第１のコンデンサと、
第１端が前記Ｎ型電界効果トランジスタの第２極に接続される第２の抵抗と、
ゲート電極が前記第２の抵抗の第２端に接続され、第１極が前記ＡＶＤＤ入力端に接続され、第２極が前記ドライバチップに接続されるＰ型電界効果トランジスタと、
第１端が前記第２の抵抗の第２端に接続され、第２端が接地され、又は第２端が前記Ｐ型電界効果トランジスタの第２極に接続される第２のコンデンサとを含む、請求項３に記載の制御回路。
前記第１の入力端がＶＤＤＩ入力端であり、前記第２のサブ入力端がＡＶＤＤ入力端であり、前記第３のサブ入力端がＡＶＥＥ入力端であり、前記制御回路は、
第１端が前記ＶＤＤＩ入力端に接続される第３の抵抗と、
ゲート電極が前記第３の抵抗の第２端に接続され、第１極が前記ＡＶＤＤ入力端に接続され、第２極が前記ドライバチップに接続される第１のＮ型電界効果トランジスタと、
第１端が前記第３の抵抗の第２端に接続され、第２端が接地され、又は第２端が前記第１のＮ型電界効果トランジスタの第２極に接続される第３のコンデンサと、
第１端が前記第１のＮ型電界効果トランジスタの第２極に接続される第４の抵抗と、
ゲート電極が前記第４の抵抗の第２端に接続され、第１極が前記ＡＶＥＥ入力端に接続され、第２極が前記ドライバチップに接続される第２のＮ型電界効果トランジスタと、
第１端が前記第４の抵抗の第２端に接続され、第２端が接地され、又は第２端が前記第２のＮ型電界効果トランジスタの第２極に接続される第４のコンデンサとを含む、請求項３に記載の制御回路。
選択回路と、
ゲート電極に前記選択回路を介して前記ＶＤＤＩ入力端が接続され、第１極が前記ＡＶＤＤ入力端に接続され、第２極が前記ドライバチップに接続される第３のＮ型電界効果トランジスタと、
ゲート電極に前記選択回路を介して前記ＶＤＤＩ入力端が接続され、第１極が前記ＡＶＥＥ入力端に接続され、第２極が前記ドライバチップに接続される第４のＮ型電界効果トランジスタと、をさらに含み、
前記選択回路は、前記第３のＮ型電界効果トランジスタと前記第４のＮ型電界効果トランジスタから、第１のターゲット電界効果トランジスタ、第２のターゲット電界効果トランジスタを順次に選択し、且つ前記第１のターゲット電界効果トランジスタ、前記第２のターゲット電界効果トランジスタのソース電極とドレイン電極を順次に遅延して導通させるために用いられる、請求項３に記載の制御回路。
前記ＡＶＥＥ入力端と前記ドライバチップとの経路には、サーミスタが直列に接続されており、及び／又は、
前記ＡＶＤＤ入力端と前記ドライバチップとの経路には、サーミスタが直列に接続されている、請求項３から６のいずれか一項に記載の制御回路。
ドライバチップを含み、液晶ディスプレイドライバモジュールは、さらに請求項１から７のいずれか一項に記載の制御回路を含む、液晶ディスプレイドライバモジュール。
請求項８に記載の液晶ディスプレイドライバモジュールを含む、液晶ディスプレイ装置。