JP2022504428A - 共有のワードラインアンダードライブ制御を有するヘッダレスワードラインドライバ - Google Patents

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Abstract

Figure 2022504428000001
ワードラインドライバ回路は、ワードライン入力信号を受信し、ワードラインドライバ出力信号をワードラインに供給する。ワードラインドライバ回路は、ワードラインドライバ出力信号に結合された第1の通電端子と、第1のノードに結合された第2の通電端子と、を有するトランジスタを含む。トランジスタのゲートは、ワードライン入力信号に結合されており、トランジスタは、ワードラインがアサートされている間、ワードラインから第1のノードへの経路を提供する。プログラム可能なワードラインアンダードライブ回路は、第1のノードと接地ノードとの間に結合されており、ワードライン出力信号の電圧を低減する。複数のワードラインドライバ回路は、第1のノードに結合されており、ワードラインアンダードライブ回路を使用して、各々のワードラインをアンダードライブする。
【選択図】図4

Description

図1は、ワードライン(WL)によって駆動されるゲートを有する2つのパストランジスタ101,103を含む6トランジスタ(6T)のスタティックランダムアクセスメモリ(SRAM)セルを示している。メモリセルは、パストランジスタを介してビットライン105,107に結合された2つの交差結合インバータをさらに含む。密度の目的から多数のメモリセルがビットラインに結合されているため、ビットラインはプリチャージされ、かなりのキャパシタンスを有する。WLドライバ110は、読み出し動作のためにワードライン112をアサートすることにより、かなりの量の電荷をビットラインからメモリセル内に放出させ、例えば、パスゲート103とプルダウントランジスタ109との間に抵抗分割器を実質的に生成する。セル内で発生する電圧スパイクがあまり高くないように、プルダウントランジスタ109は、パスゲート103よりも強固であることが望ましい。すなわち、トランジスタ109の抵抗は、トランジスタ103の抵抗よりも低くなければならず、そうでなければ、読み出し動作のためにパスゲートをオンにすることに起因する電圧スパイクがセルの値を反転させるリスクがある。したがって、読み出し安定性を確保するために、パストランジスタ101,103がプルダウントランジスタ109,111に対して強固とならないことを確保するために、セル読み出し安定性強化技術であるワードラインアンダードライブ(WLUD)が使用されている。
WLUD技術では、Pチャネル電界効果トランジスタ(PFET)のプルアップと、Nチャネル電界効果トランジスタ(NFET)のプルダウンと、の間でのDCの競い合い(DC fight)が用いられている。一部の設計では、アンダードライブの量がNFETとPFETの強度比に依存することを回避するために、NFETの使用が回避される。図2を参照すると、高い面積オーバーヘッドを回避するために、プルアップ/プルダウンのコンテストは、WLドライバ毎に1セットのプルダウンではなく、ヘッダトランジスタ201を使用してWLドライバのセット(WLdrv[N:0])203に供給を行うことで実装されている。ここで、Nは、整数(例えば、7や15等)を表す。ヘッダPFETトランジスタ201は、ドライバ207に供給される供給電圧、したがって、WL(WL[N:0])209の強度に影響を与えるPFETプルダウントランジスタ205と競い合う。PFETプルダウントランジスタ205の各々のゲートに結合された個別のPFET制御ラインprog[2]、prog[1]、prog[0]は、オンにされるPFETプルダウントランジスタの数を制御する。オンにされるプルダウントランジスタ205が多いほど、WL209のアンダードライブが多くなる。
本明細書の実施形態では、ヘッダの使用を回避し、複数のワードラインによって共有されるプログラム可能なプルダウン構造を依然として利用するワードラインドライバ及びWLUD回路を提供する。
一実施形態では、装置は、ワードライン入力信号を受信し、ワードラインドライバ出力信号をワードラインに供給するワードラインドライバ回路を含む。ワードラインドライバ回路は、ワードラインドライバ出力信号に結合された第1の通電端子と、第1のノードに結合された第2の通電端子と、を有するトランジスタを含む。トランジスタのゲートは、ワードライン入力信号に結合されており、トランジスタは、ワードラインがアサートされている間、ワードラインから第1のノードへの経路を提供する。ワードラインアンダードライブ回路は、ワードライン出力信号の電圧を低減するために、第1のノードと接地ノードとの間に結合されている。
別の実施形態では、集積回路は、第1のノードと接地ノードとの間に結合されたワードラインアンダードライブ回路を含む。複数のワードラインドライバ回路は、各々のワードライン入力信号を受信し、ワードラインドライバ出力信号を各々のワードラインに供給する。ワードラインドライバ回路の各々は、1つのワードライン入力信号を受信し、1つのワードラインドライバ出力信号を供給し、ワードラインドライバ回路の各々は、1つのワードラインドライバ出力信号に結合された第1の通電端子と、第1のノードに結合された第2の通電端子と、を有するトランジスタを含み、トランジスタのゲートは、1つのワードライン入力信号に結合されている。
別の実施形態では、方法は、ワードライン入力信号をワードラインドライバ回路に供給することと、ワードラインドライバ出力信号をワードラインドライバ回路からワードラインに供給することと、を含む。トランジスタのゲートには、ワードライン入力信号が供給され、ワードラインがアサート状態の間、トランジスタがオンにされ、ワードラインがデアサート状態の間、トランジスタがオフになる。ワードラインがアサートされている間、ワードラインからトランジスタを介して接地ノードへの経路を提供することによって、ワードラインの電圧が低減され、この経路は、トランジスタと接地ノードとの間に結合されたワードラインアンダードライブ回路を含む。
本発明は、添付の図面を参照することによってより良く理解され、その多数の目的、特徴及び利点が当業者に明らかになる。
異なる図面において同じ符号を使用する場合、類似又は同一の要素を示す。
SRAMメモリセルを示す図である。 ヘッダを使用したWLUD回路の実装を示す図である。 ヘッダレスWLドライバ及びWLUD回路の実装を示す図である。 複数のWLドライバ間で共有されるヘッダレスドライバ及びプログラム可能なWLUD回路の実施形態を示す図である。 ドライバ回路のインバータ構造を示す図である。 ヘッダレスドライバ及び複数のドライバ間で共有されるプログラム可能なWLUD回路を利用するSRAMの実施形態の高レベルブロック図である。
集積回路のRCインピーダンスが悪化するにつれて、SRAMの全ての列にワードライン電圧を分配することがより困難になっている。1つの問題は、CMOSプロセスが縮小し続けるにつれて、FETのソース/ドレイン接触抵抗が上昇し続けることである。FinFETアーキテクチャは、縦型構造が関係するため、この問題を大幅に悪化させる。ヘッダが導入されると、単一の電力供給接点は、実際には、3つの直列接点(すなわち、ヘッダのソースとドレイン、及び、WLドライバのプルアップのソース)となる。接触抵抗が増加したために、わずか数個のゲートにわたる小さなヘッダ構造が、ワードライン電圧のタイミング及び電力供給の問題となっている。面積オーバーヘッドを抑えつつ、きめ細かい、プログラム可能なWLUD電圧を得るには、一般に、ヘッダを有することを要するが、問題なのは、ヘッダを有することによって、WLドライバを介する遅延が大幅に悪化する可能性があることである。
図3は、ヘッダの使用を回避する代替アプローチを示す図である。各WLドライバ302(WLdrv[N:0])は、反転したWL制御信号304(WLX[N:0])のうち何れかを受信する。ここで、Nは、整数(例えば、7や15等)を表し、接尾語「X」は、反転を表す。各ドライバは、インバータ306を含む。説明を容易にするために、複数のドライバ302のうち単一のドライバ(WLdrv[N:0])のみが示されていることに留意されたい。各ドライバ302は、WL信号308(WL[N:0])のうち1つを供給する。N+1ワードライン308の各々は、ワードラインアンダードライブ制御信号(wludenx)312によって制御される、1つのPチャネル電界効果トランジスタ(PFET)プルダウン310Ppd[N:0](ワードライン毎に1つ)を有し、アンダードライブ制御信号がPFETプルダウンをオンにする場合に、WLを接地にプルする。PFETは、本明細書では、PMOSトランジスタとも呼ばれる。説明を容易にするために、PFETプルダウン310(Ppd[N:0])のうち単一のPFETプルダウンのみが示されていることに留意されたい。また、制御信号wludenx312は、複数のワードラインのプルダウンPFET310間で共有されるか、或いは、プルダウンPFET310の各々に個別のwludenx312が供給されることにも留意されたい。WL毎の単一のPFETプルダウンは、ワードライン毎の低い領域を利用するが、きめ細かい、プログラム可能なWLUD電圧を供給することができない。プログラム可能性を提供するには、ワードライン毎のプルダウントランジスタの数を増やす必要があり、その結果、面積が増加し、ワードライン毎の別々のプルダウン回路を個別に制御することが複雑になる。
図4は、ヘッダを回避し、複数のワードライン間で共有されるプログラム可能なプルダウン構造を依然として利用するワードラインドライバ及びWLUDソリューションの実施形態を示す図である。図4の実施形態は、ワードラインの反転値402(WLX[N:0])を受信し、ワードライン値WLX[N:0]を反転して、WL値404(WL[N:0])を生成するWLドライバ401を含む。ここで、Nは、整数(例えば、7や15、又は、ワードラインの別の数)を表す。ワードラインドライバ401の各々は、インバータ403を含む。説明を容易にするために、複数のドライバ401(WLdrv[N:0])のうち単一のドライバのみが示されていることに留意されたい。ワードラインドライバ401の各々は、特定のワードラインドライバWLDrv[i]のインバータ403にも供給される特定のWLX[i]信号によって制御されるゲートを有する単一のトランジスタ405をさらに含む。ここで、「i」は、整数[N:0]のうち1つを表す。トランジスタ405は、ドライバに関連するWLを、アクティブワードラインのプルダウン経路を形成する共有プルダウンPFETネットワーク407に接続する。複数のワードライン間でプルダウンネットワークを共有することにより、複数のワードラインにわたる領域を償却(amortizing)しながら、きめ細かいプログラミングが可能になる。プルダウンネットワーク407内のPFETは、より多くのプログラム可能性を提供するために、異なるサイズとすることができる。3つのトランジスタが図4に示されているが、実施形態は、任意の適切な数のトランジスタを使用して、所望のプログラム可能性を提供する。制御ライン409(prog[2]、prog[1]、prog[0])は、プルダウンネットワークの強度を制御する。3つの制御ライン409が示されているが、利用されるプルダウンネットワークの粒度に応じて、他の数の制御ラインが利用される。図4の実施形態は、プルダウンネットワーク407のトランジスタ405にPFETを利用するが、他の実施形態は、トランジスタ405、プルダウンネットワーク407、又は、その両方にNチャネル電界効果トランジスタ(NFET)を使用することにも留意されたい。
プルダウンネットワーク407とインバータ403内のプルアップトランジスタとの間のDC競合(DC contention)で消費される電力は、図1に示すアプローチよりも低い。図4の実施形態における競い合いは、図5に示す単一のWLドライバプルアップトランジスタ501の間で行われ、このトランジスタは、ヘッダ201に見られるプルアップトランジスタよりも小さいので、電力節約がもたらされる(図2を参照)。ヘッダ201のプルアップトランジスタは、通常、ドライバと比較して特大のサイズであった。リーク電流は、ヘッダを使用することで(SRAMがアイドル状態の場合に直列トランジスタを両方ともオフにすることで)適切に制御でき、図4の実施形態においてヘッダを使用しないと、ヘッダによって提供されるリーク電流の利点が失われるが、ヘッダを使用しない接触抵抗の低減による速度改善により、ドライバ及びプルダウンネットワークにおける高い閾値電圧(Vt)トランジスタの使用が可能になる。典型的なプロセス技術によって、トランジスタ、例えば、低、中、高のVtトランジスタに対して複数のVtレベルが提供される。本明細書で使用される場合、高Vtトランジスタは、特定のプロセス技術において利用可能な最高のVtデバイスである。高Vtトランジスタを使用し、ヘッダを除去すると、リーク電流は、図2に示すヘッダバージョンとほぼ等しくなる(図2に示すドライバ、ヘッダ及びプルダウンネットワーク内の全てのデバイスが中Vtの場合)。いくつかの実施形態は、ドライバインバータ、ワードラインとプルダウンネットワークとの間のトランジスタ、及び、プルダウンネットワークにおいて高Vtトランジスタを使用するが、他の実施形態は、ドライバ及びプルダウンネットワークにおいて中又は低Vtトランジスタを使用するか、混合Vtトランジスタ(例えば、中及び高Vtトランジスタ)を使用して、ドライバ又はプルダウンネットワークに向けて競い合いをバイアスすることに留意されたい。
図4に示すように、WLUD回路407は、N+1ドライバ(WLDrvr[N:0])間で共有され、各ドライバは、N+1ワードライン(WL[N:0])のうち1つを駆動する。数Nは、任意の特定の実施形態において変化し得るが、いくつかの実施形態では、例えば、8又は16のワードラインドライバは、単一のWLUD回路を共有する。
図6は、図4に示すWLドライバ及びWLUD回路を利用するSRAM構造600の高レベルブロック図である。アドレスデコーダ601は、ワードラインドライバ401(0),401(1),401(N)にWLX値WLX0,WLX1,WLXNを供給する。ドライバ401は、ワードラインWL0,WL1,WLNを供給し、これらのワードラインは、これらの行のメモリセル603のパスゲート604に結合されている。ビットライン609,611は、第1のSRAM列のメモリセルに結合されている。ワードラインWL0~WLNは、WLUD回路407を共有する。図6には6Tセルが示されているが、SRAMセルは、他の構成で形成されてもよい。図4及び図6のSRAMドライバとWLUD構造は、SRAMを含む任意の集積回路において利用することができる。
したがって、他のヘッダレスワードラインドライバと共有WLUD回路を使用するヘッダレスワードラインドライバについて説明した。本明細書に記載される本発明の説明は例示であり、以下の特許請求の範囲に記載される本発明の範囲を限定することを意図するものではない。以下の特許請求の範囲において示される発明の範囲から逸脱することなく、本明細書で示された説明に基づいて、本明細書で開示された実施形態の変形及び修正が行われてもよい。

Claims (15)

  1. 装置であって、
    ワードライン入力信号を受信し、ワードラインドライバ出力信号をワードラインに供給するワードラインドライバ回路と、
    ワードラインアンダードライブ回路と、を備え、
    前記ワードラインドライバ回路は、前記ワードラインドライバ出力信号に結合された第1の通電端子と、第1のノードに結合された第2の通電端子と、を有するトランジスタを含み、
    前記トランジスタのゲートは、前記ワードライン入力信号に結合されており、前記トランジスタは、前記ワードラインがアサートされている間、前記ワードラインから前記第1のノードへの経路を提供し、
    前記ワードラインアンダードライブ回路は、前記第1のノードと供給ノードとの間に結合されており、前記ワードライン出力信号の電圧を低減させる、
    装置。
  2. 前記ワードラインアンダードライブ回路は、前記第1のノードと接地ノードとの間に並列に結合された複数のプルダウントランジスタを含む、
    請求項1の装置。
  3. 前記第1のトランジスタ及び前記プルダウントランジスタは、高閾値電圧デバイスである、
    請求項2の装置。
  4. 複数のワードラインを複数のメモリセルに供給する、前記ワードラインドライバ回路を含む複数のワードラインドライバ回路を備え、
    前記複数のワードラインドライバ回路は、前記第1のノードにおいて前記プルダウントランジスタに結合されている、
    請求項2の装置。
  5. 前記ワードラインアンダードライブ回路の前記複数のトランジスタのうち1つ以上のトランジスタは、前記複数のトランジスタのうち少なくとも他のトランジスタとサイズが異なる、
    請求項2の装置。
  6. 前記プルダウントランジスタのゲートにそれぞれ供給される複数の制御信号であって、前記制御信号に従って、オンになるプルダウントランジスタの数を変化させる、複数の制御信号を備える、
    請求項2の装置。
  7. 前記トランジスタはPMOSトランジスタであり、前記プルダウントランジスタはPMOSトランジスタである、
    請求項1~3の何れかの装置。
  8. 前記ワードラインドライバ回路はインバータを含む、
    請求項1~3の何れかの装置。
  9. ワードライン入力信号をワードラインドライバ回路に供給し、ワードラインドライバ出力信号を前記ワードラインドライバ回路からワードラインに供給することと、
    前記ワードラインがアサートされている間、トランジスタがオンになり、前記ワードラインがデアサートされている間、前記トランジスタがオフになる、前記ワードライン入力信号を前記トランジスタのゲートに供給することと、
    前記トランジスタと接地ノードとの間に結合されたワードラインアンダードライブ回路を含む経路を、前記ワードラインがアサートされている間、前記ワードラインから前記トランジスタを介して前記接地ノードまで提供することによって、前記ワードラインの電圧を低減することと、を含む、
    方法。
  10. 前記トランジスタの各々に供給される複数のゲート制御信号に従って、前記ワードラインアンダードライブ回路内の前記トランジスタのうちオンにされるトランジスタの数を変化させることによって、前記ワードラインの前記電圧を調整することを含む、
    請求項9の方法。
  11. 他のドライバ回路の他のトランジスタを介する経路を、他のワードラインから前記接地ノードまでの他のワードラインのために提供することであって、前記経路は、前記ワードラインアンダードライブ回路を含み、これにより、前記他のワードラインがアサートされている間、前記他のワードラインの電圧を低減する、ことを含む、
    請求項9又は10の方法。
  12. 前記第1のトランジスタ及び前記ワードラインアンダードライブ回路のトランジスタは、高閾値電圧デバイスである、
    請求項9又は10の方法。
  13. 前記ワードラインアンダードライブ回路を使用して、第2のワードラインの第2のワードライン電圧を低減することを含む、
    請求項9又は10の方法。
  14. 前記第2のワードライン及び前記ワードラインのうち何れかのみを一度にアサートすることを含む、
    請求項13の方法。
  15. 前記ワードラインドライバ回路が、前記ワードライン入力信号を反転して、前記ワードラインドライバ出力信号を生成することを含む、
    請求項9又は10の方法。
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