JP2022504428A - 共有のワードラインアンダードライブ制御を有するヘッダレスワードラインドライバ - Google Patents

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Abstract

Figure 2022504428000001
ワードラインドライバ回路は、ワードライン入力信号を受信し、ワードラインドライバ出力信号をワードラインに供給する。ワードラインドライバ回路は、ワードラインドライバ出力信号に結合された第１の通電端子と、第１のノードに結合された第２の通電端子と、を有するトランジスタを含む。トランジスタのゲートは、ワードライン入力信号に結合されており、トランジスタは、ワードラインがアサートされている間、ワードラインから第１のノードへの経路を提供する。プログラム可能なワードラインアンダードライブ回路は、第１のノードと接地ノードとの間に結合されており、ワードライン出力信号の電圧を低減する。複数のワードラインドライバ回路は、第１のノードに結合されており、ワードラインアンダードライブ回路を使用して、各々のワードラインをアンダードライブする。
【選択図】図４

Description

図１は、ワードライン（ＷＬ）によって駆動されるゲートを有する２つのパストランジスタ１０１，１０３を含む６トランジスタ（６Ｔ）のスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを示している。メモリセルは、パストランジスタを介してビットライン１０５，１０７に結合された２つの交差結合インバータをさらに含む。密度の目的から多数のメモリセルがビットラインに結合されているため、ビットラインはプリチャージされ、かなりのキャパシタンスを有する。ＷＬドライバ１１０は、読み出し動作のためにワードライン１１２をアサートすることにより、かなりの量の電荷をビットラインからメモリセル内に放出させ、例えば、パスゲート１０３とプルダウントランジスタ１０９との間に抵抗分割器を実質的に生成する。セル内で発生する電圧スパイクがあまり高くないように、プルダウントランジスタ１０９は、パスゲート１０３よりも強固であることが望ましい。すなわち、トランジスタ１０９の抵抗は、トランジスタ１０３の抵抗よりも低くなければならず、そうでなければ、読み出し動作のためにパスゲートをオンにすることに起因する電圧スパイクがセルの値を反転させるリスクがある。したがって、読み出し安定性を確保するために、パストランジスタ１０１，１０３がプルダウントランジスタ１０９，１１１に対して強固とならないことを確保するために、セル読み出し安定性強化技術であるワードラインアンダードライブ（ＷＬＵＤ）が使用されている。
ＷＬＵＤ技術では、Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）のプルアップと、Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）のプルダウンと、の間でのＤＣの競い合い（DC fight）が用いられている。一部の設計では、アンダードライブの量がＮＦＥＴとＰＦＥＴの強度比に依存することを回避するために、ＮＦＥＴの使用が回避される。図２を参照すると、高い面積オーバーヘッドを回避するために、プルアップ／プルダウンのコンテストは、ＷＬドライバ毎に１セットのプルダウンではなく、ヘッダトランジスタ２０１を使用してＷＬドライバのセット（ＷＬｄｒｖ［Ｎ：０］）２０３に供給を行うことで実装されている。ここで、Ｎは、整数（例えば、７や１５等）を表す。ヘッダＰＦＥＴトランジスタ２０１は、ドライバ２０７に供給される供給電圧、したがって、ＷＬ（ＷＬ［Ｎ：０］）２０９の強度に影響を与えるＰＦＥＴプルダウントランジスタ２０５と競い合う。ＰＦＥＴプルダウントランジスタ２０５の各々のゲートに結合された個別のＰＦＥＴ制御ラインｐｒｏｇ［２］、ｐｒｏｇ［１］、ｐｒｏｇ［０］は、オンにされるＰＦＥＴプルダウントランジスタの数を制御する。オンにされるプルダウントランジスタ２０５が多いほど、ＷＬ２０９のアンダードライブが多くなる。
本明細書の実施形態では、ヘッダの使用を回避し、複数のワードラインによって共有されるプログラム可能なプルダウン構造を依然として利用するワードラインドライバ及びＷＬＵＤ回路を提供する。
一実施形態では、装置は、ワードライン入力信号を受信し、ワードラインドライバ出力信号をワードラインに供給するワードラインドライバ回路を含む。ワードラインドライバ回路は、ワードラインドライバ出力信号に結合された第１の通電端子と、第１のノードに結合された第２の通電端子と、を有するトランジスタを含む。トランジスタのゲートは、ワードライン入力信号に結合されており、トランジスタは、ワードラインがアサートされている間、ワードラインから第１のノードへの経路を提供する。ワードラインアンダードライブ回路は、ワードライン出力信号の電圧を低減するために、第１のノードと接地ノードとの間に結合されている。
別の実施形態では、集積回路は、第１のノードと接地ノードとの間に結合されたワードラインアンダードライブ回路を含む。複数のワードラインドライバ回路は、各々のワードライン入力信号を受信し、ワードラインドライバ出力信号を各々のワードラインに供給する。ワードラインドライバ回路の各々は、１つのワードライン入力信号を受信し、１つのワードラインドライバ出力信号を供給し、ワードラインドライバ回路の各々は、１つのワードラインドライバ出力信号に結合された第１の通電端子と、第１のノードに結合された第２の通電端子と、を有するトランジスタを含み、トランジスタのゲートは、１つのワードライン入力信号に結合されている。
別の実施形態では、方法は、ワードライン入力信号をワードラインドライバ回路に供給することと、ワードラインドライバ出力信号をワードラインドライバ回路からワードラインに供給することと、を含む。トランジスタのゲートには、ワードライン入力信号が供給され、ワードラインがアサート状態の間、トランジスタがオンにされ、ワードラインがデアサート状態の間、トランジスタがオフになる。ワードラインがアサートされている間、ワードラインからトランジスタを介して接地ノードへの経路を提供することによって、ワードラインの電圧が低減され、この経路は、トランジスタと接地ノードとの間に結合されたワードラインアンダードライブ回路を含む。
本発明は、添付の図面を参照することによってより良く理解され、その多数の目的、特徴及び利点が当業者に明らかになる。
異なる図面において同じ符号を使用する場合、類似又は同一の要素を示す。
ＳＲＡＭメモリセルを示す図である。 ヘッダを使用したＷＬＵＤ回路の実装を示す図である。 ヘッダレスＷＬドライバ及びＷＬＵＤ回路の実装を示す図である。 複数のＷＬドライバ間で共有されるヘッダレスドライバ及びプログラム可能なＷＬＵＤ回路の実施形態を示す図である。 ドライバ回路のインバータ構造を示す図である。 ヘッダレスドライバ及び複数のドライバ間で共有されるプログラム可能なＷＬＵＤ回路を利用するＳＲＡＭの実施形態の高レベルブロック図である。
集積回路のＲＣインピーダンスが悪化するにつれて、ＳＲＡＭの全ての列にワードライン電圧を分配することがより困難になっている。１つの問題は、ＣＭＯＳプロセスが縮小し続けるにつれて、ＦＥＴのソース／ドレイン接触抵抗が上昇し続けることである。ＦｉｎＦＥＴアーキテクチャは、縦型構造が関係するため、この問題を大幅に悪化させる。ヘッダが導入されると、単一の電力供給接点は、実際には、３つの直列接点（すなわち、ヘッダのソースとドレイン、及び、ＷＬドライバのプルアップのソース）となる。接触抵抗が増加したために、わずか数個のゲートにわたる小さなヘッダ構造が、ワードライン電圧のタイミング及び電力供給の問題となっている。面積オーバーヘッドを抑えつつ、きめ細かい、プログラム可能なＷＬＵＤ電圧を得るには、一般に、ヘッダを有することを要するが、問題なのは、ヘッダを有することによって、ＷＬドライバを介する遅延が大幅に悪化する可能性があることである。
図３は、ヘッダの使用を回避する代替アプローチを示す図である。各ＷＬドライバ３０２（ＷＬｄｒｖ［Ｎ：０］）は、反転したＷＬ制御信号３０４（ＷＬＸ［Ｎ：０］）のうち何れかを受信する。ここで、Ｎは、整数（例えば、７や１５等）を表し、接尾語「Ｘ」は、反転を表す。各ドライバは、インバータ３０６を含む。説明を容易にするために、複数のドライバ３０２のうち単一のドライバ（ＷＬｄｒｖ［Ｎ：０］）のみが示されていることに留意されたい。各ドライバ３０２は、ＷＬ信号３０８（ＷＬ［Ｎ：０］）のうち１つを供給する。Ｎ＋１ワードライン３０８の各々は、ワードラインアンダードライブ制御信号（ｗｌｕｄｅｎｘ）３１２によって制御される、１つのＰチャネル電界効果トランジスタ（ＰＦＥＴ）プルダウン３１０Ｐｐｄ［Ｎ：０］（ワードライン毎に１つ）を有し、アンダードライブ制御信号がＰＦＥＴプルダウンをオンにする場合に、ＷＬを接地にプルする。ＰＦＥＴは、本明細書では、ＰＭＯＳトランジスタとも呼ばれる。説明を容易にするために、ＰＦＥＴプルダウン３１０（Ｐｐｄ［Ｎ：０］）のうち単一のＰＦＥＴプルダウンのみが示されていることに留意されたい。また、制御信号ｗｌｕｄｅｎｘ３１２は、複数のワードラインのプルダウンＰＦＥＴ３１０間で共有されるか、或いは、プルダウンＰＦＥＴ３１０の各々に個別のｗｌｕｄｅｎｘ３１２が供給されることにも留意されたい。ＷＬ毎の単一のＰＦＥＴプルダウンは、ワードライン毎の低い領域を利用するが、きめ細かい、プログラム可能なＷＬＵＤ電圧を供給することができない。プログラム可能性を提供するには、ワードライン毎のプルダウントランジスタの数を増やす必要があり、その結果、面積が増加し、ワードライン毎の別々のプルダウン回路を個別に制御することが複雑になる。
図４は、ヘッダを回避し、複数のワードライン間で共有されるプログラム可能なプルダウン構造を依然として利用するワードラインドライバ及びＷＬＵＤソリューションの実施形態を示す図である。図４の実施形態は、ワードラインの反転値４０２（ＷＬＸ［Ｎ：０］）を受信し、ワードライン値ＷＬＸ［Ｎ：０］を反転して、ＷＬ値４０４（ＷＬ［Ｎ：０］）を生成するＷＬドライバ４０１を含む。ここで、Ｎは、整数（例えば、７や１５、又は、ワードラインの別の数）を表す。ワードラインドライバ４０１の各々は、インバータ４０３を含む。説明を容易にするために、複数のドライバ４０１（ＷＬｄｒｖ［Ｎ：０］）のうち単一のドライバのみが示されていることに留意されたい。ワードラインドライバ４０１の各々は、特定のワードラインドライバＷＬＤｒｖ［ｉ］のインバータ４０３にも供給される特定のＷＬＸ［ｉ］信号によって制御されるゲートを有する単一のトランジスタ４０５をさらに含む。ここで、「ｉ」は、整数［Ｎ：０］のうち１つを表す。トランジスタ４０５は、ドライバに関連するＷＬを、アクティブワードラインのプルダウン経路を形成する共有プルダウンＰＦＥＴネットワーク４０７に接続する。複数のワードライン間でプルダウンネットワークを共有することにより、複数のワードラインにわたる領域を償却（amortizing）しながら、きめ細かいプログラミングが可能になる。プルダウンネットワーク４０７内のＰＦＥＴは、より多くのプログラム可能性を提供するために、異なるサイズとすることができる。３つのトランジスタが図４に示されているが、実施形態は、任意の適切な数のトランジスタを使用して、所望のプログラム可能性を提供する。制御ライン４０９（ｐｒｏｇ［２］、ｐｒｏｇ［１］、ｐｒｏｇ［０］）は、プルダウンネットワークの強度を制御する。３つの制御ライン４０９が示されているが、利用されるプルダウンネットワークの粒度に応じて、他の数の制御ラインが利用される。図４の実施形態は、プルダウンネットワーク４０７のトランジスタ４０５にＰＦＥＴを利用するが、他の実施形態は、トランジスタ４０５、プルダウンネットワーク４０７、又は、その両方にＮチャネル電界効果トランジスタ（ＮＦＥＴ）を使用することにも留意されたい。
プルダウンネットワーク４０７とインバータ４０３内のプルアップトランジスタとの間のＤＣ競合（DC contention）で消費される電力は、図１に示すアプローチよりも低い。図４の実施形態における競い合いは、図５に示す単一のＷＬドライバプルアップトランジスタ５０１の間で行われ、このトランジスタは、ヘッダ２０１に見られるプルアップトランジスタよりも小さいので、電力節約がもたらされる（図２を参照）。ヘッダ２０１のプルアップトランジスタは、通常、ドライバと比較して特大のサイズであった。リーク電流は、ヘッダを使用することで（ＳＲＡＭがアイドル状態の場合に直列トランジスタを両方ともオフにすることで）適切に制御でき、図４の実施形態においてヘッダを使用しないと、ヘッダによって提供されるリーク電流の利点が失われるが、ヘッダを使用しない接触抵抗の低減による速度改善により、ドライバ及びプルダウンネットワークにおける高い閾値電圧（Ｖｔ）トランジスタの使用が可能になる。典型的なプロセス技術によって、トランジスタ、例えば、低、中、高のＶｔトランジスタに対して複数のＶｔレベルが提供される。本明細書で使用される場合、高Ｖｔトランジスタは、特定のプロセス技術において利用可能な最高のＶｔデバイスである。高Ｖｔトランジスタを使用し、ヘッダを除去すると、リーク電流は、図２に示すヘッダバージョンとほぼ等しくなる（図２に示すドライバ、ヘッダ及びプルダウンネットワーク内の全てのデバイスが中Ｖｔの場合）。いくつかの実施形態は、ドライバインバータ、ワードラインとプルダウンネットワークとの間のトランジスタ、及び、プルダウンネットワークにおいて高Ｖｔトランジスタを使用するが、他の実施形態は、ドライバ及びプルダウンネットワークにおいて中又は低Ｖｔトランジスタを使用するか、混合Ｖｔトランジスタ（例えば、中及び高Ｖｔトランジスタ）を使用して、ドライバ又はプルダウンネットワークに向けて競い合いをバイアスすることに留意されたい。
図４に示すように、ＷＬＵＤ回路４０７は、Ｎ＋１ドライバ（ＷＬＤｒｖｒ［Ｎ：０］）間で共有され、各ドライバは、Ｎ＋１ワードライン（ＷＬ［Ｎ：０］）のうち１つを駆動する。数Ｎは、任意の特定の実施形態において変化し得るが、いくつかの実施形態では、例えば、８又は１６のワードラインドライバは、単一のＷＬＵＤ回路を共有する。
図６は、図４に示すＷＬドライバ及びＷＬＵＤ回路を利用するＳＲＡＭ構造６００の高レベルブロック図である。アドレスデコーダ６０１は、ワードラインドライバ４０１（０），４０１（１），４０１（Ｎ）にＷＬＸ値ＷＬＸ０，ＷＬＸ１，ＷＬＸＮを供給する。ドライバ４０１は、ワードラインＷＬ０，ＷＬ１，ＷＬＮを供給し、これらのワードラインは、これらの行のメモリセル６０３のパスゲート６０４に結合されている。ビットライン６０９，６１１は、第１のＳＲＡＭ列のメモリセルに結合されている。ワードラインＷＬ０～ＷＬＮは、ＷＬＵＤ回路４０７を共有する。図６には６Ｔセルが示されているが、ＳＲＡＭセルは、他の構成で形成されてもよい。図４及び図６のＳＲＡＭドライバとＷＬＵＤ構造は、ＳＲＡＭを含む任意の集積回路において利用することができる。
したがって、他のヘッダレスワードラインドライバと共有ＷＬＵＤ回路を使用するヘッダレスワードラインドライバについて説明した。本明細書に記載される本発明の説明は例示であり、以下の特許請求の範囲に記載される本発明の範囲を限定することを意図するものではない。以下の特許請求の範囲において示される発明の範囲から逸脱することなく、本明細書で示された説明に基づいて、本明細書で開示された実施形態の変形及び修正が行われてもよい。

Claims (15)

  1. 装置であって、
    ワードライン入力信号を受信し、ワードラインドライバ出力信号をワードラインに供給するワードラインドライバ回路と、
    ワードラインアンダードライブ回路と、を備え、
    前記ワードラインドライバ回路は、前記ワードラインドライバ出力信号に結合された第１の通電端子と、第１のノードに結合された第２の通電端子と、を有するトランジスタを含み、
    前記トランジスタのゲートは、前記ワードライン入力信号に結合されており、前記トランジスタは、前記ワードラインがアサートされている間、前記ワードラインから前記第１のノードへの経路を提供し、
    前記ワードラインアンダードライブ回路は、前記第１のノードと供給ノードとの間に結合されており、前記ワードライン出力信号の電圧を低減させる、
    装置。
  2. 前記ワードラインアンダードライブ回路は、前記第１のノードと接地ノードとの間に並列に結合された複数のプルダウントランジスタを含む、
    請求項１の装置。
  3. 前記第１のトランジスタ及び前記プルダウントランジスタは、高閾値電圧デバイスである、
    請求項２の装置。
  4. 複数のワードラインを複数のメモリセルに供給する、前記ワードラインドライバ回路を含む複数のワードラインドライバ回路を備え、
    前記複数のワードラインドライバ回路は、前記第１のノードにおいて前記プルダウントランジスタに結合されている、
    請求項２の装置。
  5. 前記ワードラインアンダードライブ回路の前記複数のトランジスタのうち１つ以上のトランジスタは、前記複数のトランジスタのうち少なくとも他のトランジスタとサイズが異なる、
    請求項２の装置。
  6. 前記プルダウントランジスタのゲートにそれぞれ供給される複数の制御信号であって、前記制御信号に従って、オンになるプルダウントランジスタの数を変化させる、複数の制御信号を備える、
    請求項２の装置。
  7. 前記トランジスタはＰＭＯＳトランジスタであり、前記プルダウントランジスタはＰＭＯＳトランジスタである、
    請求項１～３の何れかの装置。
  8. 前記ワードラインドライバ回路はインバータを含む、
    請求項１～３の何れかの装置。
  9. ワードライン入力信号をワードラインドライバ回路に供給し、ワードラインドライバ出力信号を前記ワードラインドライバ回路からワードラインに供給することと、
    前記ワードラインがアサートされている間、トランジスタがオンになり、前記ワードラインがデアサートされている間、前記トランジスタがオフになる、前記ワードライン入力信号を前記トランジスタのゲートに供給することと、
    前記トランジスタと接地ノードとの間に結合されたワードラインアンダードライブ回路を含む経路を、前記ワードラインがアサートされている間、前記ワードラインから前記トランジスタを介して前記接地ノードまで提供することによって、前記ワードラインの電圧を低減することと、を含む、
    方法。
  10. 前記トランジスタの各々に供給される複数のゲート制御信号に従って、前記ワードラインアンダードライブ回路内の前記トランジスタのうちオンにされるトランジスタの数を変化させることによって、前記ワードラインの前記電圧を調整することを含む、
    請求項９の方法。
  11. 他のドライバ回路の他のトランジスタを介する経路を、他のワードラインから前記接地ノードまでの他のワードラインのために提供することであって、前記経路は、前記ワードラインアンダードライブ回路を含み、これにより、前記他のワードラインがアサートされている間、前記他のワードラインの電圧を低減する、ことを含む、
    請求項９又は１０の方法。
  12. 前記第１のトランジスタ及び前記ワードラインアンダードライブ回路のトランジスタは、高閾値電圧デバイスである、
    請求項９又は１０の方法。
  13. 前記ワードラインアンダードライブ回路を使用して、第２のワードラインの第２のワードライン電圧を低減することを含む、
    請求項９又は１０の方法。
  14. 前記第２のワードライン及び前記ワードラインのうち何れかのみを一度にアサートすることを含む、
    請求項１３の方法。
  15. 前記ワードラインドライバ回路が、前記ワードライン入力信号を反転して、前記ワードラインドライバ出力信号を生成することを含む、
    請求項９又は１０の方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11715514B2 (en) 2021-05-06 2023-08-01 Advanced Micro Devices, Inc. Latch bit cells
US11804262B2 (en) * 2021-06-17 2023-10-31 Nvidia Corp. Area efficient memory cell read disturb mitigation
US12009025B2 (en) 2021-06-25 2024-06-11 Advanced Micro Devices, Inc. Weak precharge before write dual-rail SRAM write optimization
US12087356B2 (en) 2021-07-09 2024-09-10 Stmicroelectronics International N.V. Serial word line actuation with linked source voltage supply modulation for an in-memory compute operation where simultaneous access is made to plural rows of a static random access memory (SRAM)
US11984151B2 (en) 2021-07-09 2024-05-14 Stmicroelectronics International N.V. Adaptive bit line overdrive control for an in-memory compute operation where simultaneous access is made to plural rows of a static random access memory (SRAM)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001508222A (ja) * 1997-01-06 2001-06-19 マイクロン テクノロジー，インコーポレイテッド 調整可能出力ドライバ回路
JP2008262637A (ja) * 2007-04-12 2008-10-30 Matsushita Electric Ind Co Ltd 半導体集積回路
US20120033522A1 (en) * 2010-08-09 2012-02-09 National Chiao Tung University Variation-tolerant word-line under-drive scheme for random access memory
JP2012195033A (ja) * 2011-03-16 2012-10-11 Ricoh Co Ltd 半導体記憶装置
US20130155793A1 (en) * 2011-12-19 2013-06-20 Ati Technologies Ulc Memory access control system and method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6618279B2 (en) * 2001-08-06 2003-09-09 International Business Machines Corporation Method and apparatus for adjusting control circuit pull-up margin for content addressable memory (CAM)
JP5100035B2 (ja) * 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8164964B2 (en) * 2009-09-16 2012-04-24 Arm Limited Boosting voltage levels applied to an access control line when accessing storage cells in a memory
US9064550B2 (en) * 2011-10-24 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for word line suppression
US9257199B2 (en) 2013-07-24 2016-02-09 Advanced Micro Devices, Inc. Canary circuit with passgate transistor variation
US9202538B2 (en) * 2013-12-05 2015-12-01 Infineon Technologies Ag Wordline activation
EP2988305B8 (en) 2014-08-18 2020-03-11 Synopsys, Inc. Memory device using a two phas write scheme to improve low voltage write ability
JP2016062625A (ja) * 2014-09-17 2016-04-25 マイクロン テクノロジー， インク． 半導体装置
TWI588827B (zh) * 2015-02-06 2017-06-21 円星科技股份有限公司 隨機存取記憶體與記憶體存取方法
US9940997B2 (en) * 2016-05-02 2018-04-10 Stmicroelectronics International N.V. Method and apparatus for enhancing read stability of a static random access memory circuit in low voltage operation
US9997236B1 (en) 2016-12-12 2018-06-12 Stmicroelectronics International N.V. Read assist circuit with process, voltage and temperature tracking for a static random access memory (SRAM)

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001508222A (ja) * 1997-01-06 2001-06-19 マイクロン テクノロジー，インコーポレイテッド 調整可能出力ドライバ回路
JP2008262637A (ja) * 2007-04-12 2008-10-30 Matsushita Electric Ind Co Ltd 半導体集積回路
US20120033522A1 (en) * 2010-08-09 2012-02-09 National Chiao Tung University Variation-tolerant word-line under-drive scheme for random access memory
JP2012195033A (ja) * 2011-03-16 2012-10-11 Ricoh Co Ltd 半導体記憶装置
US20130155793A1 (en) * 2011-12-19 2013-06-20 Ati Technologies Ulc Memory access control system and method

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