CN112997252A - 具有共享字线驱动抑制控制的无头部字线驱动器 - Google Patents

具有共享字线驱动抑制控制的无头部字线驱动器 Download PDF

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Abstract

一种字线驱动器电路接收字线输入信号并且向字线供应字线驱动器输出信号。所述字线驱动器电路包括晶体管，所述晶体管具有耦接到所述字线驱动器输出信号的第一载流端子和耦接到第一节点的第二载流端子。所述晶体管的栅极耦接到所述字线输入信号，并且在所述字线被断言时，所述晶体管提供从所述字线到所述第一节点的路径。可编程字线驱动抑制电路耦接在所述第一节点与接地节点之间以减小所述字线输出信号上的电压。多个字线驱动器电路耦接到所述第一节点并且使用所述字线驱动抑制电路来对所述多个字线驱动器电路的相应字线进行驱动抑制。

Description

具有共享字线驱动抑制控制的无头部字线驱动器
背景技术
图1示出六晶体管(6T)静态随机存取存储器(SRAM)单元，其包括具有由字线(WL)驱动的栅极的两个传输晶体管101和103。存储器单元还包括通过传输晶体管耦接到位线105和107的两个交叉耦接反相器。位线被预充电并且具有显著电容，因为出于密度目的，大量存储器单元耦接到位线。WL驱动器110断言字线112用于读操作致使大量电荷从位线倾卸到存储器单元中，从而在例如传输栅极103与下拉晶体管109之间形成实质上电阻分压器。期望下拉晶体管109比传输栅极103强，使得发生在单元中的电压尖峰不会很高。也就是说，晶体管109的电阻应低于晶体管103的电阻。否则，存在因读操作接通传输栅极而引起的电压尖峰将翻转单元的值的风险。因此，为了确保读稳定性，已经使用单元读稳定性增强技术字线驱动抑制(WLUD)来确保传输晶体管101和103相对于下拉晶体管109和111不强。
WLUD技术已经在P沟道场效应晶体管(PFET)上拉与N沟道场效应晶体管(NFET)下拉之间使用DC竞争。一些设计避免使用NFET，以避免驱动抑制量依赖于NFET与PFET强度比。参考图2，为了避免高面积开销，已经使用供应一组WL驱动器(WLdrv[N:0])203的头部晶体管201而不是每个WL驱动器一组下拉来实现上拉/下拉竞争，其中N表示整数，例如，7或15。头部PFET晶体管201与PFET下拉晶体管205竞争，从而影响供应到驱动器207的供应电压并因此影响WL(WL[N:0])209的强度。耦接到PFET下拉晶体管205的相应栅极的单独PFET控制线prog[2]、prog[1]、prog[0]控制PFET下拉晶体管中多少被接通。接通的下拉晶体管205越多，针对WL 209进行的驱动抑制就越多。
发明内容
本文实施方案提供一种避免使用头部但仍利用由多条字线共享的可编程下拉结构的字线驱动器和WLUD电路。
在一个实施方案中，一种设备包括接收字线输入信号并且将字线驱动器输出信号供应到字线的字线驱动器电路。所述字线驱动器电路包括晶体管，所述晶体管具有耦接到所述字线驱动器输出信号的第一载流端子和耦接到第一节点的第二载流端子。所述晶体管的栅极耦接到所述字线输入信号，并且在所述字线被断言时，所述晶体管提供从所述字线到所述第一节点的路径。字线驱动抑制电路耦接在所述第一节点与接地节点之间，以减小所述字线输出信号上的电压。
在另一实施方案中，集成电路包括耦接在第一节点与接地节点之间的字线驱动抑制电路。多个字线驱动器电路接收相应字线输入信号并且将字线驱动器输出信号供应到相应字线。所述字线驱动器电路中的每一个接收所述字线输入信号中的一个并且供应所述字线驱动器输出信号中的一个，并且所述字线驱动器电路中的每一个包括晶体管，所述晶体管耦接到所述字线驱动器输出信号中的所述一个的第一载流端子和耦接到所述第一节点的第二载流端子，并且其中所述晶体管的栅极耦接到所述字线输入信号中的所述一个。
在另一实施方案中，一种方法包括：向字线驱动器电路供应字线输入信号并且将字线驱动器输出信号从所述字线驱动器电路供应到字线。向晶体管的栅极供应所述字线输入信号，所述晶体管在所述字线处于断言状态时接通并且所述晶体管在所述字线处于去断言状态时关断。通过在所述字线被断言时提供从所述字线穿过所述晶体管到接地节点的路径来减小所述字线上的电压，所述路径包括耦接在所述晶体管与所述接地节点之间的字线驱动抑制电路。
附图说明
通过参考附图，可更好地理解本发明，并且本发明的众多目标、特征和优点对于本领域技术人员变得显而易见。
图1示出SRAM存储器单元。
图2示出使用头部的WLUD电路的实现方式。
图3示出无头部WL驱动器和WLUD电路的实现方式。
图4示出跨多个WL驱动器共享的无头部驱动器和可编程WLUD电路的实施方案。
图5示出驱动器电路的反相器结构。
图6示出利用跨多个驱动器共享的无头部驱动器和可编程WLUD电路的SRAM的实施方案的高级框图。
在不同附图中使用相同附图标号来指示类似或相同项。
具体实施方式
随着集成电路上的RC阻抗变差，跨SRAM的所有列分配字线电压变得越来越困难。一个问题在于，随着CMOS工艺的不断规模化，FET的源极/漏极接触电阻不断增加。由于涉及垂直几何结构，FinFET体系结构使所述问题显著恶化。当引入头部时，单个送电触点实际上变成三个串联触点，即头部的源极和漏极以及WL驱动器上拉的源极。由于接触电阻增大，因此仅几个栅极上的小型头部结构成为字线电压的时序和功率递送问题。问题在于，使精细晶粒可编程WLUD电压具有低面积开销通常需要具有头部，但具有头部可使通过WL驱动器的延迟显著恶化。
图3示出避免使用头部的替代方法。WL驱动器302(WLdrv[N:0])中的每一个接收反相WL控制信号304(WLX[N:0])中的一个，其中N表示整数(例如，7或15)，并且其中后缀“X”表示反相。驱动器中的每一个包括反相器306。注意，为了便于说明，示出驱动器302(WLdrv[N:0])中的仅单个驱动器。驱动器302中的每一个供应WL信号308(WL[N:0])中的一个。N+1条字线308各自具有由字线驱动抑制控制信号(wludenx)312控制的P沟道场效应晶体管(PFET)下拉310Ppd[N：0](每条字线一个)中的一个，以在驱动抑制控制信号接通PFET下拉时将WL拉向接地。PFET在本文中也称为PMOS晶体管。注意，为了便于说明，示出PFET下拉310(Ppd[N:0])中的仅单个PFET下拉。还注意，控制信号wludenx 312在多条字线的下拉PFET 310之间共享，或替代地，针对下拉PFET 310中的每一个提供单独wludenx 312。单个PFET下拉/WL利用低面积/字线，但无法提供精细晶粒可编程WLUD电压。为了提供可编程性，每条字线上的下拉晶体管数目必须增加，从而导致每条字线独立地控制单独下拉电路的面积和复杂性增加。
图4示出避免头部并且仍然利用在多条字线之间共享的可编程下拉结构的字线驱动器和WLUD解决方案的实施方案。图4的实施方案包括WL驱动器401，所述WL驱动器401接收字线的反相值402(WLX[N:0])并且使字线值WLX[N:0]反相以生成WL值404(WL[N:0])，其中N是整数(例如，7或15)或表示另一字线数量。字线驱动器401中的每一个包括反相器403。注意，为了便于说明，示出驱动器401(WLdrv[N:0])中的仅单个驱动器。字线驱动器401中的每一个还包括具有栅极的单个晶体管405，所述栅极由也供应到特定字线驱动器WLdrv[i]的反相器403的特定WLX[i]信号控制，其中“i”表示整数[N:0]中的一个。晶体管405将与驱动器相关联的WL连接到共享下拉PFET网络407，从而形成有效字线的下拉路径。在多条字线之间共享下拉网络允许精细晶粒可编程性，同时跨多条字线分摊面积。下拉网络407中的PFET可具有不同大小以提供更多可编程性。虽然在图4中示出三个晶体管，但实施方案使用任何合适数量的晶体管来提供期望可编程性。控制线409(prog[2]、prog[1]、prog[0])控制下拉网络的强度。虽然示出三条控制线409，但可根据所利用下拉网络的粒度利用其他数量的控制线。注意，虽然图4的实施方案针对下拉网络407的晶体管405利用PFET，但其他实施方案针对晶体管405、下拉网络407或两者使用N沟道场效应晶体管(NFET)。
与图1所示的方法相比，反相器403中的下拉网络407与上拉晶体管之间的DC争用中消耗的功率更低。之所以节省功率是因为图4的实施方案中的竞争是在图5所示的单个WL驱动器上拉晶体管501之间，所述晶体管小于头部201(参见图2)中的上拉晶体管。与驱动器相比，头部201中的上拉晶体管将通常过大。泄漏电流可通过使用头部(通过在SRAM空闲时使串联晶体管都关断)而得到良好控制，并且不使用图4的实施方案中的头部会失去由头部提供的泄漏电流优势但源自没有头部的接触电阻减小的速度增大允许在驱动器和下拉网络中使用高阈值电压(Vt)晶体管。典型工艺技术为晶体管提供多个Vt电平，例如，低、中和高Vt晶体管。如本文所用，高Vt晶体管是可用于特定工艺技术的最高Vt装置。使用高Vt晶体管并去掉头部导致泄漏电流约等于图2所示的头部版本(图2所示的驱动器、头部和下拉网络中的所有装置都是中Vt装置的情况)。注意，虽然一些实施方案在驱动器反相器中使用高Vt晶体管，所述晶体管在字线与下拉网络之间以及在下拉网络中，但其他实施方案在驱动器和下拉网络中使用中或低Vt晶体管，或者使用混合Vt晶体管，例如，中和高Vt晶体管，以将竞争偏向驱动器或下拉网络。
如图4所示，WLUD电路407在N+1个驱动器(WLdrvr[N:0])之间共享，其中每个驱动器驱动N+1条字线(WL[N:0])中的一条。虽然数量N可在任何特定实现方式中变化，但在一些实施方案中，例如，八个或十六个字线驱动器共享单个WLUD电路。
图6示出利用图4所示的WL驱动器和WLUD电路的SRAM结构600的高级框图。地址解码器601向字线驱动器401(0)、401(1)、401(N)供应WLX值WLX0、WLX1和WLXN。驱动器401供应字线WL0、WL1、WLN，所述字线进而按列耦接到存储器单元603的传输栅极604。位线609和611耦接到第一SRAM列的存储器单元。字线WL0至WLN共享WLUD电路407。虽然在图6中示出6T单元，但SRAM单元可以其他配置形成。图4和图6的SRAM驱动器和WLUD可用于包括SRAM的任何集成电路中。
因此，描述了与其他无头部字线驱动器使用共享WLUD电路的无头部字线驱动器。本文所阐述的本发明的描述是说明性的，并且不意图限制如以下权利要求中阐述的本发明的范围。在不脱离如以下权利要求中阐述的本发明的范围的情况下，可基于本文所阐述的描述来对本文所公开的实施方案作出变化和修改。

Claims (15)

1.一种设备，其包括：
字线驱动器电路，所述字线驱动器电路接收字线输入信号并且向字线供应字线驱动器输出信号；
所述字线驱动器电路还包括晶体管，所述晶体管具有耦接到所述字线驱动器输出信号的第一载流端子和耦接到第一节点的第二载流端子；并且
其中所述晶体管的栅极耦接到所述字线输入信号，并且其中在所述字线被断言时，所述晶体管提供从所述字线到所述第一节点的路径；以及
字线驱动抑制电路，所述字线驱动抑制电路耦接在所述第一节点与供应节点之间，以减小所述字线输出信号的电压。
2.如权利要求1所述的设备，其中所述字线驱动抑制电路包括多个下拉晶体管，所述多个下拉晶体管并联耦接在所述第一节点与接地节点之间。
3.如权利要求2所述的设备，其中所述第一晶体管和所述下拉晶体管是高阈值电压装置。
4.如权利要求2所述的设备，其还包括多个字线驱动器电路，所述多个字线驱动器电路包括向多个存储器单元供应相应多条字线的字线驱动器电路，所述多个字线驱动器电路在所述第一节点处耦接到所述下拉晶体管。
5.如权利要求2所述的集成电路，其中所述字线驱动抑制电路的所述多个晶体管中的一者或多者在大小上不同于所述多个晶体管中的至少另一者。
6.如权利要求2所述的设备，其还包括多个控制信号，所述多个控制信号分别被供应到所述下拉晶体管的栅极以改变根据所述控制信号接通的下拉晶体管的数量。
7.如权利要求1至3中任一项所述的设备，其中所述晶体管是PMOS晶体管并且其中所述下拉晶体管是PMOS晶体管。
8.如权利要求1至3中任一项所述的设备，其中所述字线驱动器包括反相器。
9.一种方法，其包括：
向字线驱动器电路供应字线输入信号并且将字线驱动器输出信号从所述字线驱动器电路供应到字线；
向晶体管的栅极供应所述字线输入信号，所述晶体管在所述字线被断言时接通并且所述晶体管在所述字线被去断言时关断；以及
通过在所述字线被断言时提供从所述字线穿过所述晶体管到接地节点的路径来减小所述字线的电压，所述路径包括耦接在所述晶体管与所述接地节点之间的字线驱动抑制电路。
10.如权利要求9所述的方法，其还包括：改变所述字线驱动抑制电路中根据供应到所述晶体管中的相应者的多个栅极控制信号接通来调整所述字线的所述电压的晶体管的数量。
11.如权利要求9或10所述的方法，其还包括：
提供通过另一字线的另一驱动器电路的另一晶体管的从所述另一字线到所述接地节点的路径，所述路径包括所述字线驱动抑制电路，以由此在所述另一字线被断言时减小所述另一字线的电压。
12.如权利要求9或10所述的方法，其中所述第一晶体管和所述字线驱动抑制电路的晶体管是高阈值电压装置。
13.如权利要求9或10所述的方法，其还包括：使用所述字线驱动抑制电路来减小第二字线的第二字线电压。
14.如权利要求13所述的方法，其还包括：一次断言所述第二字线和所述字线中的仅一者。
15.如权利要求9或10所述的方法，其还包括：所述字线驱动器电路使所述字线输入信号反相以生成所述字线驱动器输出信号。
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