TWI774284B - 記憶體裝置以及操作其的方法及設備 - Google Patents

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TWI774284B
TWI774284B TW110110367A TW110110367A TWI774284B TW I774284 B TWI774284 B TW I774284B TW 110110367 A TW110110367 A TW 110110367A TW 110110367 A TW110110367 A TW 110110367A TW I774284 B TWI774284 B TW I774284B
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林建呈
詹偉閔
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Abstract

一種操作記憶體裝置的方法。接收時脈訊號。時脈訊號的每一時脈循環啟動記憶體裝置中的寫入操作或讀取操作。接著確定電力短眠週期。將電力短眠週期與時脈循環週期進行比較，以確定電力短眠週期小於時脈訊號的時脈循環週期。因應於確定電力短眠週期小於時脈循環週期而產生標頭控制訊號。標頭控制訊號將記憶體裝置的組件的標頭斷開。

Description

記憶體裝置以及操作其的方法及設備
本發明的實施例是有關於記憶體裝置，且特別是有關於一種記憶體裝置以及操作其的方法及設備。
記憶體裝置(例如隨機存取記憶體(random access memory，RAM))通常用於資料的暫時儲存。存在幾種類型的RAM，包括動態隨機存取記憶體(dynamic random access memory，DRAM)及靜態隨機存取記憶體(static random access memory，SRAM)。將積體電路(integrated circuit，IC)技術按比例縮放至奈米區已使該些記憶體裝置的功率耗散(power dissipation)增大。增大的功率耗散會導致幾種問題，包括電池壽命縮短、封裝成本昂貴及冷卻解決方案，且亦可造成晶片故障。
本發明實施例提供一種操作記憶體裝置的方法，包括：接收時脈訊號，其中所述時脈訊號的每一時脈循環啟動所述記憶 體裝置中的寫入操作或讀取操作；確定電力短眠週期；確定所述電力短眠週期小於所述時脈訊號的時脈循環週期；以及因應於確定所述電力短眠週期小於所述時脈循環週期而產生標頭控制訊號，其中所述標頭控制訊號將所述記憶體裝置的組件的標頭斷開。
本發明實施例提供一種操作記憶體裝置的設備，包括：儲存裝置；以及處理單元，連接至所述儲存裝置，其中所述處理單元能夠運作以：確定複製位元線的預充電與所述複製位元線上的剩餘電荷降低至預定位準以下的時間之間的時間週期；確定所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至所述預定位準以下的時間之間的所述時間週期小於時脈訊號的時脈循環週期，其中所述時脈訊號的每一時脈循環啟動所述記憶體裝置的胞元陣列中的寫入操作或讀取操作；以及因應於確定所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至所述預定位準以下的時間之間的所述時間週期小於所述時脈循環週期，切斷所述記憶體裝置的組件的標頭。
本發明實施例提供一種記憶體裝置，包括：胞元陣列，包括多個位元胞元；字元線驅動器，連接至所述胞元陣列，其中所述字元線驅動器能夠運作以因應於用於讀取操作或寫入操作的時脈訊號而選擇所述胞元陣列的字元線並將所選擇的所述字元線充電至預定電壓；輸入/輸出電路，連接至所述胞元陣列，所述輸入/輸出電路能夠運作以自所述胞元陣列讀取資料以及將資料寫入至所述胞元陣列中；以及電力控制電路，連接至所述胞元陣列、 所述字元線驅動器、及所述輸入/輸出電路中的每一者，其中所述電力控制電路能夠運作以選擇性地將以下中的至少一者的標頭斷開：所述胞元陣列、所述字元線驅動器、及所述輸入/輸出電路。
100:記憶體裝置
102:字元線驅動器電路
102a:字元線驅動器標頭/標頭
104:胞元陣列
104a:標頭/胞元陣列標頭
106:輸入/輸出(I/O)電路
106a:I/O標頭/標頭
108:時序控制單元
110:電力控制電路
200、250、400、450、800、850、900、1100、1400、1450、1500、1700、1900、1950、2000:曲線圖
202:時脈訊號/CLK
204:標頭控制訊號
206、252、402、452、802、852、902、1102、1402、1452、1502、1702、1902、1952、2002:第一曲線
208、254、404、454、804、854、904、1104、1404、1454、1504、1704、1904、1954、2004:第二曲線
302:行
302a1、302a2、302an:第一多個胞元
304:預充電電路
306:電壓偵測器
306a:第一電壓偵測器
306b:第二電壓偵測器
308、604、1308:非或邏輯電路
308a、1818a:第一非或邏輯電路
308b、1818b:第二非或邏輯電路
310、606、1310:電力控制電晶體
310a:第一電力控制電晶體
310b:第二電力控制電晶體
312:非邏輯電路
314:PRE訊號
316:IO_header訊號
316a:IO_header_1訊號
316b:IO_header_2訊號
318:VDD_IO訊號
318a:第一VDD_IO訊號
318b:第二VDD_IO訊號
320:或邏輯電路
322:預充電第一電晶體
324:預充電第二電晶體
406、456、806、856、906、1106、1406、1456、1506、1706、1906、1956、2006:第三曲線
408、458、808、858、908、1108、1408、1458、1508、1708、1908、1958、2008:第四曲線
410、460、860、910、1110、1460、1510、1710、1960、2010: 第五曲線
412、462、912、1512、2012:第六曲線
420:預定電壓位準
420a:第一預定電壓位準
420b:第二預定電壓位準
464、914、1514、2014:第七曲線
502:複製行
504a1、504a2、504an:胞元
506:組件群組
506a:第一組件子群組/I/O<1>
506b:第二組件子群組/I/O<2>
602:WL_header訊號
608:VDD_WL訊號
700、720、740、760:圖
702:第一反相器
702a:第一反相器第一電晶體
702b:第一反相器第二電晶體
704:第二反相器
704a:第二反相器第一電晶體
704b:第二反相器第二電晶體
706:第一存取電晶體
708:第二存取電晶體
916、1516、2016:第八曲線
1002a:第一組件群組
1002n:第n組件群組
1202:複製VDD_IO
1204a1、1304a1:第一複製VDD電晶體
1204a2:第二複製VDD電晶體
1206:VDD IO電晶體/VDD電晶體
1302:複製VDD_WL
1306:VDD WL電晶體
1802:複製胞元行/胞元的複製行
1804a1:第一複製胞元
1804a2:第二複製胞元
1804an:第n複製胞元
1806:複製VDD_cell
1808:switch_VDD_cell訊號
1810:VDD_cell
1812:第一翻轉電晶體
1814:第二翻轉電晶體
1816:第一胞元電晶體/第一電晶體
1820a:第一功率電晶體
1820b:第二功率電晶體
2100:方法
2110、2120、2130、2140:方塊
BL:位元線/複製位元線
BLB:互補位元線/複製互補位元線
BLPREB:訊號
Q:節點
QB:節點
T1:時脈循環週期/循環週期
T2:時脈循環週期/循環週期
T_nap:電力短眠週期
T_nap 1:第一電力短眠週期
T_nap 2:第二電力短眠週期
VDD:電源電壓
VSS:地
WL:字元線
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是示出根據一些實施例的示例性記憶體裝置的方塊圖。
圖2A是示出根據一些實施例的第一頻率的時脈訊號及對應的標頭控制訊號(header control signal)的曲線圖。
圖2B是示出根據一些實施例的第二頻率的時脈訊號及對應的標頭控制訊號的曲線圖。
圖3是示出根據一些實施例的具有處於短眠(nap)模式的示例性標頭電力控制機構(header power control mechanism)的記憶體裝置的圖。
圖4A是示出根據一些實施例的第一頻率的時脈訊號及與第一頻率的時脈訊號對應的圖3所示記憶體裝置的其他訊號的曲線圖。
圖4B是示出根據一些實施例的第二頻率的時脈訊號及與第二頻率的時脈訊號對應的圖3所示記憶體裝置的其他訊號的曲線 圖。
圖5是示出根據一些實施例的具有處於短眠模式的另一示例性標頭電力控制機構的記憶體裝置的圖。
圖6是示出根據一些實施例的具有處於短眠模式的又一示例性標頭電力控制機構的記憶體裝置的圖。
圖7A是根據本揭露的一些實施例的第一類型的0-胞元的圖。
圖7B是根據本揭露的一些實施例的第一類型的1-胞元的圖。
圖7C是根據本揭露的一些實施例的第二類型的0-胞元的圖。
圖7D是根據本揭露的一些實施例的第二類型的1-胞元的圖。
圖8A是示出根據一些實施例的第一頻率的時脈訊號及與第一頻率的時脈訊號對應的圖5及圖6所示記憶體裝置的其他訊號的曲線圖。
圖8B是示出根據一些實施例的第二頻率的時脈訊號及與第二頻率的時脈訊號對應的圖5及圖6所示記憶體裝置的其他訊號的曲線圖。
圖9是示出根據一些實施例的時脈訊號及與不同數目的0-胞元對應的圖5及圖6所示記憶體裝置的其他訊號的曲線圖。
圖10是示出根據一些實施例的具有處於短眠模式的又一示例性標頭電力控制機構的記憶體裝置的圖。
圖11是示出根據一些實施例的時脈訊號及與時脈訊號對應的圖10所示記憶體裝置的其他訊號的曲線圖。
圖12是示出根據一些實施例的具有處於短眠模式的又一示 例性標頭電力控制機構的記憶體裝置的圖。
圖13是示出根據一些實施例的具有處於短眠模式的又一示例性標頭電力控制機構的記憶體裝置的圖。
圖14A是示出根據一些實施例的第一頻率的時脈訊號及與第一頻率的時脈訊號對應的圖12及圖13所示記憶體裝置的其他訊號的曲線圖。
圖14B是示出根據一些實施例的第二頻率的時脈訊號及與第二頻率的時脈訊號對應的圖12及圖13所示記憶體裝置的其他訊號的曲線圖。
圖15是示出根據一些實施例的時脈訊號及與不同數目的複製VDD電晶體對應的圖12及圖13所示記憶體裝置的其他訊號的曲線圖。
圖16是示出根據一些實施例的具有處於短眠模式的又一示例性標頭電力控制機構的記憶體裝置的圖。
圖17是示出根據一些實施例的時脈訊號及與時脈訊號對應的圖16所示記憶體裝置的其他訊號的曲線圖。
圖18是示出根據一些實施例的具有處於短眠模式的又一示例性標頭電力控制機構的記憶體裝置的圖。
圖19A是示出根據一些實施例的第一頻率的時脈訊號及與第一頻率的時脈訊號對應的圖18所示記憶體裝置的其他訊號的曲線圖。
圖19B是示出根據一些實施例的第二頻率的時脈訊號及與第 二頻率的時脈訊號對應的圖18所示記憶體裝置的其他訊號的曲線圖。
圖20是示出根據一些實施例的時脈訊號及與不同數目的複製胞元對應的圖18所示記憶體裝置的其他訊號的曲線圖。
圖21是示出根據一些實施例的用於操作記憶體裝置的方法的流程圖。
以下揭露提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述 空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
本揭露提供用於在讀取操作或寫入操作之後選擇性地切斷在短眠模式下運作的記憶體裝置的一或多個組件的一或多個標頭的技術。在傳統的短眠模式下，對於每一時脈循環，在完成了讀取操作及寫入操作之後切斷記憶體裝置的標頭的一些部分。因此，在接收到下一時脈循環之前，節省一些漏電流(leakage current)。然而，與非短眠模式相比，在每個時脈循環之後切斷標頭會引起更高的有效功率消耗(active power consumption)。舉例而言，對於每個時脈循環，切斷標頭需要產生附加控制訊號。產生該些附加控制訊號會消耗有效功率。且若未將標頭切斷達足夠長的時間週期，則產生控制訊號而造成的有效功率消耗會多於藉由切斷標頭而節省的有效功率。因此，記憶體裝置在傳統的短眠模式下可能消耗較在非短眠模式下多的功率，在高頻操作時尤其如此。
本揭露提供用於減小在短眠模式下運作的記憶體裝置的功率消耗的技術。圖1是記憶體裝置100的方塊圖，在記憶體裝置100中可根據示例性實施例來實施所揭露的技術。記憶體裝置100可為隨機存取記憶體(RAM)，包括動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)。然而，對於此項技 術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，其他類型的記憶體裝置亦處於本揭露的範圍內。如圖1中所示，記憶體裝置100包括字元線驅動器電路102、胞元陣列104、輸入/輸出(input/output，I/O)電路106、時序控制單元108、以及電力控制電路110。然而，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，記憶體裝置100可包括較圖1中所示的組件多的組件。
胞元陣列104包括多個胞元(亦稱為位元胞元或記憶體胞元)。胞元陣列104的每一胞元可儲存一位元的資訊(即，位元值0或位元值1)。在一些實例中，胞元陣列104的所述多個胞元被佈置成由多個列及多個行形成的矩陣。所述多個列中的每一列包括所述多個胞元中的第一多個胞元。所述多個行中的每一行包括所述多個胞元中的第二多個胞元。胞元陣列104包括標頭104a(亦稱為胞元陣列標頭104a)。胞元陣列標頭104a提供虛擬電力來對胞元陣列104的組件加電(power up)。
所述多個胞元中的示例性胞元包括一對交叉耦合反相器(亦稱為Q及Q-bar，其中Q-bar與Q互補)，以儲存所述一位元的資訊。交叉耦合反相器連接至一對存取電晶體，所述一對存取電晶體准許存取儲存於交叉耦合反相器中的資訊。可使用四個電晶體、六個電晶體、八個電晶體、十個電晶體等形成胞元陣列104的所述多個胞元。另外，胞元陣列104的所述多個胞元是單埠胞元或多埠(例如，雙埠及三埠)胞元。
字元線驅動器電路102連接至胞元陣列104，並且可運作以選擇胞元陣列104的字元線並將所選擇的字元線充電至邏輯高以用於讀取操作或寫入操作。在一些實例中，字元線驅動器電路102是解碼器電路，所述解碼器電路包括多個邏輯算子(logic operator)來對位址線上的電位進行解碼，以辨識待激活的字元線。位址線被充電至邏輯高(即，近似等於第一預定電位)或邏輯低(即，近似等於第二預定電位)。第一預定電位近似等於電源電壓(即，VDD)。第二預定電位近似等於接地電位或零伏。然而，亦可採用其他合適的邏輯低電壓。位元1代表邏輯高且位元0代表邏輯低。字元線驅動器電路102亦包括字元線驅動器標頭102a(亦稱為字元線驅動器電路102的標頭102a)。字元線驅動器標頭102a提供虛擬電力以對字元線驅動器電路102的組件加電來用於讀取操作及寫入操作。
I/O電路106連接至胞元陣列104且可運作以自胞元陣列104讀取資料以及將資料寫入至胞元陣列104中。舉例而言，I/O電路106可包括用於選擇胞元陣列104的行的多工器電路、用於對與所選擇的行相關聯的位元線對進行預充電的預充電電路、可運作以自位於所選擇的行中的一或多個胞元讀取資料的讀取電路、用於將資料寫入至位於所選擇的行中的一或多個胞元中的寫入電路等。I/O電路106包括I/O標頭106a(亦稱為I/O電路106的標頭106a)，I/O標頭106a可運作以對I/O電路106的組件加電來用於讀取操作及寫入操作。
時序控制單元108可運作以為記憶體裝置100的組件產生時脈訊號。舉例而言，時序控制單元108可運作以為字元線驅動器電路102及輸入/輸出(I/O)電路106產生訊號。所述訊號是基於來自時脈訊號(標記為CLK)的輸入而產生。時脈訊號的每一循環可指示讀取操作或寫入操作的開始。
電力控制電路110可運作以選擇性地將以下中的至少一者的標頭或標頭的一部分斷開：字元線驅動器電路102、胞元陣列104、及I/O電路106。舉例而言，且在本揭露的以下部分中更詳細地論述，電力控制電路110可運作以確定電力短眠週期、確定電力短眠週期短於或小於時脈訊號的時脈循環週期、以及因應於確定電力短眠週期短於時脈循環週期而產生標頭控制訊號。標頭控制訊號將以下中的一或多者的標頭或標頭的一部分斷開：胞元陣列104、字元線驅動器電路102、及I/O電路106。
圖2A是示出根據一些實施例的第一頻率的示例性時脈訊號202及對應的標頭控制訊號204的曲線圖200。舉例而言，曲線圖200的第一曲線206代表時脈訊號202，且曲線圖200的第二曲線208代表標頭控制訊號204。如曲線圖200的第一曲線206所示，時脈訊號202具有循環週期T1。循環週期T1小於電力短眠週期T_nap，且因此，如曲線圖200的第二曲線208所示，標頭控制訊號204維持處於第二邏輯值(即，邏輯低)。當標頭控制訊號204處於邏輯低時，字元線驅動器標頭102a、胞元陣列標頭104a、或I/O標頭106a均不被切斷。因此，在示例性實施例中， 當時脈訊號202的時脈循環週期T1小於電力短眠週期T_nap時，記憶體裝置100的標頭(即，字元線驅動器標頭102a、胞元陣列標頭104a、或I/O標頭106a)在時脈循環之間均不被切斷。換言之，當時脈訊號202的時脈循環週期T1小於電力短眠週期T_nap時，記憶體裝置100的字元線驅動器標頭102a、胞元陣列標頭104a、或I/O標頭106a在寫入循環之間維持接通。
圖2B是示出根據一些實施例的第二頻率的示例性時脈訊號202及對應的標頭控制訊號204的曲線圖250。舉例而言，曲線圖250的第一曲線252代表與圖2A的第一頻率不同的第二頻率的時脈訊號202。曲線圖250的第二曲線254代表標頭控制訊號204。如曲線圖250的第二曲線254所示，時脈訊號202具有循環週期T2。循環週期T2大於電力短眠週期T_nap。因此，如曲線圖250的第二曲線254所示，對於每一時脈循環，標頭控制訊號204在電力短眠週期T_nap結束時自第二邏輯值(即，邏輯低)改變為第一邏輯值(即，邏輯高)。
當標頭控制訊號204處於邏輯高時，記憶體裝置100的標頭或標頭的一部分(即，字元線驅動器標頭102a、胞元陣列標頭104a、或I/O標頭106a中的一者或所述一者的一部分)被切斷。因此，根據示例性實施例，當時脈訊號202的循環週期T2大於電力短眠週期T_nap時，對於每一時脈循環，記憶體裝置100的標頭或標頭的一部分被切斷。如曲線圖250的第二曲線254所示，在會使記憶體裝置100的標頭重新接通的時脈訊號202的下一時脈 循環開始時，標頭控制訊號204改變回邏輯低。因此，在示例性實施例中，當時脈訊號202的時脈循環週期大於電力短眠週期T_nap時，記憶體裝置的標頭或標頭的一部分自電力短眠週期T_nap的開始至下一時脈循環的開始被切斷。
圖3是示出根據一些實施例的具有處於短眠模式的標頭電力控制機構的記憶體裝置100的圖。如圖3中所示，記憶體裝置100包括字元線驅動器電路102、胞元陣列104、I/O電路106、以及時序控制單元108。另外，如圖3中所示，記憶體裝置100包括預充電電路304、電壓偵測器306、非或邏輯電路(NOR logic circuit)308、電力控制電晶體310及非邏輯電路312。電力控制電晶體310形成I/O標頭106a或I/O標頭106a的一部分。儘管電力控制電晶體310被示出為與I/O電路106分開，但對於熟習此項技術者而言，在閱讀了本揭露之後將顯而易見的是，電力控制電晶體310可為I/O電路106的一部分。類似地，儘管預充電電路304被示出為與I/O電路106分開，但對於熟習此項技術者而言，在閱讀了本揭露之後將顯而易見的是，預充電電路304可為I/O電路106的一部分。另外，電壓偵測器306及非或邏輯電路308中的一或多者是電力控制電路110的一部分。此外，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，記憶體裝置100可包括較圖3中所示的組件多的組件或少的組件。
預充電電路304可運作以對與所選擇的行(例如，胞元 陣列104的行302)相關聯的位元線對進行充電以用於讀取操作或寫入操作。如圖3中所示，行302包括被標記為302a1、302a2、...、302an的第一多個胞元。第一多個胞元302a1、302a2、...、302an中的每一者連接至位元線BL及互補位元線BLB。預充電電路304將位元線BL及互補位元線BLB中的每一者充電至預定電壓以用於讀取操作或寫入操作。
如圖3中所示，預充電電路304包括預充電第一電晶體322及預充電第二電晶體324。預充電第一電晶體322及預充電第二電晶體324中的每一者的源極連接至電源電壓(即，VDD)。預充電第一電晶體322的汲極連接至位元線BL且預充電第二電晶體324的汲極連接至互補位元線BLB。預充電第一電晶體322的閘極連接至預充電第二電晶體324的閘極，預充電第二電晶體324的閘極繼而連接至非邏輯電路312的輸出端子。
預充電第一電晶體322及預充電第二電晶體324中的每一者是p通道金屬氧化物半導體(p-channel metal oxide semiconductor，pMOS)電晶體。然而，其他類型的電晶體亦處於本揭露的範圍內。舉例而言，預充電第一電晶體322及預充電第二電晶體324中的每一者可為金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistor，MOSFET)、n通道金屬氧化物半導體(n-channel metal oxide semiconductor，nMOS)電晶體及互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體。另外，預充電第一電晶體 322及預充電第二電晶體324中的每一者是對稱的。亦即，預充電第一電晶體322及預充電第二電晶體324中的每一者的源極亦可為汲極，且預充電第一電晶體322及預充電第二電晶體324中的每一者的汲極亦可為源極。
繼續參照圖3，位元線BL及互補位元線BLB連接至電壓偵測器306。電壓偵測器306可運作以連續地將位元線BL及互補位元線BLB中的每一者上的剩餘電位或剩餘電壓與預定電壓位準進行比較。基於所述比較，當位元線BL及互補位元線BLB二者上的剩餘電壓小於預定電壓位準時，電壓偵測器306提供第一邏輯值(例如，邏輯值高)的輸出。另外，基於所述比較，當位元線BL或互補位元線BLB中的任一者上的剩餘電壓大於預定電壓位準時，電壓偵測器306提供第二邏輯值(例如，邏輯值低)的輸出。電壓偵測器電路306的輸出亦稱為IO_header訊號316(亦稱為標頭控制訊號204)。在示例性實施例中，電壓偵測器306可包括或邏輯電路320。在一些實例中，或邏輯電路320是或邏輯閘。然而，其他類型的邏輯閘亦處於本揭露的範圍內。
電壓偵測器306的輸出端子連接至非或邏輯電路308的第一輸入端子。非或邏輯電路308的第二輸入端子連接至時序控制單元108的第一輸出端子。時序控制單元108的第一輸出端子亦連接至非邏輯電路312的輸入端子。時序控制單元的第二輸出端子連接至字元線驅動器電路102。
非或邏輯電路308的輸出端子連接至電力控制電晶體 310的閘極(即，I/O標頭106a或I/O標頭106a的一部分)。電力控制電晶體310的源極連接至電源電壓(即VDD)且電力控制電晶體310的汲極連接至I/O電路106。電力控制電晶體310是pMOS電晶體。然而，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，電力控制電晶體310可為MOSFET、nMOS電晶體、或CMOS電晶體。另外，電力控制電晶體310是對稱的。亦即，電力控制電晶體310的源極可為汲極，且汲極可為源極。
在讀取操作或寫入操作期間，時序控制單元108可運作以基於時脈訊號202產生PRE訊號314。舉例而言，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。當PRE訊號314上升至邏輯高時，非邏輯電路312的輸出端子且因此BLPREB訊號改變為邏輯低。當非邏輯電路312的輸出端子處於邏輯低時，預充電第一電晶體322及預充電第二電晶體324二者的閘極處於邏輯低，此會接通預充電第一電晶體322及預充電第二電晶體324二者。此繼而將位元線BL及互補位元線BLB二者連接至電源電壓(即，VDD)，藉此將位元線BL及互補位元線BLB二者預充電至預定電壓位準(或預充電至VDD)。
當預充電時，位元線BL及互補位元線BLB二者高於預定電壓位準，且因此，電壓偵測器306的輸出端子(即，IO_header訊號316或標頭控制訊號204)處於邏輯高。擴展而言，非或邏輯電路308的第一輸入端子處於邏輯高，且因此，非或邏輯電路308 的輸出(即，非或邏輯電路308的輸出端子)處於邏輯低。另外，當非或邏輯電路308的輸出端子處於邏輯低時，電力控制電晶體310的閘極處於邏輯低，此會接通電力控制電晶體310(即，I/O標頭106a或I/O標頭106a的一部分)。電力控制電晶體310的接通使得電力控制電晶體310的汲極連接至電源電壓(即，VDD)且處於邏輯高。此使得VDD_IO訊號318(即，虛擬電力供應訊號)處於邏輯高。因此，當位元線BL或互補位元線BLB中的任一者上的剩餘電壓高於預定電壓位準時，IO_header訊號316(即，標頭控制訊號204)及VDD_IO訊號318(即，用於I/O電路106的虛擬電力供應訊號)處於邏輯高。
在PRE訊號314上升至邏輯高後的預定時間之後，PRE訊號314降低至邏輯低(此指示時脈循環或寫入循環的結束)。當PRE訊號314降低至邏輯低時，非邏輯電路312的輸出端子(及BLPREB訊號)上升至邏輯高。當非邏輯電路312的輸出端子處於邏輯高時，預充電第一電晶體322及預充電第二電晶體324二者的閘極處於邏輯高，此會切斷預充電第一電晶體322及預充電第二電晶體324二者。此繼而將位元線BL及互補位元線BLB中的每一者與電源電壓(即，VDD)斷開連接。與電源電壓斷開連接會經由第一多個胞元302a1、302a2、...、302an而啟動位元線BL及互補位元線BLB中的每一者的放電。
當位元線BL及互補位元線BLB二者上的剩餘電壓降低至預定電壓位準以下時，電壓偵測器306的輸出端子(即， IO_header訊號316或標頭控制訊號204)降低至邏輯低。擴展而言，非或邏輯電路308的第一輸入端子降低至邏輯低，此將非或邏輯電路308的輸出端子驅動至邏輯高。另外，當非或邏輯電路308的輸出端子處於邏輯高時，電力控制電晶體310的閘極亦處於邏輯高，此會切斷電力控制電晶體310(即，I/O標頭106a或I/O標頭106a的一部分)。此使得電力控制電晶體310的汲極(即，VDD_IO訊號318)降低至邏輯低。因此，當位元線BL及互補位元線BLB二者上的剩餘電壓低於預定電壓位準時，IO_header訊號316(即，標頭控制訊號204)及VDD_IO訊號318(即，虛擬電力供應訊號)處於邏輯低。在位元線BL及互補位元線BLB的預充電的時間與位元線BL及互補位元線BLB二者上的剩餘電壓降低至預定電壓位準以下的時間之間的時間週期被稱為電力短眠週期T_nap。
圖4A是示出根據一些實施例的第一頻率的時脈訊號202及與第一頻率的時脈訊號202對應的圖3所示記憶體裝置100的其他訊號的曲線圖400。舉例而言，曲線圖400的第一曲線402代表時脈訊號202，曲線圖400的第二曲線404代表PRE訊號314，曲線圖400的第三曲線406代表字元線WL上的剩餘電壓，曲線圖400的第四曲線408代表位元線BL上的剩餘電壓，曲線圖400的第五曲線410代表互補位元線BLB上的剩餘電壓，且曲線圖400的第六曲線412代表VDD_IO訊號318(即，虛擬電力供應訊號)。
如曲線圖400的第一曲線402及第二曲線404所示，當 時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。另外，如第三曲線406所示，在時脈訊號202上升至邏輯高後的預定時間之後，字元線WL上的電壓上升至邏輯高。此外，如第四曲線408及第五曲線410所示，當PRE訊號314自邏輯高降低至邏輯低時，位元線BL及互補位元線BLB中的每一者上的剩餘電壓開始降低。在位元線BL及互補位元線BLB二者的預充電之後，PRE訊號314自邏輯高改變為邏輯低。
然而，如第四曲線408所示，在下一時脈循環開始之前，位元線BL上的剩餘電壓不降低至預定電壓位準420以下。且當時脈訊號202在下一時脈循環內上升至邏輯高時，位元線BL及互補位元線BLB二者上的剩餘電壓開始上升。因此，如第六曲線412所示，作為位元線BL及互補位元線BLB上的剩餘電壓的邏輯或的VDD_IO訊號318維持處於邏輯高。因此，根據示例性實施例，當時脈訊號202的循環週期小於電力短眠週期T_nap時，I/O電路標頭106a維持接通。擴展而言，當時脈訊號202的循環週期小於電力短眠週期T_nap時，虛擬電力供應訊號(即，VDD_IO訊號318)維持處於邏輯高。
圖4B是示出根據一些實施例的第二頻率的時脈訊號202及與第二頻率的時脈訊號202對應的記憶體裝置100的其他訊號的曲線圖450。舉例而言，曲線圖450的第一曲線452代表第二頻率的時脈訊號202，曲線圖450的第二曲線454代表PRE訊號314，曲線圖450的第三曲線456代表字元線WL上的電壓，曲線圖450 的第四曲線458代表位元線BL上的電壓，曲線圖450的第五曲線460代表互補位元線BLB上的電壓，曲線圖450的第六曲線462代表IO_header訊號316，且曲線圖450的第七曲線464代表VDD_IO訊號318。
如圖4B的第一曲線452所示，時脈訊號202的第二頻率低於與圖4A的第一曲線408中繪示的相關聯的第一頻率。因此，與第二頻率對應的時脈訊號202的時脈循環週期T2大於第一頻率的時脈循環202的時脈循環週期T1。如曲線圖450的第三曲線456及第四曲線458所示，較長的時脈循環週期為位元線BL及互補位元線BLB二者上的剩餘電壓降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期T_nap)。如曲線圖450的第六曲線462所示，此使得IO_header訊號316(即，標頭控制訊號204)在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。IO_header訊號316改變為邏輯低使得電力控制電晶體310被切斷。因此，根據示例性實施例，當時脈訊號202的循環週期大於電力短眠週期T_nap時，I/O標頭106a或I/O標頭106a的一部分被切斷。
另外，如曲線圖450的第七曲線464所示，電力控制電晶體310的切斷使得VDD_IO訊號318在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。因此，當時脈訊號202的循環週期大於電力短眠週期T_nap時，通往I/O電路106的虛擬電力供應訊號(即，VDD_IO訊號318)降低至邏輯低。
繼續參照圖4B，如曲線圖450的第二曲線454所示，在 第一時脈循環週期結束時，PRE訊號314因應於下一時脈循環的開始而自邏輯低上升至邏輯高。如曲線圖450的第三曲線456及第四曲線458所示，此使得位元線BL及互補位元線BLB被預充電。隨著位元線BL及互補位元線BLB被預充電，位元線BL及互補位元線BLB二者上的剩餘電壓上升至預定電壓位準420以上。因此，如第六曲線462所示，IO_header訊號316(即，標頭控制訊號204)在下一時脈循環開始時自邏輯低改變為邏輯高，此使得電力控制電晶體310(即，I/O標頭106a)被接通。
類似地，如曲線圖450的第七曲線464所示，電力控制電晶體310的接通使得VDD_IO訊號318在下一時脈循環開始時自邏輯低改變為邏輯高。亦即，通往I/O電路106的虛擬電力供應訊號在電力短眠週期T_nap結束時上升至邏輯高。因此，I/O電路標頭106a自電力短眠週期T_nap的結束至當前時脈循環的結束或時脈訊號202的下一時脈循環的開始被切斷。擴展而言，至I/O電路106的虛擬電力供應自電力短眠週期T_nap的結束至當前時脈循環的結束或時脈訊號202的下一時脈循環的開始斷開連接。
圖5是根據一些實施例的具有處於短眠模式的另一示例性標頭電力控制機構的記憶體裝置100的圖。如圖5中所示，記憶體裝置100包括字元線驅動器電路102、胞元陣列104、I/O電路106、以及時序控制單元108。另外，如圖5中所示，記憶體裝置100包括複製行502、預充電電路304、及電壓偵測器306。此外，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後 將顯而易見的是，記憶體裝置100可包括較圖5中所示的組件多的組件或少的組件。
I/O電路106被示出為包括組件群組506。組件群組506進一步被示出為包括第一組件子群組506a(亦標記為I/O<1>)及第二組件子群組506b(亦標記為I/O<2>)。儘管圖5的I/O電路106僅示出一個組件群組及兩個組件子群組，但對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，I/O電路106可包括多於一個組件群組及多於兩個組件子群組。
對第一組件子群組506a的虛擬電力供應(即，第一VDD_IO訊號318a)由第一電力控制電晶體310a(亦稱為第一標頭)控制。對第二組件子群組506b的虛擬電力供應(即，第二VDD_IO訊號318b)由第二電力控制電晶體310b(亦稱為第二標頭)控制。第一標頭及第二標頭二者由IO_header訊號316控制。然而，對於熟習此項技術者而言，在閱讀了本揭露之後顯將而易見的是，可分別藉由第一IO_header訊號及第二IO_header訊號彼此獨立地控制第一標頭及第二標頭。
複製行502包括被標記為504a1、504a2、...、504an的多個胞元。在示例性實施例中，如參照圖7A、圖7B、圖7C及圖7D所更詳細闡釋，複製行502的所述多個胞元中的每一者被強制儲存位元值0(稱為0-胞元)或位元值1(稱為1-胞元)中的任一者。所述多個胞元中的每一者連接至複製位元線BL及複製互補位元線BLB。複製位元線BL及複製互補位元線BLB二者連接至預充 電電路304。預充電電路304經由非邏輯電路312連接至時序控制單元108的第一輸出端子。電壓偵測器306連接至複製位元線BL。然而，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，電壓偵測器306可連接至複製互補位元線BLB。
為進行讀取操作或寫入操作，時序控制單元108在第一輸出端子處產生PRE訊號314。在實例中，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。此使得預充電電路304藉由將複製位元線BL及複製互補位元線BLB中的每一者連接至電源電壓(即，VDD)而將複製位元線BL及複製互補位元線BLB中的每一者預充電至預定電壓。在預定時間之後，PRE訊號314降低至邏輯低，此使得複製位元線BL及複製互補位元線BLB中的每一者與電源電壓(即，VDD)斷開連接。在與電源電壓(即，VDD)斷開連接之後，複製位元線BL及複製互補位元線BLB中的每一者開始經由被標記為504a1、504a2、...、504an的所述多個胞元放電。在示例性實施例中，複製位元線BL及複製互補位元線BLB的放電的速率相依於複製行502中所連接的所述多個胞元的總數目。另外，放電的速率亦相依於複製行502中所連接的0-胞元的數目與1-胞元的數目的比率。
電壓偵測器306連接至複製位元線BL且連續地將複製位元線BL上的剩餘電壓與預定電壓位準420進行比較。然而，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易 見的是，電壓偵測器306可連接至複製互補位元線BL且連續地將複製位元線BL上的剩餘電壓與預定電壓位準420進行比較。
當複製位元線BL上的剩餘電壓高於預定電壓位準420時，電壓偵測器306的輸出端子(即，IO_header訊號316或標頭控制訊號204)處於邏輯高。擴展而言，第一非或邏輯電路308a及第二非或邏輯電路308b中的每一者的第一輸入端子處於邏輯高。且因此，第一非或邏輯電路308a及第二非或邏輯電路308b中的每一者的輸出(即，第一非或邏輯電路308a及第二非或邏輯電路308b中的每一者的輸出端子)處於邏輯低。當第一非或邏輯電路308a及第二非或邏輯電路308b中的每一者的輸出端子處於邏輯低時，第一電力控制電晶體310a及第二電力控制電晶體310b中的每一者的閘極處於邏輯低，此會接通第一電力控制電晶體310a及第二電力控制電晶體310b二者。因此，當複製位元線BL上的剩餘電壓保持高於預定電壓位準420時，第一標頭(即，第一電力控制電晶體310a)及第二標頭(即，第二電力控制電晶體310b)二者維持接通。
擴展而言，第一電力控制電晶體310a及第二電力控制電晶體310b中的每一者的汲極連接至電源電壓(即，VDD)且維持處於邏輯高。此使得第一組件子群組506a(即，IO<1>)及第二組件子群組506b(即，IO<2>)二者的VDD_IO訊號318(即，虛擬電力供應訊號)維持處於邏輯高。因此，當複製位元線BL上的剩餘電壓維持高於預定電壓位準420時，第一組件子群組506a及 第二組件子群組506b中的每一者的虛擬電力供應維持處於邏輯高。
然而，當複製位元線BL上的剩餘電壓降低至預定電壓位準420以下時，電壓偵測器306的輸出端子(即，IO_header訊號316或標頭控制訊號204)降低至邏輯低。擴展而言，第一非或邏輯電路308a及第二非或邏輯電路308b中的每一者的第一輸入端子亦處於邏輯低，此將第一非或邏輯電路308a及第二非或邏輯電路308b中的每一者的輸出驅動至邏輯高。亦即，第一非或邏輯電路308a及第二非或邏輯電路308b中的每一者的輸出端子上升至邏輯高。當第一非或邏輯電路308a及第二非或邏輯電路308b的輸出端子處於邏輯高時，第一電力控制電晶體310a及第二電力控制電晶體310b中的每一者的閘極處於邏輯高，此使得第一電力控制電晶體310a(即第一標頭)及第二電力控制電晶體310b(即第二標頭)二者被切斷。因此，根據示例性實施例，I/O電路106的第一組件子群組506a及第二組件子群組506b中的每一者的標頭自電力短眠週期T_nap一直到時脈訊號202的下一時脈循環開始被切斷。
第一電力控制電晶體310a及第二電力控制電晶體310b中的每一者的切斷使得第一電力控制電晶體310a及第二電力控制電晶體310b中的每一者的汲極(即，第一VDD_IO訊號318a及第二VDD_IO訊號318b中的每一者)降低至邏輯低。亦即，通往I/O電路106的第一組件子群組506a及第二組件子群組506b中的 每一者的虛擬電力供應訊號亦自電力短眠週期T_nap一直到時脈訊號202的下一時脈循環的開始降低至邏輯低。
電力控制電路110亦用於控制字元線驅動器電路102的標頭或標頭的一部分。舉例而言，圖6示出根據示例性實施例的具有標頭電力控制機構的記憶體裝置100，所述標頭電力控制機構用於切斷字元線驅動器電路102的標頭或標頭的一部分。如圖6中所示，記憶體裝置100包括字元線驅動器電路102、胞元陣列104、I/O電路106、以及時序控制單元108。另外，如圖6中所示，記憶體裝置100包括複製行502、預充電電路304、電壓偵測器306、及非邏輯電路312。此外，圖6的記憶體裝置100包括非或邏輯電路604、及電力控制電晶體606。電力控制電晶體606形成字元線驅動器標頭102a或字元線驅動器標頭102a的一部分。對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，記憶體裝置100可包括較圖5中所示的組件多的組件或少的組件。
複製行502包括連接至預充電電路304的複製位元線BL及複製互補位元線BLB。預充電電路304經由非邏輯電路312連接至時序控制單元108的第一輸出端子。電壓偵測器306連接至複製位元線BL。然而，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，電壓偵測器306可連接至複製互補位元線BLB。
電壓偵測器306的輸出連接至非或邏輯電路604的第一 輸入。電壓偵測器306及非或邏輯電路604可形成電力控制電路110。非或邏輯電路604的第二輸入端子連接至時序控制單元108的第一輸出端子。時序控制單元108的第一輸出端子亦連接至非邏輯電路312的輸入端子。時序控制單元的第二輸出端子連接至字元線驅動器電路102。
非或邏輯電路604的輸出端子連接至電力控制電晶體606的閘極(即，字元線驅動器標頭102a或字元線驅動器標頭102a的一部分)。電力控制電晶體606的源極連接至電源電壓(即，VDD)且電力控制電晶體606的汲極連接至字元線驅動器電路104。電力控制電晶體606是pMOS電晶體。然而，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，電力控制電晶體606可為MOSFET、nMOS電晶體、或CMOS電晶體。另外，電力控制電晶體606是對稱的。亦即，電力控制電晶體606的源極可為汲極，且汲極可為源極。
為進行讀取操作或寫入操作，時序控制單元108在第一輸出端子處產生PRE訊號314。在實例中，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。PRE訊號314上升至邏輯高會使得複製位元線及複製互補位元線BLB中的每一者經由預充電電路304連接至電源電壓(即，VDD)。此使得複製位元線BL及複製互補位元線BLB中的每一者被預充電至預定電位或預定電壓。在預定時間之後，PRE訊號314降低至邏輯低，此使得複製位元線BL及複製互補位元線BLB中的每一者與電源電壓 (即，VDD)斷開連接。
在與電源電壓(即，VDD)斷開連接之後，複製位元線BL及複製互補位元線BLB中的每一者開始放電。舉例而言，複製位元線BL及複製互補位元線BLB經由連接至複製位元線BL及複製互補位元線BLB的多個0-胞元及1-胞元放電。複製位元線BL及複製互補位元線BLB的放電的速率相依於連接至複製位元線BL及複製互補位元線BLB的多個0-胞元及1-胞元的數目。
電壓偵測器306連續地將複製位元線BL上的剩餘電壓與預定電壓位準420進行比較。當複製位元線BL上的電壓高於預定電壓位準420時，電壓偵測器306的輸出端子(即，WL_header訊號602或標頭控制訊號204)處於邏輯高。擴展而言，非或邏輯電路604的第一輸入端子處於邏輯高，此使得非或邏輯電路604的輸出(即，非或邏輯電路604的輸出端子)處於邏輯低。當非或邏輯電路604的輸出端子處於邏輯低時，電力控制電晶體606的閘極處於邏輯低，此會接通電力控制電晶體606。因此，當複製位元線BL上的剩餘電壓高於預定電壓位準420時，電力控制電晶體606(即，字元線驅動器標頭102a)維持接通。另外，電力控制電晶體606的接通使得電力控制電晶體606的汲極連接至電源電壓(即，VDD)且處於邏輯高。此使得通往字元線驅動器電路102的VDD_WL訊號608(即，虛擬電力供應訊號)處於邏輯高。
然而，當複製位元線BL上的剩餘電壓降低至預定電壓位準420以下(處於電力短眠週期T_nap)時，電壓偵測器306的輸 出端子(即，WL_header訊號602或標頭控制訊號204)降低至邏輯低。此使得非或邏輯電路604的第一輸入端子處於邏輯低，從而將非或邏輯電路604的輸出(即，非或邏輯電路604的輸出端子)驅動至邏輯高。當非或邏輯電路604的輸出端子處於邏輯高時，電力控制電晶體606的閘極處於邏輯高，此會切斷電力控制電晶體606(即，字元線驅動器標頭102a或字元線驅動器標頭102a的一部分)。
因此，根據示例性實施例，當複製位元線BL上的剩餘電壓在時脈循環期間降低至預定電壓位準420以下時，字元線驅動器電路102的標頭或標頭的一部分自電力短眠週期T_nap一直到時脈訊號202的下一時脈循環的開始被切斷。電力控制電晶體606的切斷使得電力控制電晶體606的汲極，且擴展而言，VDD_WL訊號608降低至邏輯低。亦即，根據示例性實施例，當複製位元線BL上的剩餘電壓在時脈循環期間降低至預定電壓位準420以下時，通往字元線驅動器電路102的虛擬電力供應訊號自電力短眠週期T_nap一直到時脈訊號202的下一時脈循環的開始降低至邏輯低。
在示例性實施例中，電力控制電晶體606是p通道金屬氧化物半導體(pMOS)電晶體。然而，其他類型的電晶體亦處於本揭露的範圍內。舉例而言，電力控制電晶體606可為MOSFET、nMOS電晶體、或CMOS電晶體。另外，電力控制電晶體606是對稱的。亦即，電力控制電晶體606的源極可為汲極，且汲極可 為源極。
圖7A是根據本揭露的一些實施例的第一類型的0-胞元的圖700。如圖7A中所示，第一類型的0-胞元包括第一反相器702及第二反相器704。第一反相器702包括第一反相器第一電晶體702a及第一反相器第二電晶體702b。第一反相器第一電晶體702a是pMOS電晶體且第一反相器第二電晶體702b是nMOS電晶體。第一反相器第一電晶體702a的源極連接至電源電壓(即，VDD)且第一反相器第一電晶體702a的汲極連接至Q節點。第一反相器第一電晶體702a的源極連接至Q節點且第一反相器第一電晶體702a的汲極連接至地(即，VSS)。第一反相器第一電晶體702a及第一反相器第二電晶體702b中的每一者的閘極連接至電源電壓(即，VDD)。Q節點經由第一存取電晶體706連接至複製位元線BL。
第二反相器704包括第二反相器第一電晶體704a及第二反相器第二電晶體704b。第二反相器第一電晶體704a是pMOS電晶體且第二反相器第二電晶體704b是nMOS電晶體。第二反相器第一電晶體704a的源極連接至電源電壓(即，VDD)且第二反相器第一電晶體704a的汲極連接至QB節點。第二反相器第一電晶體704a的源極連接至QB節點且第二反相器第一電晶體704a的汲極連接至地(即，VSS)。第二反相器第一電晶體704a及第二反相器第二電晶體704b中的每一者的閘極連接至地(即，VSS)。QB節點經由第二存取電晶體708連接至複製互補位元線BLB。第 一存取電晶體706及第二存取電晶體708中的每一者的閘極連接至字元線WL。
如圖7A的圖700中所示，第一類型的0-胞元被強制在Q節點處儲存位元值0且在QB節點處儲存位元值1。亦即，在第一類型的0-胞元中，Q節點被強制維持在邏輯0處且QB節點被強制維持在邏輯1處。在示例性實施例中，可對第一反相器第一電晶體702a、第一反相器第二電晶體702b、第二反相器第一電晶體704a、第二反相器第二電晶體704b、第一存取電晶體706、及第二存取電晶體708中的每一者使用其他類型的電晶體(即，MOSFET、nMOS電晶體、pMOS電晶體、或CMOS電晶體)。另外，第一反相器第一電晶體702a、第一反相器第二電晶體702b、第二反相器第一電晶體704a、第二反相器第二電晶體704b、第一存取電晶體708、及第二存取電晶體708中的每一者是對稱的。亦即，源極可為汲極，且汲極可為源極。
圖7B是根據本揭露的一些實施例的第一類型的1-胞元的圖720。如圖7B中所示，第一類型的1-胞元亦包括第一反相器702及第二反相器704。然而，對於第一類型的1-胞元，第一反相器第一電晶體702a及第一反相器第二電晶體702b中的每一者的閘極連接至地(即，VSS)。另外，第二反相器第一電晶體704a及第二反相器第二電晶體704b中的每一者的閘極連接至電源電壓(即，VDD)。因此，第一類型的1-胞元被強制在Q節點處儲存位元值1且在QB節點處儲存位元值0。
圖7C是根據本揭露的一些實施例的第二類型的0-胞元的圖740。如圖7C中所示，第二類型的0-胞元亦包括第一反相器702及第二反相器704。然而，對於第二類型的0-胞元，第一反相器第一電晶體702a及第一反相器第二電晶體702b中的每一者的閘極連接至電源電壓(即，VDD)。另外，第二反相器第一電晶體704a及第二反相器第二電晶體704b中的每一者的閘極連接至Q節點。因此，第二類型的0-胞元被強制在Q節點處儲存位元值0且在QB節點處儲存位元值1。
圖7D是根據本揭露的一些實施例的第二類型的1-胞元的圖760。如圖7C中所示，第二類型的1-胞元亦包括第一反相器702及第二反相器704。然而，對於第二類型的1-胞元，第一反相器第一電晶體702a及第一反相器第二電晶體702b中的每一者的閘極連接至地(即，VSS)。另外，第二反相器第一電晶體704a及第二反相器第二電晶體704b中的每一者的閘極連接至Q節點。因此，第二類型的1-胞元被強制在Q節點處儲存位元值1且在QB節點處儲存位元值0。
對於此項技術中具有通常知識者而言將顯而易見的是，參照圖7A、圖7B、圖7C及圖7D闡述的第一類型的0-胞元及1-胞元以及第二類型的0-胞元及1-胞元僅為實例，且其他類型的0-胞元及1-胞元亦處於本揭露的範圍內。
圖8A是示出根據一些實施例的第一頻率的時脈訊號202及與第一頻率的時脈訊號202對應的圖5及圖6所示記憶體裝置 100的其他訊號的曲線圖800。舉例而言，曲線圖800的第一曲線802代表時脈訊號202，曲線圖800的第二曲線804代表PRE訊號314，曲線圖800的第三曲線806代表複製位元線BL上的剩餘電壓，且曲線圖800的第四曲線808代表VDD_IO訊號318及VDD_WL訊號608二者。
如圖8A的曲線圖800的第一曲線802及第二曲線804所示，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。另外，如第三曲線806所示，當PRE訊號314自邏輯高降低至邏輯低時，複製位元線BL上的剩餘電壓開始降低。PRE訊號314在兩條複製位元線BL的預充電之後改變為邏輯低。
然而，如第三曲線806所示，在時脈訊號202上升至下一時脈循環的邏輯高之前，複製位元線BL上的剩餘電壓不降低至預定電壓位準420以下。且當時脈訊號202在下一時脈循環內上升至邏輯高時，複製位元線BL上的剩餘電壓被預充電至邏輯高。因此，如第四曲線808所示，VDD_IO訊號318及VDD_WL訊號608二者維持處於邏輯高，此指示I/O電路106的標頭及字元線驅動器電路102的標頭維持接通。因此，根據示例性實施例，當時脈訊號202的循環週期小於電力短眠週期T_nap時，標頭I/O電路106及字元線驅動器電路102在整個時脈循環內維持接通。
圖8B是示出根據一些實施例的第二頻率的時脈訊號202及與第二頻率的時脈訊號202對應的記憶體裝置100的其他訊號的曲線圖850。舉例而言，曲線圖850的第一曲線852代表第二頻 率的時脈訊號202，曲線圖850的第二曲線854代表PRE訊號314，曲線圖850的第三曲線856代表複製位元線BL上的剩餘電壓，曲線圖850的第四曲線858代表IO_header訊號316及WL_header訊號602二者，且曲線圖850的第五曲線860代表VDD_IO訊號318及VDD_WL訊號608二者。
如圖8B的第一曲線852所示，時脈訊號202的第二頻率低於圖8A的第一曲線802中繪示的相關聯的第一頻率。因此，與第二頻率對應的時脈訊號202的時脈循環週期T2大於第一頻率的時脈循環202的時脈循環週期T1。如曲線圖850的第三曲線856所示，較長的時脈循環週期為複製位元線BL上的剩餘電壓降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期T_nap)。如曲線圖850的第四曲線858所示，此使得IO_header訊號316及WL_header訊號602二者在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。因應於此，如曲線圖850的第五曲線860所示，VDD_IO訊號318及VDD_WL訊號608二者在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。
VDD_IO訊號318及VDD_WL訊號608自邏輯高至邏輯低的改變使得I/O電路106的標頭或標頭的一些部分(即，第一電力控制電晶體310a及第二電力控制電晶體310b)及字元線驅動器電路102的標頭或標頭的一些部分(即，電力控制電晶體606)在電力短眠週期T_nap結束時被切斷。因此，根據示例性實施例，當時脈訊號202的循環週期大於電力短眠週期T_nap時，I/O電路 106的標頭或標頭的一些部分在電力短眠週期T_nap之後被切斷。另外，根據示例性實施例，當時脈訊號202的循環週期大於電力短眠週期T_nap時，字元線驅動器電路102的標頭或標頭的一些部分在電力短眠週期T_nap之後被切斷。
繼續參照圖8B，如曲線圖850的第二曲線854所示，在第一時脈循環週期結束時，PRE訊號314因應於下一時脈循環的開始而自邏輯低上升至邏輯高。如圖850的第三曲線856所示，此使得複製位元線BL被預充電。隨著複製位元線BL被預充電，複製位元線BL上的剩餘電壓上升至預定電壓位準420以上。因此，如曲線圖850的第四曲線858及第五曲線860所示，IO_header訊號316及VDD_IO訊號318二者自邏輯低改變為邏輯高。另外，如曲線圖850的第四曲線858及第五曲線860所示，WL_header訊號602及VDD_WL訊號608二者自邏輯低改變為邏輯高。IO_header訊號316上升至邏輯高使得第一組件子群組506a的標頭及第二組件子群組506b的標頭重新接通。類似地，WL_header訊號602上升至邏輯高使得字元線驅動器電路102的標頭重新接通。因此，根據示例性實施例，第一組件子群組506a的標頭及第二組件子群組506b的標頭、以及字元線驅動器電路102的標頭自電力短眠週期T_nap的結束至循環週期的結束被切斷。
圖9是示出根據一些實施例的時脈訊號202及與連接至複製位元線BL的不同數目的0-胞元對應的圖5及圖6所示記憶體裝置100的其他訊號的曲線圖900。舉例而言，曲線圖900的第 一曲線902代表時脈訊號202且曲線圖900的第二曲線904代表PRE訊號314。另外，曲線圖900的第三曲線906代表具有第一多個0-胞元的複製位元線BL上的剩餘電壓。此外，曲線圖900的第四曲線908代表具有第二多個0-胞元的複製位元線BL上的剩餘電壓。
曲線圖900的第五曲線910代表與具有第一多個0-胞元的複製位元線BL對應的IO_header訊號316及WL_header訊號602二者。此外，曲線圖900的第六曲線912代表與具有第二多個0-胞元的複製位元線BL對應的IO_header訊號316及WL_header訊號602二者。此外，曲線圖900的第七曲線914代表與具有第一多個0-胞元的複製位元線BL對應的VDD_IO訊號318及VDD_WL訊號608二者。另外，曲線圖900的第八曲線916代表與具有第二多個0-胞元的複製位元線BL對應的VDD_IO訊號318及VDD_WL訊號608二者。第二多個0-胞元包括較第一多個0-胞元多的數目的0-胞元，而1-胞元的數目相同。
如圖9的曲線圖900的第一曲線圖902及第二曲線圖904所示，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。另外，如第三曲線906及第四曲線908所示，當PRE訊號314自邏輯高降低至邏輯低時，複製位元線BL上的電壓開始降低。然而，如第三曲線906及第四曲線908所示，具有第一多個0-胞元的複製位元線BL上的電壓以較具有第二多個0-胞元的複製位元線BL慢的速率降低。PRE訊號314在兩條複製位元線BL預 充電之後改變為邏輯低。
如曲線圖900的第三曲線906所示，較慢的放電速率不為具有第一多個0-胞元的複製位元線BL上的剩餘電壓在下一時脈循環開始之前降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期T_nap)。且當時脈訊號202在下一時脈循環內上升至邏輯高時，具有第一多個0-胞元的位元線BL及具有第二多個0-胞元的位元線BL二者上的剩餘電壓開始上升。因此，如第五曲線910所示，IO_header訊號316及WL_header訊號602二者維持處於邏輯高。且擴展而言，VDD_IO訊號318及VDD_WL訊號608二者亦維持處於邏輯高。因此，第一組件子群組506a的標頭、第二組件子群組506b的標頭、及字元線驅動器電路102的標頭在下一時脈循環開始時維持接通。亦即，當複製位元線BL在時脈訊號202的循環週期內與第一多個0-胞元相關聯時，第一組件子群組506a的標頭、第二組件子群組506b的標頭、及字元線驅動器電路102的標頭維持接通。
相反，如曲線圖900的第四曲線908所示，較快的放電速率為具有第二多個0-胞元的複製位元線BL上的剩餘電壓在下一時脈循環開始之前降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期T_nap)。因此，如第六曲線912所示，IO_header訊號316及WL_header訊號602二者自邏輯高降低至邏輯低。且擴展而言，VDD_IO訊號318及VDD_WL訊號608二者在電力短眠週期T_nap結束時降低至邏輯低。因應於此，如曲線 圖900的第八曲線916所示，VDD_IO訊號318及VDD_WL訊號608二者在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。IO_header訊號316改變為邏輯低使得第一電力控制電晶體310a及第二電力控制電晶體310b(即，第一組件子群組506a的標頭或標頭的一些部分、第二組件子群組506b的標頭或標頭的一些部分)被切斷。類似地，WL_header訊號602改變為邏輯低使得電力控制電晶體606(即，字元線驅動器電路102的標頭或標頭的一些部分)被切斷。
繼續參照圖9，如曲線圖900的第二曲線904所示，在第一時脈循環週期結束時，PRE訊號314因應於下一時脈循環的開始而自邏輯低上升至邏輯高。如曲線圖900的第四曲線908所示，此使得具有第二多個0-胞元的複製位元線BL預充電。隨著具有第二多個0-胞元的複製位元線BL預充電，具有第二多個0-胞元的複製位元線BL上的剩餘電壓上升至預定電壓位準420以上。因此，如曲線圖900的第六曲線912及第八曲線916所示，IO_header訊號316及VDD_IO訊號318二者自邏輯低改變為邏輯高。另外，如曲線圖900的第六曲線912及第八曲線916所示，WL_header訊號602及VDD_WL訊號608二者自邏輯低改變為邏輯高。
IO_header訊號316上升至邏輯高使得第一電力控制電晶體310a及第二電力控制電晶體310b(即，第一組件子群組506a的標頭及第二組件子群組506b的標頭)重新接通。類似地，WL_header訊號602上升至邏輯高使得電力控制電晶體606(即， 字元線驅動器電路102的標頭)接通。因此，對於具有第二多個0-胞元的複製位元線BL，以下組件中的標頭或標頭的一些部分自電力短眠週期T_nap的結束至時脈訊號202的循環週期的結束被切斷：第一組件子群組506a、第二組件子群組506b、及字元線驅動器電路102。
因此，對於相同頻率的時脈訊號202，連接至複製位元線BL的更多的數目的0-胞元會增加複製位元線BL的放電速率，藉此減小電力短眠週期T_nap。因此，根據示例性實施例，可藉由控制連接至複製位元線BL的0-胞元或1-胞元的數目來控制電力短眠週期T_nap。
圖10是根據一些實施例的具有處於短眠模式的另一示例性標頭電力控制機構的記憶體裝置100的圖。如圖10中所示，記憶體裝置100包括字元線驅動器電路102、胞元陣列104、I/O電路106、以及時序控制單元108。另外，如圖10中所示，記憶體裝置100包括複製行502、預充電電路304、第一電壓偵測器306a、及第二電壓偵測器306b。此外，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，記憶體裝置100可包括較圖10中所示的組件多或少的組件。
I/O電路106被示出為包括第一組件群組1002a及第n組件群組1002n。第一組件群組1002a的標頭由IO_header_1訊號316a控制且第n組件群組1002n的標頭由IO_header_2訊號316b控制。另外，IO_header_1訊號316a由第一電壓偵測器306a產生， 且IO_header_2訊號316b由第二電壓偵測器306b產生。對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，I/O電路106可包括多於兩個組件群組及多於兩個電壓偵測器電路306。
預充電電路304經由非邏輯電路312連接至時序控制單元108的第一輸出端子。第一電壓偵測器306a及第二電壓偵測器306b中的每一者連接至複製位元線BL。然而，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，第一電壓偵測器306a及第二電壓偵測器306b中的二者或一者可連接至複製互補位元線BLB。
第一電壓偵測器306a及第二電壓偵測器306b中的每一者與不同的預定電壓位準相關聯。舉例而言，第一電壓偵測器306a與用於產生IO_header_1訊號316a的第一預定電壓位準相關聯且第二電壓偵測器306b與用於產生IO_header_2訊號316b的第二預定電壓位準相關聯。第一預定電壓位準不同於第二預定電壓位準。舉例而言，第一預定電壓位準大於或小於第二預定電壓位準。
在示例性實施例中，當複製位元線BL的電壓降低至第一預定電壓位準以下時，第一電壓偵測器306a的輸出端子降低至邏輯低，此使得IO_header_1訊號316a降低至邏輯低。IO_header_1訊號316a降低至邏輯低使得與I/O電路106的第一組件群組1002a相關聯的標頭或標頭的一些部分切斷。類似地，當複製位元線BL的電壓降低至第二預定電壓位準以下時，第二電壓偵測器306b的 輸出端子降低至邏輯低，此使得IO_header_2訊號316b降低至邏輯低。IO_header_2訊號316b降低至邏輯低使得與I/O電路106的第二組件群組1002b相關聯的標頭或標頭的一些部分切斷。
圖11是示出根據一些實施例的時脈訊號202及與時脈訊號202對應的圖10所示記憶體裝置100的其他訊號的曲線圖1100。舉例而言，曲線圖1100的第一曲線1102代表時脈訊號202且曲線圖1100的第二曲線1104代表PRE訊號314。曲線圖1100的第三曲線1106代表複製位元線BL上的剩餘電壓。曲線圖1100的第四曲線1108代表IO_header_1訊號316a且曲線圖1100的第五曲線1110代表IO_header_2訊號316b。
如圖11的曲線圖1100的第一曲線圖1102及第二曲線圖1104所示，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。另外，如曲線圖1100的第三曲線1106所示，當PRE訊號314自邏輯高降低至邏輯低時，複製位元線BL上的剩餘電壓開始降低。在兩條複製位元線BL預充電之後，PRE訊號314改變為邏輯低。
繼續參照圖11，如曲線圖1100的第四曲線1108所示，當複製位元線BL上的剩餘電壓降低至第一預定電壓位準420a以下時(在對應於第一電壓偵測器306a的第一電力短眠週期T_nap1結束時)，IO_header_1訊號316a自邏輯高改變為邏輯低。此使得I/O電路106的第一組件群組1102a的標頭或標頭的一些部分切斷。另外，如曲線圖1100的第五曲線1110所示，當複製位元線 BL上的剩餘電壓降低至第二預定電壓位準420b以下時(在對應於第二電壓偵測器306b的第二電力短眠週期T_nap 2結束時)，IO_header_2訊號316b自邏輯高改變為邏輯低。此使得I/O電路106的第n組件群組1102n的標頭或標頭的一些部分切斷。
因此，根據示例性實施例，可在不同的電力短眠週期T_nap處切斷I/O電路106的不同組件群組(且擴展而言，字元線驅動器電路及胞元陣列104)的標頭或標頭的一些部分，且因此切斷達不同的時間量。藉由變更與不同的電壓偵測器306相關聯的預定電壓位準420，可變更與不同組件群組相關聯的標頭的切斷時間。
圖12是根據一些實施例的具有處於短眠模式的又一示例性標頭電力控制機構的記憶體裝置100的圖。如圖12中所示，記憶體裝置100包括字元線驅動器電路102、胞元陣列104、I/O電路106、以及時序控制單元108。另外，如圖12中所示，記憶體裝置100包括複製VDD_IO 1202及電壓偵測器306。此外，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，記憶體裝置100可包括較圖12中所示的組件多或少的組件。
時序控制單元108的第一輸出端子連接至非邏輯電路312的輸入端子。非邏輯電路312的輸出端子連接至VDD IO電晶體1206的閘極。VDD IO電晶體1206的源極連接至電源電壓(即VDD)且VDD IO電晶體1206的汲極連接至複製VDD_IO 1202。 多個複製VDD電晶體(例如，第一複製VDD電晶體1204a1、第二複製VDD電晶體1204a2、...等)連接至複製VDD_IO 1202。所述多個複製VDD電晶體中的每一者的閘極連接至電源電壓(即，VDD)。所述多個複製VDD電晶體中的每一者的源極連接至複製VDD_IO 1202。另外，所述多個複製VDD電晶體中的每一者的汲極連接至地。電壓偵測器306連接至複製VDD_IO 1202且可運作以將複製VDD_IO 1202上的電壓與預定電壓位準420進行比較。
在示例性實施例中，VDD IO電晶體1206及所述多個複製VDD電晶體中的每一者(即，第一複製VDD電晶體1204a1、第二複製VDD電晶體1204a2、...等)是p-通道金屬氧化物半導體(pMOS)電晶體。然而，其他類型的電晶體亦處於本揭露的範圍內。舉例而言，VDD IO電晶體1206及所述多個複製VDD電晶體中的每一者可為MOSFET、nMOS電晶體、或CMOS電晶體。另外，VDD IO電晶體1206及所述多個複製VDD電晶體中的每一者是對稱的。亦即，VDD IO電晶體1206及所述多個複製VDD電晶體中的每一者的源極可為汲極，且汲極可為源極。
為進行讀取操作或寫入操作，時序控制單元108基於時脈訊號202而在第一輸出端子處產生PRE訊號314。當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。此使得非邏輯電路312的輸出端子且因此VDD IO電晶體1206的閘極降低至邏輯低。此會接通VDD IO電晶體1206，藉此將複製VDD_IO 1202 連接至電源電壓(即VDD)，以將複製VDD_IO 1202預充電至預定電位或電壓。
在上升至邏輯高後的預定時間之後，PRE訊號314降低至邏輯低，此使得非邏輯電路312的輸出端子且因此VDD IO電晶體1206的閘極降低至邏輯低。此會切斷VDD IO電晶體1206，藉此將複製VDD_IO 1202與電源電壓(即VDD)斷開連接。在與電源電壓(即，VDD)斷開連接之後，複製VDD_IO 1202開始經由所述多個複製電晶體(即，第一複製VDD電晶體1204a1、第二複製VDD電晶體1204a2、...等)放電。在示例性實施例中，複製VDD_IO 1202的放電的速率相依於連接至複製VDD_IO 1202的所述多個複製電晶體的數目。
電壓偵測器306連續地將複製VDD_IO 1202上的剩餘電壓與預定電壓位準420進行比較。當複製VDD_IO 1202上的剩餘電壓高於預定電壓位準420時，電壓偵測器306的輸出端子(即，IO_header訊號316)處於邏輯高。此使得I/O電路106的標頭維持接通，直至下一時脈循環的開始。因此，根據示例性實施例，當複製VDD_IO 1202上的剩餘電壓高於預定電壓位準420時，I/O電路106的標頭維持接通。
然而，當複製VDD_IO 1202上的電壓降低至預定電壓位準420以下時，電壓偵測器306的輸出端子(即，IO_header訊號316)降低至邏輯低。此使得I/O電路106的標頭或標頭的一些部分切斷。因此，根據示例性實施例，I/O電路106的標頭或標頭的 一些部分自電力短眠週期T_nap一直到時脈訊號202的下一時脈循環的開始被切斷。
圖13是根據一些實施例的具有處於短眠模式的又一示例性標頭電力控制機構的記憶體裝置100的圖。如圖13中所示，記憶體裝置100包括字元線驅動器電路102、胞元陣列104、I/O電路106、以及時序控制單元108。另外，如圖13中所示，記憶體裝置100包括複製VDD_WL 1302及電壓偵測器306。此外，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，記憶體裝置100可包括較圖13中所示的組件多或少的組件。
時序控制單元108的第一輸出端子連接至非邏輯電路312的輸入端子。非邏輯電路312的輸出端子連接至VDD WL電晶體1306的閘極。VDD WL電晶體1306的源極連接至電源電壓(即，VDD)且VDD WL電晶體1306的汲極連接至複製VDD_WL 1302。多個複製VDD電晶體(例如，第一複製VDD電晶體1304a1、...等)連接至複製VDD_WL 1302。所述多個複製VDD電晶體中的每一者的閘極連接至電源電壓(即，VDD)。所述多個複製VDD電晶體中的每一者的源極連接至複製VDD_WL 1302。另外，所述多個複製VDD電晶體中的每一者的汲極連接至地。電壓偵測器306連接至複製VDD_WL 1302且可運作以將複製VDD_WL 1302上的電壓與預定電壓位準420進行比較。
在示例性實施例中，VDD WL電晶體1306及所述多個複 製VDD電晶體(即，第一複製VDD電晶體1304a1、...等)中的每一者是p-通道金屬氧化物半導體(pMOS)電晶體。然而，其他類型的電晶體亦處於本揭露的範圍內。舉例而言，VDD WL電晶體1306及所述多個複製VDD電晶體中的每一者可為MOSFET、nMOS電晶體、或CMOS電晶體。另外，VDD WL電晶體1306及所述多個複製VDD電晶體中的每一者是對稱的。亦即，源極可為汲極，且汲極可為源極。
為進行讀取操作或寫入操作，時序控制單元108基於時脈訊號202而在第一輸出端子處產生PRE訊號314。當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。此使得非邏輯電路312的輸出端子且因此VDD WL電晶體1306的閘極降低至邏輯低。此會接通VDD WL電晶體1306，藉此將複製VDD_WL 1302連接至電源電壓(即，VDD)，以將複製VDD_WL 1302充電至預定電位或電壓。
在上升至邏輯高後的預定時間之後，PRE訊號314降低至邏輯低，此使得非邏輯電路312的輸出端子且因此VDD WL電晶體1306的閘極降低至邏輯低。此會切斷VDD WL電晶體1306，藉此將複製VDD_WL 1302與電源電壓(即，VDD)斷開連接。在與電源電壓(即，VDD)斷開連接之後，複製VDD_WL 1302開始經由所述多個複製電晶體(即，第一複製VDD電晶體1304a1、...等)放電。在示例性實施例中，複製VDD_WL 1302的放電速率相依於連接至複製VDD_WL 1302的所述多個複製電晶 體的數目。
電壓偵測器306連續地將複製VDD_WL 1302上的剩餘電壓與預定電壓位準420進行比較。當複製VDD_WL 1302上的剩餘電壓高於預定電壓位準420時，電壓偵測器306的輸出端子(即，WL_header訊號602)處於邏輯高。擴展而言，非或邏輯電路1308的第一輸入端子處於邏輯高，且因此，非或邏輯電路1308的輸出(即，非或邏輯電路1308的輸出端子)處於邏輯低。另外，當非或邏輯電路1308的輸出端子處於邏輯低時，電力控制電晶體1310的閘極處於邏輯低，此會接通電力控制電晶體1310。因此，當複製VDD_WL 1302上的剩餘電壓高於預定電壓位準420時，字元線驅動器電路102的標頭維持接通。另外，電力控制電晶體1310的汲極連接至電源電壓(即，VDD)且處於邏輯高。此使得VDD_WL訊號608(即，通往字元線驅動器電路102的虛擬電力供應訊號)處於邏輯高。
然而，當複製VDD_WL 1302上的剩餘電壓降低至預定電壓位準420以下時，電壓偵測器306的輸出端子(即，WL_header訊號602)降低至邏輯低。擴展而言，非或邏輯電路1308的第一輸入端子處於邏輯低且非或邏輯電路1308的輸出(即，非或邏輯電路1308的輸出端子)處於邏輯高。另外，當非或邏輯電路1308的輸出端子處於邏輯高時，電力控制電晶體1310的閘極處於邏輯高，此會切斷電力控制電晶體1310。因此，根據示例性實施例，當複製VDD_WL 1302上的剩餘電壓降低至預定電壓位準420以下 時，字元線驅動器電路102的標頭或標頭的一些部分被切斷。另外，電力控制電晶體1310的汲極與電源電壓(即，VDD)斷開連接且處於邏輯低。此使得當複製VDD_WL 1302上的剩餘電壓降低至預定電壓位準420以下時，VDD_WL訊號608降低至邏輯低，且擴展而言，通往字元線驅動器電路102的虛擬電力供應訊號降低至邏輯低。
圖14A是示出根據一些實施例的第一頻率的時脈訊號202及與第一頻率的時脈訊號202對應的圖12及圖13所示記憶體裝置100的其他訊號的曲線圖1400。舉例而言，曲線圖1400的第一曲線1402代表時脈訊號202。曲線圖1400的第二曲線1404代表PRE訊號314。曲線圖1400的第三曲線1406代表複製VDD_IO 1202及複製VDD_WL 1302上的剩餘電壓。曲線圖1400的第四曲線1408代表VDD_IO訊號318及VDD_WL訊號608二者。
如圖14A的曲線圖1400的第一曲線1402及第二曲線1404所示，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。另外，如曲線圖1400的第三曲線1406所示，當PRE訊號314降低至邏輯低時，複製VDD_IO 1202及複製VDD_WL 1302二者上的剩餘電壓開始降低。PRE訊號314在上升至邏輯高後的預定時間之後改變為邏輯低。
繼續參照圖14A，如第三曲線1406所示，複製VDD_IO 1202或複製VDD_WL 1302中的任一者上的剩餘電壓在時脈訊號202的第一頻率的第一時脈循環內不降低至預定電壓位準420以 下。且當時脈訊號202在下一時脈循環內上升至邏輯高時，複製VDD_IO 1202及複製VDD_WL 1302中的每一者上的剩餘電壓上升至預定電壓位準420以上。因此，如第四曲線1408所示，VDD_IO訊號318及VDD_WL訊號608二者維持處於邏輯高。因此，當時脈訊號202的循環週期小於電力短眠週期T_nap時，I/O電路106的標頭及字元線驅動器電路102的標頭維持接通。
圖14B是示出根據一些實施例的第二頻率的時脈訊號202及與第二頻率的時脈訊號202對應的圖12及圖13所示記憶體裝置100的其他訊號的曲線圖1450。舉例而言，曲線圖1450的第一曲線1452代表第二頻率的時脈訊號202且曲線圖1450的第二曲線1454代表PRE訊號314。曲線圖1450的第三曲線1456代表複製VDD_IO 1202及複製VDD_WL 1302二者上的剩餘電壓。曲線圖1450的第四曲線1458代表IO_header訊號316及WL_header訊號602二者。曲線圖1450的第五曲線1460代表VDD_IO訊號318及VDD_WL訊號608二者。
如圖14B的第一曲線1452所示，時脈訊號202的第二頻率低於圖14A的第一曲線1402中繪示的第一頻率。因此，與第二頻率對應的時脈訊號202的時脈循環週期T2大於與第一頻率對應的時脈循環202的時脈循環週期T1。如曲線圖1450的第三曲線1456所示，較長的時脈循環週期為複製VDD_IO 1202及複製VDD_WL 1302上的剩餘電壓降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期T_nap)。如曲線圖1450的第四曲線 1458所示，此使得IO_header訊號316及WL_header訊號602二者在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。
IO_header訊號316改變為邏輯低使得I/O電路106的標頭或標頭的一些部分切斷。因應於此，如曲線圖1450的第五曲線1460所示，VDD_IO訊號318(即，通往I/O電路106的虛擬電力供應訊號)在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。類似地，WL_header訊號602改變為邏輯低使得字元線驅動器電路102的標頭或標頭的一些部分切斷。因應於此，如曲線圖1450的第五曲線1460所示，VDD_WL訊號608(即，通往字元線驅動器電路102的虛擬電力供應訊號)在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。
繼續參照圖14B，且如曲線圖1450的第二曲線1454所示，在第一時脈循環週期結束時，PRE訊號314因應於下一時脈循環的開始而自邏輯低上升至邏輯高。如曲線圖1450的第三曲線1456所示，此使得複製VDD_IO 1202及複製VDD_WL 1302預充電。隨著複製VDD_IO 1202及複製VDD_WL 1302預充電，複製VDD_IO 1202及複製VDD_WL 1302二者上的剩餘電壓上升至預定電壓位準420以上。因此，如曲線圖1450的第四曲線1458及第五曲線1460所示，IO_header訊號316及VDD_IO訊號318二者在下一時脈循環開始時自邏輯低改變為邏輯高。IO_header訊號316上升至邏輯高使得重新接通I/O電路106的標頭。類似地，WL_header訊號602上升至邏輯高使得字元線驅動器電路102的 標頭接通。因此，I/O電路106的標頭或標頭的一些部分自電力短眠週期T_nap的結束至第二頻率的時脈訊號202的循環週期的結束被切斷。
類似地，字元線驅動器電路102的標頭或標頭的一些部分自電力短眠週期T_nap的結束至第二頻率的時脈訊號202的循環週期的結束被切斷。因此，根據示例性實施例，I/O電路106的標頭或標頭的一些部分以及字元線驅動器電路102的標頭或標頭的一些部分自電力短眠週期T_nap的結束至較低頻率的時脈訊號202的當前循環的循環週期的結束被切斷。
另外，如曲線圖1450的第四曲線1458及第五曲線1460所示，WL_header訊號602及VDD_WL訊號608二者在下一時脈循環開始時自邏輯低改變為邏輯高。VDD_IO訊號318上升至邏輯高使得通往I/O電路106的虛擬電力供應訊號上升至邏輯高。類似地，VDD_WL訊號608上升至邏輯高使得通往字元線驅動器電路102的虛擬電力供應訊號上升至邏輯高。
圖15是示出根據一些實施例的時脈訊號202及與連接至複製VDD_IO 1202及複製VDD_WL 1302的不同數目的所述多個複製VDD電晶體對應的圖12及圖13所示記憶體裝置100的其他訊號的曲線圖1500。舉例而言，曲線圖1500的第一曲線1502代表時脈訊號202且曲線圖1500的第二曲線1504代表PRE訊號314。曲線圖1500的第三曲線1506代表具有第一多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302二者上的剩餘 電壓。曲線圖1500的第四曲線1508代表具有第二多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302二者上的剩餘電壓。曲線圖1500的第五曲線1510代表與具有第一多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302對應的IO_header訊號316及WL_header訊號602二者。
另外，曲線圖1500的第六曲線1512代表與具有第二多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302對應的IO_header訊號316及WL_header訊號602二者。曲線圖1500的第七曲線1514代表與具有第一多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302對應的VDD_IO訊號318及VDD_WL訊號608二者。曲線圖1500的第八曲線1516代表與具有第二多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302對應的VDD_IO訊號318及VDD_WL訊號608二者。第二多個複製VDD電晶體包括較第一多個複製VDD電晶體多的數目的複製VDD電晶體。
如圖15的曲線圖1500的第一曲線1502及第二曲線1504所示，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。另外，如第三曲線1506及第四曲線1508所示，當PRE訊號314自邏輯高降低至邏輯低時，複製VDD_IO 1202及複製VDD_WL 1302上的剩餘電壓開始降低。然而，如第三曲線1506及第四曲線1508所示，具有第一多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302中的每一者上的剩餘電壓以 較具有第二多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302中的每一者上的剩餘電壓慢的速率降低。PRE訊號314分別在上升至邏輯高後的預定時間之後或者在複製VDD_IO 1202及複製VDD_WL 1302預充電之後改變為邏輯低。
如曲線圖1500的第三曲線1506所示，較慢的放電速率在下一時脈循環開始之前不為具有第一多個複製VDD電晶體的複製VDD_IO 1202上的剩餘電壓降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期)。類似地，如曲線圖1500的第三曲線1506所示，較慢的放電速率在下一時脈循環開始之前不為具有第一多個複製VDD電晶體的複製VDD_WL 1302上的剩餘電壓降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期T_nap)。且當時脈訊號202在下一時脈循環內上升至邏輯高時，具有第一多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302中的每一者上的剩餘電壓開始再次上升。
因此，如第五曲線1510所示，IO_header訊號316及WL_header訊號602二者維持處於邏輯高。因此，當時脈訊號202的循環週期小於電力短眠週期T_nap時，I/O電路106的標頭及字元線驅動器電路102的標頭維持接通。亦即，當時脈訊號202的循環週期小於電力短眠週期T_nap時，I/O電路106的標頭及字元線驅動器電路102的標頭在下一時脈循環開始之前不被切斷。且擴展而言，VDD_IO訊號318(即，通往I/O電路106的虛擬電力供應訊號)及WL訊號608(即，通往字元線驅動器電路102的虛 擬電力供應訊號)二者維持處於邏輯高。
相反，如曲線圖1500的第四曲線1508所示，較快的放電速率為具有第二多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302中的每一者上的剩餘電壓在下一時脈循環開始之前降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期T_nap)。因此，如第六曲線1510所示，IO_header訊號316及WL_header訊號602二者自邏輯高降低至邏輯低。IO_header訊號316改變為邏輯低使得在電力短眠週期結束時切斷I/O電路106的標頭或標頭的一些部分。類似地，WL_header訊號602改變為邏輯低使得字元線驅動器電路102的標頭或標頭的一些部分在電力短眠週期T_nap結束時切斷。另外，如曲線圖1500的第八曲線1516所示，VDD_IO訊號318(即，通往I/O電路106的虛擬電力供應訊號)及VDD_WL訊號608(即，通往字元線驅動器電路102的虛擬電力供應訊號)二者在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。
繼續參照圖15B，如曲線圖1500的第二曲線1504所示，在第一時脈循環週期結束時，PRE訊號314因應於下一時脈循環的開始而自邏輯低上升至邏輯高。如曲線圖1500的第四曲線1508所示，PRE訊號314上升至邏輯高使得具有第二多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302預充電。隨著具有第二多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302預充電，複製VDD_IO 1202及複製VDD_WL 1302 中的每一者上的剩餘電壓上升至預定電壓位準420以上。
因此，如曲線圖1500的第六曲線1512所示，IO_header訊號316及WL_header訊號602二者在下一時脈循環開始時自邏輯低改變為邏輯高。IO_header訊號316改變為邏輯高使得I/O電路106的標頭重新接通。類似地，WL_header訊號602改變為邏輯高使得字元線驅動器電路102的標頭重新接通。因此，根據示例性實施例，對於具有第二多個複製VDD電晶體的複製VDD_IO 1202及複製VDD_WL 1302，I/O電路106的標頭或標頭的一些部分及字元線驅動器電路102的標頭或標頭的一些部分自電力短眠週期T_nap的結束至時脈訊號202的循環週期的結束被切斷。另外，如曲線圖1500的第八曲線1516所示，VDD_IO訊號318(即，通往I/O電路106的虛擬電力供應訊號)及VDD_WL訊號608(即，通往字元線驅動器電路102的虛擬電力供應訊號)二者在下一時脈循環開始時自邏輯低改變為邏輯高。
因此，對於相同頻率的時脈訊號202，連接至複製VDD_IO 1202及複製VDD_WL 1302的更多數目的複製VDD電晶體會增加複製VDD_IO 1202及複製VDD_WL 1302的放電速率，藉此減小電力短眠週期T_nap。因此，根據示例性實施例，可藉由控制連接至複製VDD_IO 1202及複製VDD_WL 1302的所述多個複製VDD電晶體的數目來控制電力短眠週期T_nap。
圖16是根據一些實施例的具有處於短眠模式的又一示例性標頭電力控制機構的記憶體裝置100的圖。如圖16中所示，記 憶體裝置100包括字元線驅動器電路102、胞元陣列104、I/O電路106、以及時序控制單元108。另外，如圖16中所示，記憶體裝置100包括複製VDD_IO 1202、第一電壓偵測器306a、及第二電壓偵測器306b。此外，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，記憶體裝置100可包括較圖16中所示的組件多或少的組件。
I/O電路106被示出為包括第一組件群組1002a及第n組件群組1002n。第一組件群組1002a的標頭由IO_header_1訊號316a控制且第n組件群組1002n的標頭由IO_header_2訊號316b控制。另外，IO_header_1訊號316a由第一電壓偵測器306a產生且IO_header_2訊號316b由第二電壓偵測器306b產生。對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，I/O電路106包括多於兩個組件群組及多於兩個電壓偵測器電路306。
時序控制單元108的第一輸出端子連接至非邏輯電路312的輸入端子。非邏輯電路312的輸出端子連接至VDD電晶體1206的閘極。VDD電晶體1206的源極連接至電源電壓且VDD電晶體1206的汲極連接至複製VDD_IO 1202。第一電壓偵測器306a及第二電壓偵測器306b中的每一者連接至複製VDD_IO 1202。
第一電壓偵測器306a及第二電壓偵測器306b中的每一者與不同的預定電壓位準相關聯。舉例而言，第一電壓偵測器306a與第一預定電壓位準420a相關聯。第一電壓偵測器306a可運作 以因應於複製VDD_IO 1202上的剩餘電壓與第一預定電壓位準420a的比較而產生IO_header_1訊號316a。類似地，第二電壓偵測器306b與第二預定電壓位準420b相關聯。第二電壓偵測器306b可運作以因應於複製VDD_IO 1202上的剩餘電壓與第二預定電壓位準420b的比較而產生IO_header_2訊號316b。第一預定電壓位準420a不同於第二預定電壓位準420b。舉例而言，第一預定電壓位準420a低於或高於第二預定電壓位準420b。
在示例性實施例中，當複製VDD_IO 1202的剩餘電壓降低至第一預定電壓位準420a以下時，第一電壓偵測器306a的輸出端子降低至邏輯低，此使得IO_header_1訊號316a降低至邏輯低。IO_header_1訊號316a降低至邏輯低使得與I/O電路106的第一組件群組1002a相關聯的標頭或標頭的一些部分切斷。類似地，當複製VDD_IO 1202的剩餘電壓降低至第二預定電壓位準420b以下時，第二電壓偵測器306b的輸出端子降低至邏輯低，此使得IO_header_2訊號316b降低至邏輯低。IO_header_2訊號316b降低至邏輯低使得與I/O電路106的第二組件群組1002b相關聯的標頭或標頭的一些部分切斷。
圖17是示出根據一些實施例的時脈訊號202及與時脈訊號202對應的圖16所示記憶體裝置100的其他訊號的曲線圖1700。舉例而言，曲線圖1700的第一曲線1702代表時脈訊號202且曲線圖1700的第二曲線1704代表PRE訊號314。曲線圖1700的第三曲線1706代表複製VDD_IO 1202上的剩餘電壓。曲線圖 1700的第四曲線1708代表IO_header_1訊號316a。曲線圖1700的第五曲線1710代表IO_header_2訊號316b。
如曲線圖1700的第一曲線1702及第二曲線1704所示，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。另外，如曲線圖1700的第三曲線1706所示，當PRE訊號314自邏輯高降低至邏輯低時，複製VDD_IO 1202上的剩餘電壓開始降低。在降低至邏輯低後的預定時間之後或者在複製VDD_IO 1202預充電之後PRE訊號314改變為邏輯低。
繼續參照圖17，如曲線圖1700的第四曲線1708所示，當複製VDD_IO 1202上的剩餘電壓在與第一電壓偵測器306a對應的第一電力短眠週期T_nap 1結束時降低至第一預定電壓位準420a以下時，IO_header_1訊號316a自邏輯高改變為邏輯低。此使得I/O電路106的第一組件群組1102a的標頭或標頭的一些部分切斷。另外，如曲線圖1700的第五曲線1710所示，當複製VDD_IO 1202上的剩餘電壓在與第二電壓偵測器306b對應的第二電力短眠週期T_nap 2結束時降低至第二預定電壓位準420b以下時，IO_header_2訊號316b自邏輯高改變為邏輯低。此使得I/O電路106的第二組件群組1102b的標頭或標頭的一些部分切斷。因此，根據示例性實施例，可在時脈循環的不同時間處切斷I/O電路106的不同組件群組(以及字元線驅動器電路102)。
圖18是根據一些實施例的具有處於短眠模式的又一示例性標頭電力控制機構的記憶體裝置100的圖。如圖18中所示，記 憶體裝置100包括字元線驅動器電路102、胞元陣列104、I/O電路106、以及時序控制單元108。另外，如圖18中所示，記憶體裝置100包括複製胞元行1802及電壓偵測器306。此外，對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，記憶體裝置100可包括較圖18中所示的組件多或少的組件。
複製胞元行1802包括多個複製胞元，例如，第一複製胞元1804a1、第二複製胞元1804a2、...、第n複製胞元1804an。所述多個複製胞元中的每一者連接至複製VDD_cell 1806。時序控制單元108的第一輸出端子連接至非邏輯電路312的輸入端子。非邏輯電路312的輸出端子連接至第一胞元電晶體1816的閘極。第一胞元電晶體1816的源極連接至電源電壓(即，VDD)且第一胞元電晶體1816的汲極連接至複製VDD_cell 1806。電壓偵測器306連接至複製VDD_cell 1806且可運作以將複製VDD_cell 1806上的剩餘電壓與預定電壓位準420進行比較。
電壓偵測器306的輸出端子連接至第一非或邏輯電路1818a及第二非或邏輯電路1818b中的每一者的第一輸入端子。對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，電壓偵測器306的輸出端子可連接至記憶體裝置100的其他非或邏輯電路。第一非或邏輯電路1818a及第二非或邏輯電路1818b中的每一者的第二輸入端子連接至時序控制單元108的第一輸出端子。對於此項技術中具有通常知識者而言，在閱讀了本揭露之後將顯而易見的是，時序控制單元108的第一輸出端 子可連接至記憶體裝置100的其他非或邏輯電路。
第一非或邏輯電路1818a的輸出端子連接至第一功率電晶體1820a的閘極且第二非或邏輯電路1818b的輸出端子連接至第二功率電晶體1820b的閘極。第一功率電晶體1820a及第二功率電晶體1820b中的每一者的汲極連接至電源電壓(即，VDD)。第一功率電晶體1820a及第二功率電晶體1820b中的每一者的源極連接至VDD_cell 1810。VDD_cell 1810可運作以向胞元陣列104供應虛擬電力供應訊號。
第一翻轉電晶體(flip transistor)1812的源極連接至電源電壓(即，VDD)且第一翻轉電晶體1812的汲極連接至第二翻轉電晶體1814的源極。第一翻轉電晶體1812的閘極連接至寫入賦能訊號。第二翻轉電晶體1814的閘極連接至第二翻轉電晶體1814的汲極，第二翻轉電晶體1814的汲極連接至VDD_cell 1810。
在示例性實施例中，第一電晶體1816、第一翻轉電晶體1812、第二翻轉電晶體1814、第一功率電晶體1820a、及第二功率電晶體1820b中的每一者是p通道金屬氧化物半導體(p-channel metal oxide semiconductor，pMOS)電晶體。然而，其他類型的電晶體亦處於本揭露的範圍內。舉例而言，第一電晶體1816、第一翻轉電晶體1812、第二翻轉電晶體1814、第一功率電晶體1820a、及第二功率電晶體1820b中的每一者可為MOSFET、nMOS電晶體、或CMOS電晶體。另外，第一電晶體1816、第一翻轉電晶體1812、第二翻轉電晶體1814、第一功率電晶體1820a、及第二功 率電晶體1820b中的每一者是對稱的。亦即，第一電晶體1816、第一翻轉電晶體1812、第二翻轉電晶體1814、第一功率電晶體1820a、及第二功率電晶體1820b中的每一者的源極可為汲極，且汲極可為源極。
為進行讀取操作或寫入操作，時序控制單元108基於時脈訊號202而在第一輸出端子處產生PRE訊號314。當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。PRE訊號上升至邏輯高使得非邏輯電路312的輸出端子且因此第一電晶體1816的閘極降低至邏輯低。此會接通第一電晶體1816，進而將複製VDD_cell 1806連接至電源電壓(即，VDD)，藉此將複製VDD_cell 1806預充電至預定電壓。
在上升至邏輯高後的預定時間之後，PRE訊號314降低至邏輯低，此使得非邏輯電路312的輸出端子且因此第一電晶體1816的閘極上升至邏輯高。此會切斷第一電晶體1816，藉此將複製VDD_cell 1806與電源電壓(即，VDD)斷開連接。在與電源電壓(即，VDD)斷開連接之後，複製VDD_cell 1806開始經由所述多個複製胞元(即，第一複製胞元1804a1、第二複製胞元1804a2、...、第n複製胞元1804an)放電。在示例性實施例中，複製VDD_cell 1806的放電速率相依於連接至複製VDD_cell 1806的所述多個電晶體的數目。
電壓偵測器306連續地將複製VDD_cell 1806上的剩餘電壓與預定電壓位準420進行比較。當複製VDD_cell 1806上的 剩餘電壓高於預定電壓位準420時，電壓偵測器306的輸出端子(即，switch_VDD_cell訊號1808)處於邏輯高。此使得第一非或邏輯電路1818a及第二非或邏輯電路1818b中的每一者的輸出端子降低至邏輯低，此繼而使得第一功率電晶體1820a的閘極及第二功率電晶體1820b的閘極接通。第一功率電晶體1820a及第二功率電晶體1820b的接通使得VDD_cell 1810連接至電源電壓(即，VDD)且胞元陣列104的對應標頭維持接通。
然而，當複製VDD_cell 1806上的剩餘電壓降低至預定電壓位準420以下時，電壓偵測器306的輸出端子(即，switch_VDD_cell訊號1808)降低至邏輯低。此使得第一非或邏輯電路1818a及第二非或邏輯電路1818b中的每一者的輸出端子上升至邏輯高，此繼而使得第一功率電晶體1820a的閘極及第二功率電晶體1820b的閘極切斷。第一功率電晶體1820a及第二功率電晶體1820b的切斷使得VDD_cell 1810與電源電壓(即VDD)斷開連接且胞元陣列104的對應標頭切斷。因此，根據示例性實施例，當複製VDD_cell 1806上的剩餘電壓降低至預定電壓位準420以下時，胞元陣列104的標頭或標頭的一部分被切斷。
圖19A是示出根據一些實施例的第一頻率的時脈訊號202及與第一頻率的時脈訊號202對應的圖18所示記憶體裝置100的其他訊號的曲線圖1900。舉例而言，曲線圖1900的第一曲線1902代表時脈訊號202且曲線圖1900的第二曲線1904代表PRE訊號314。曲線圖1900的第三曲線1906代表複製VDD_cell 1806 上的電壓，且曲線圖1900的第四曲線1908代表VDD_cell 1810上的電壓。
如圖19A的曲線圖1900的第一曲線1902及第二曲線1904所示，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。另外，如曲線圖1900的第三曲線1906所示，當PRE訊號314自邏輯高降低至邏輯低時，複製VDD_cell 1806上的剩餘電壓開始降低。然而，如第三曲線1906所示，複製VDD_cell 1806上的剩餘電壓在下一時脈循環開始之前不降低至預定電壓位準420以下。且當時脈訊號202在下一時脈循環內上升至邏輯高時，複製VDD_cell 1806上的剩餘電壓開始上升。因此，如第四曲線1908所示，VDD_cell 1810上的電壓維持處於邏輯高。因此，當時脈訊號202的循環週期小於電力短眠週期T_nap時，胞元陣列104的標頭維持接通。
圖19B是示出根據一些實施例的第二頻率的時脈訊號202及與第二頻率的時脈訊號202對應的記憶體裝置100的其他訊號的曲線圖1950。舉例而言，曲線圖1950的第一曲線1952代表第二頻率的時脈訊號202且曲線圖1950的第二曲線1954代表PRE訊號314。曲線圖1950的第三曲線1956代表複製VDD_cell 1806上的電壓。曲線圖1950的第四曲線1958代表switch_VDD_cell訊號1808。曲線圖1950的第五曲線1960代表VDD_cell 1810的電壓。
如圖19B的第一曲線1952所示，時脈訊號202的第二頻 率低於與圖19A的第一曲線1902相關聯的第一頻率。因此，與第二頻率對應的時脈訊號202的時脈循環週期T2大於第一頻率的時脈循環202的時脈循環週期T1。如曲線圖1950的第三曲線1956所示，較長的時脈循環週期為複製VDD_cell 1806上的電壓降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期T_nap)。如曲線圖1950的第四曲線1958所示，此使得switch_VDD_cell訊號1808在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。因應於此，如曲線圖1950的第五曲線1960所示，VDD_cell 1810的電壓在電力短眠週期T_nap結束時自邏輯高改變為邏輯低。VDD_cell 1810上的電壓改變為邏輯低使得切斷胞元陣列104的標頭或標頭的一些部分。
繼續參照圖19B，如曲線圖1950的第二曲線1954所示，在第一時脈循環週期結束時，PRE訊號314因應於下一時脈循環的開始而自邏輯低上升至邏輯高。如曲線圖1950的第三曲線1956所示，PRE訊號314改變為邏輯高使得複製VDD_cell 1806充電。隨著複製VDD_cell 1806充電，複製VDD_cell 1806上的剩餘電壓上升至預定電壓位準420以上。因此，如曲線圖1950的第四曲線1958所示，switch_VDD_cell訊號1808自邏輯低改變為邏輯高。另外，如曲線圖1950的第五曲線1960所示，VDD_cell 1810上的電壓自邏輯低改變為邏輯高。VDD_cell 1810上的電壓上升至邏輯高使得胞元陣列104的標頭接通。因此，胞元陣列104的標頭自電力短眠週期T_nap的結束至時脈訊號202的循環週期的結束被切 斷。
圖20是示出根據一些實施例的時脈訊號202及連接至複製VDD_cell 1806的不同數目的所述多個複製胞元對應的圖18所示記憶體裝置100的其他訊號的曲線圖2000。舉例而言，曲線圖2000的第一曲線2002代表時脈訊號202且曲線圖2000的第二曲線2004代表PRE訊號314。曲線圖2000的第三曲線2006代表具有第一多個複製胞元的複製VDD_cell 1806上的電壓。曲線圖2000的第四曲線2008代表具有第二多個複製胞元的複製VDD_cell 1806上的電壓。曲線圖2000的第五曲線2010代表具有第一多個複製胞元的switch_VDD_cell訊號1808。曲線圖2000的第六曲線2012代表具有第二多個複製胞元的switch_VDD_cell訊號1808。曲線圖2000的第七曲線2014代表具有第一多個複製胞元的VDD_cell 1810上的電壓。曲線圖2000的第八曲線2016代表具有第二多個複製胞元的VDD_cell 1810上的電壓。第二多個複製胞元包括較第一多個複製胞元大的數目的複製胞元。
如圖20的曲線圖2000的第一曲線2002及第二曲線2004所示，當時脈訊號202上升至邏輯高時，PRE訊號314上升至邏輯高。另外，如第三曲線2006及第四曲線2008所示，當PRE訊號314降低至邏輯低時，複製VDD_cell 1806上的剩餘電壓開始降低。然而，如第三曲線2006及第四曲線2008所示，具有第一多個複製胞元的複製VDD_cell 1806上的剩餘電壓以較具有第二多個複製胞元的複製VDD_cell 1806慢的速率降低。
如曲線圖2000的第三曲線2006所示，較慢的放電速率不為具有第一多個複製胞元的複製VDD_cell 1806上的剩餘電壓在下一時脈循環開始之前降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期T_nap)。且當時脈訊號202在下一時脈循環內上升至邏輯高時，具有第一多個VDD電晶體的複製VDD_cell 1806上的剩餘電壓繼續保持高於預定電壓位準420。因此，如第五曲線2010所示，switch_VDD_cell訊號1808維持處於邏輯高。且擴展而言，VDD_cell 1810上的電壓維持處於邏輯高。因此，胞元陣列104的標頭或標頭的一些部分在下一時脈循環開始之前均不被切斷。亦即，當時脈訊號202的循環週期小於電力短眠週期T_nap時，胞元陣列104的標頭維持接通。
相反，如曲線圖2000的第四曲線2008所示，較快的放電速率為具有第二多個複製胞元的複製VDD_cell 1806上的剩餘電壓在下一時脈循環開始之前降低至預定電壓位準420以下提供足夠的時間(即，電力短眠週期T_nap)。因此，如第六曲線2010所示，switch_VDD_cell訊號1808自邏輯高降低至邏輯低。且擴展而言，VDD_cell 1810上的電壓在電力短眠週期T_nap結束時降低至邏輯低。VDD_cell 1810上的電壓改變為邏輯低使得切斷胞元陣列104的標頭或標頭的一些部分。
繼續參照圖20，如曲線圖2000的第二曲線2004所示，在第一時脈循環週期結束時，PRE訊號314因應於下一時脈循環的開始而自邏輯低上升至邏輯高。如曲線圖2000的第四曲線2008 所示，PRE訊號314上升至邏輯高使得具有第二多個複製胞元的複製VDD_cell 1806預充電。隨著具有第二多個複製胞元的複製VDD_cell 1806預充電，具有第二多個複製胞元的複製VDD_cell 1806上的剩餘電壓上升至預定電壓位準420以上。因此，如曲線圖2000的第六曲線2012及第八曲線2016所示，switch_VDD_cell訊號1808及VDD_胞元1810上的電壓自邏輯低改變為邏輯高。VDD_cell 1810上的電壓上升至邏輯高使得胞元陣列104的標頭或標頭的部分接通。因此，胞元陣列104的標頭自電力短眠週期T_nap的結束至時脈訊號202的循環週期的結束被切斷。
在示例性實施例中，對於相同頻率的時脈訊號202，連接至複製VDD_cell 1806的更大數目的複製胞元會增加複製VDD_cell 1806的放電速率，藉此減小電力短眠週期T_nap。因此，根據示例性實施例，可藉由控制連接至胞元的複製行1802的複製VDD_cell 1806的所述多個複製胞元的數目來控制電力短眠週期T_nap。
圖21是示出根據一些實施例的用於操作記憶體裝置的方法2100的流程圖。舉例而言，圖21是示出用於操作如上參照圖1至圖20所述的記憶體裝置100的方法2100的流程圖。可由連接至儲存裝置的處理器來實行方法2100。另外，可將方法2100作為指令儲存於儲存裝置(例如非暫態資料儲存裝置或非暫態電腦可讀取媒體)上，所述指令在由處理器執行時可使處理器實行方法2100。
在方法2100的方塊2110處，接收時脈訊號。時脈訊號的每一時脈循環啟動記憶體裝置中的寫入操作或讀取操作。舉例而言，接收時脈訊號202且時脈訊號202的每一時脈循環啟動記憶體裝置100中的讀取操作或寫入操作。
在方法2100的方塊2120處，確定電力短眠週期。舉例而言，藉由確定位元線BL及互補位元線BLB的剩餘電壓的邏輯或來確定電力短眠週期T_nap。在一些實例中，藉由將複製位元線BL上的剩餘電壓與預定電壓位準420進行比較來確定電力短眠週期T_nap。在其他實例中，藉由將複製互補位元線BLB上的剩餘電壓與預定電壓位準420進行比較來確定電力短眠週期T_nap。
在方法2100的方塊2130處，確定電力短眠週期小於時脈訊號的時脈循環週期。在方法2100的方塊2140處，因應於確定電力短眠週期小於時脈循環週期而產生標頭控制訊號204。標頭控制訊號204將記憶體裝置的組件的標頭斷開。舉例而言，因應於確定電力短眠週期小於時脈循環週期而產生IO_header訊號316及WL_header訊號602。IO_header訊號316及WL_header訊號602分別切斷I/O電路106的標頭或標頭的一些部分及字元線驅動器電路102的標頭或標頭的一些部分。
根據示例性實施例，一種操作記憶體裝置的方法包括：接收時脈訊號，其中所述時脈訊號的每一時脈循環啟動記憶體裝置中的寫入操作或讀取操作；確定電力短眠週期；確定所述電力短眠週期小於所述時脈訊號的時脈循環週期；以及因應於確定所 述電力短眠週期小於所述時脈循環週期而產生標頭控制訊號，其中所述標頭控制訊號將所述記憶體裝置的組件的標頭斷開。
在相關實施例中，確定所述電力短眠週期包括確定所述記憶體裝置的位元線對的預充電與所述位元線對上的電荷降低至預定位準以下的時間之間的時間週期。
在相關實施例中，所述的方法更包括：因應於確定所述電力短眠週期小於所述時脈循環週期而產生所述標頭控制訊號，其中所述標頭控制訊號切斷所述記憶體裝置的輸入/輸出電路的標頭。
在相關實施例中，確定所述電力短眠週期包括：確定複製位元線的預充電與所述複製位元線上的電荷降低至預定位準以下的時間之間的時間週期。
在相關實施例中，所述的方法更包括：因應於確定所述電力短眠週期小於所述時脈循環週期而產生所述標頭控制訊號，其中所述標頭控制訊號將所述記憶體裝置的輸入/輸出電路標頭斷開。
在相關實施例中，所述的方法更包括：因應於確定所述電力短眠週期小於所述時脈循環週期而產生所述標頭控制訊號，其中所述標頭控制訊號將所述記憶體裝置的字元線驅動器電路標頭斷開。
在相關實施例中，所述複製位元線連接至至少一個第一類型的記憶體胞元及至少一個第二類型的記憶體胞元。
在相關實施例中，所述至少一個第一類型的記憶體胞元被強制在Q節點處儲存位元值0及在Qbar節點處儲存位元值1，且其中所述至少一個第二類型的記憶體胞元被強制在所述Q節點處儲存所述位元值1及在所述Qbar節點處儲存所述位元值0。
在相關實施例中，確定所述電力短眠週期包括：確定第一電力短眠週期，所述第一電力短眠週期包括複製位元線的預充電與所述複製位元線上的電荷降低至第一預定位準以下的時間之間的第一時間週期；以及確定第二電力短眠週期，所述第二電力短眠週期包括所述複製位元線的預充電與所述複製位元線上的電荷降低至第二預定位準以下的時間之間的第二時間週期。
在相關實施例中，所述的方法更包括：因應於確定所述第一電力短眠週期小於所述時脈循環週期而產生第一標頭控制訊號，其中所述第一標頭控制訊號將所述記憶體裝置的輸入/輸出電路標頭的第一部分斷開；以及因應於確定所述第二電力短眠週期小於所述時脈循環週期而產生第二標頭控制訊號，其中所述第二標頭控制訊號將所述輸入/輸出電路標頭的第二部分斷開。
在示例性實施例中，一種操作記憶體裝置的設備包括：儲存裝置；以及處理單元，連接至所述儲存裝置，所述處理單元能夠運作以：確定複製位元線的預充電與所述複製位元線上的剩餘電荷降低至預定位準以下的時間之間的時間週期；確定所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至所述預定位準以下的時間之間的所述時間週期小於時脈訊號的時脈 循環週期，其中所述時脈訊號的每一時脈循環啟動記憶體裝置的胞元陣列中的寫入操作或讀取操作；以及因應於確定所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至所述預定位準以下的時間之間的所述時間週期小於所述時脈循環週期，切斷所述記憶體裝置的組件的標頭。
在相關實施例中，所述處理單元能夠運作以確定所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至所述預定位準以下的時間之間的所述時間週期小於所述時脈循環週期包括：所述處理單元能夠運作以連續地將所述複製位元線上的所述剩餘電荷與所述預定位準進行比較。
在相關實施例中，所述處理單元更能夠運作以當所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至所述預定位準以下的時間之間的所確定的所述時間週期小於所述時脈循環週期時產生標頭控制訊號，其中所述標頭控制訊號將輸入/輸出電路標頭斷開。
在相關實施例中，所述處理單元更能夠運作以：確定所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至第一預定位準以下的時間之間的第一時間週期；以及確定所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至第二預定位準以下的時間之間的第二時間週期。
在相關實施例中，所述處理單元更能夠運作以：因應於確定所述第一時間週期小於所述時脈循環週期而產生第一標頭控 制訊號，其中所述第一標頭控制訊號將與所述胞元陣列相關聯的輸入/輸出電路標頭的第一部分斷開；以及因應於確定所述第二時間週期小於所述時脈循環週期而產生第二標頭控制訊號，其中所述第二標頭控制訊號將所述輸入/輸出電路標頭的第二部分斷開。
在相關實施例中，複製供電電壓端子連接至多個電晶體，其中所述多個電晶體能夠運作以自所述複製供電電壓端子對預充電電壓進行放電。
根據示例性實施例，一種記憶體裝置包括：胞元陣列，包括多個位元胞元；字元線驅動器，連接至所述胞元陣列，其中所述字元線驅動器能夠運作以因應於用於讀取操作或寫入操作的時脈訊號而選擇所述胞元陣列的字元線並將所選擇的所述字元線充電至預定電壓；輸入/輸出電路，連接至所述胞元陣列，所述輸入/輸出電路能夠運作以自所述胞元陣列讀取資料以及將資料寫入至所述胞元陣列中；以及電力控制電路，連接至所述胞元陣列、所述字元線驅動器、及所述輸入/輸出電路中的每一者，其中所述電力控制電路能夠運作以選擇性地將以下中的至少一者的標頭斷開：所述胞元陣列、所述字元線驅動器、及所述輸入/輸出電路。
在相關實施例中，所述電力控制電路能夠運作以選擇性地將以下中的至少一者的所述標頭斷開：所述胞元陣列、所述字元線驅動器、及所述輸入/輸出電路包括所述電力控制電路能夠運作以：確定電力短眠週期；確定所述電力短眠週期小於時脈訊號的時脈循環週期；以及因應於確定所述電力短眠週期小於所述時 脈循環週期而產生標頭控制訊號，其中所述標頭控制訊號將以下中的至少一者的所述標頭斷開：所述胞元陣列、所述字元線驅動器、及所述輸入/輸出電路。
在相關實施例中，所述電力控制電路能夠運作以確定所述電力短眠週期包括：所述電力控制電路能夠運作以確定用於所述字元線驅動器的複製供電電壓端子的預充電與所述複製供電電壓端子上的電荷降低至預定位準以下的時間之間的時間週期。
在相關實施例中，所述電力控制電路能夠運作以確定所述電力短眠週期包括：所述電力控制電路能夠運作以確定用於所述胞元陣列的複製供電電壓端子的預充電與所述複製供電電壓端子上的電荷降低至預定位準以下的時間之間的時間週期。
本揭露概述了各種實施例，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100：記憶體裝置 102：字元線驅動器電路 102a：字元線驅動器標頭/標頭 104：胞元陣列 104a：標頭/胞元陣列標頭 106：輸入/輸出（I/O）電路 106a：I/O標頭/標頭 108：時序控制單元 110：電力控制電路

Claims (10)

  1. 一種操作記憶體裝置的方法，包括：接收時脈訊號，其中所述時脈訊號的每一時脈循環啟動所述記憶體裝置中的寫入操作或讀取操作；確定電力短眠週期；確定所述電力短眠週期小於所述時脈訊號的時脈循環週期；以及因應於確定所述電力短眠週期小於所述時脈循環週期而產生標頭控制訊號，其中所述標頭控制訊號將所述記憶體裝置的組件的標頭斷開。
  2. 如請求項1所述的方法，其中確定所述電力短眠週期包括確定所述記憶體裝置的位元線對的預充電與所述位元線對上的電荷降低至預定位準以下的時間之間的時間週期。
  3. 如請求項1所述的方法，更包括：因應於確定所述電力短眠週期小於所述時脈循環週期而產生所述標頭控制訊號，其中所述標頭控制訊號切斷所述記憶體裝置的輸入/輸出電路的標頭。
  4. 如請求項1所述的方法，其中確定所述電力短眠週期包括：確定複製位元線的預充電與所述複製位元線上的電荷降低至預定位準以下的時間之間的時間週期。
  5. 如請求項4所述的方法，更包括：因應於確定所述電力短眠週期小於所述時脈循環週期而產生所述標頭控制訊號， 其中所述標頭控制訊號將所述記憶體裝置的輸入/輸出電路標頭斷開。
  6. 一種操作記憶體裝置的設備，包括：儲存裝置；以及處理單元，連接至所述儲存裝置，其中所述處理單元能夠運作以：確定複製位元線的預充電與所述複製位元線上的剩餘電荷降低至預定位準以下的時間之間的時間週期；確定所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至所述預定位準以下的時間之間的所述時間週期小於時脈訊號的時脈循環週期，其中所述時脈訊號的每一時脈循環啟動所述記憶體裝置的胞元陣列中的寫入操作或讀取操作；以及因應於確定所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至所述預定位準以下的時間之間的所述時間週期小於所述時脈循環週期，切斷所述記憶體裝置的組件的標頭。
  7. 如請求項6所述的設備，其中所述處理單元能夠運作以確定所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至所述預定位準以下的時間之間的所述時間週期小於所述時脈循環週期包括：所述處理單元能夠運作以連續地將所述複製位元線上的所述剩餘電荷與所述預定位準進行比較。
  8. 如請求項6所述的設備，其中所述處理單元更能夠運作以當所述複製位元線的預充電與所述複製位元線上的所述剩餘電荷降低至所述預定位準以下的時間之間的所確定的所述時間週期小於所述時脈循環週期時產生標頭控制訊號，其中所述標頭控制訊號將輸入/輸出電路標頭斷開。
  9. 一種記憶體裝置，包括：胞元陣列，包括多個位元胞元；字元線驅動器，連接至所述胞元陣列，其中所述字元線驅動器能夠運作以因應於用於讀取操作或寫入操作的時脈訊號而選擇所述胞元陣列的字元線並將所選擇的所述字元線充電至預定電壓；輸入/輸出電路，連接至所述胞元陣列，所述輸入/輸出電路能夠運作以自所述胞元陣列讀取資料以及將資料寫入至所述胞元陣列中；以及電力控制電路，連接至所述胞元陣列、所述字元線驅動器、及所述輸入/輸出電路中的每一者，其中所述電力控制電路能夠運作以選擇性地將以下中的至少一者的標頭斷開：所述胞元陣列、所述字元線驅動器、及所述輸入/輸出電路。
  10. 如請求項9所述的記憶體裝置，其中所述電力控制電路能夠運作以選擇性地將以下中的至少一者的所述標頭斷開：所述胞元陣列、所述字元線驅動器、及所述輸入/輸出電路包括所述電力控制電路能夠運作以： 確定電力短眠週期；確定所述電力短眠週期小於時脈訊號的時脈循環週期；以及因應於確定所述電力短眠週期小於所述時脈循環週期而產生標頭控制訊號，其中所述標頭控制訊號將以下中的至少一者的所述標頭斷開：所述胞元陣列、所述字元線驅動器、及所述輸入/輸出電路。
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