JP2022503766A - パッケージング方法及びパッケージング構造 - Google Patents

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Abstract

Figure 2022503766000001
本発明は、パッケージング方法及びパッケージング構造を提供し、前記パッケージング方法では、まず、キャップウェハ内に溝を形成し、前記溝内に犠牲層が形成され、次に、第１デバイスを前記犠牲層上に作製し、且つ第１デバイスが形成される前記キャップウェハの表面をフリップの方式で基板ウェハ上に接合し、前記キャップウェハ上の第１デバイスの密封と基板ウェハ上の第２デバイスとの電気的接続を実現し、次に、犠牲層を除去して前記第１デバイスの動作に必要なキャビティを形成する。本発明の技術的解決手段は、２枚のウェハを使用すれば、従来の３枚のウェハパッケージング構造を完了することができ、コストを低減させ、製品の集積度を向上させ、且つプロセスの難易度を低減させることができる。
【選択図】図２

Description

本発明は、パッケージングの技術分野に関し、特にパッケージング方法及びパッケージング構造に関する。
マイクロエレクトロメカニカルシステム（Ｍｉｃｒｏ－Ｅｌｅｃｔｒｏ－Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ、ＭＥＭＳ）デバイスは、小型化、集積化、高性能、低コストの特徴を備え、自動車、航空宇宙、衛星航法、信号処理、生物学などの分野に広く応用されている。しかし、多くのＭＥＭＳデバイスは、真空環境又は不活性ガス気密環境下で動作する必要があるが、シェルアンドチューブレベルの真空パッケージングのコストが高く、ＭＥＭＳデバイスの低コストのニーズを満たすことができない。近年、ＭＥＭＳデバイスの発展に伴い、ウェハレベルパッケージング（Ｗａｆｅｒ－Ｌｅｖｅｌ Ｐａｃｋａｇｉｎｇ、ＷＬＰ）プロセス技術が徐々に発展して来て、ＭＥＭＳデバイスのパッケージングコストを大幅に低減させる。
図１に示すように、ＭＥＭＳデバイスによく使用されているウェハレベルパッケージング方法は、まず、真空環境の下で、ＭＥＭＳデバイス１０２の作製を完了した被パッケージングウェハ１０１の第２表面と、ＣＭＯＳデバイス１００ａを有するＣＭＯＳウェハ１００とを位置合わせして接合し、次に、真空環境の下で、溝１０３構造を有するキャップウェハ（Ｃａｐ ｗａｆｅｒ）１０４と、前記被パッケージングウェハ１０１の第１表面とを位置合わせして接合し、溝１０３によってＭＥＭＳデバイス１０２のパッケージングキャビティを構成し、該ＭＥＭＳデバイス１０２へのウェハレベル真空パッケージングを完了し、次に、ダイシングによって独立したパッケージングされたＭＥＭＳ製品を形成するステップを含む。ＣＭＯＳウェハ１００は、ＭＥＭＳデバイス１０２のために必要な種々の回路を提供するために用いられるが、キャップウェハ１０４は、ＭＥＭＳデバイス１０２のために専門的に真空キャッピングする。
しかしながら、このようなＭＥＭＳデバイスのパッケージング方法には、次のような欠点がある。
１、該製品は、実現するために３枚のウェハを必要として、コストが高く、且つ超薄型の製品の作製に役立たない。
２、中間のウェハ上で、ＭＥＭＳデバイスの全ての構造を作製する必要があり、該ＭＥＭＳデバイスが復雑な場合、作製プロセスの難易度が高く、製品の集積度の向上に役立たない。
３、ＭＥＭＳデバイスの一部又は全ては、一般的に高温又は特別なプロセスによる作製を必要とするから、これらの部分は、ＣＭＯＳ回路構造の作製と同じプラットフォームで集積できず、３枚のウェハで実現する時、ウェハの有効利用率が低くなる。
本発明の目的の１つは、ウェハの数量を減少することができ、ウェハの利用率の向上及びコストの低減に役立つパッケージング方法及びパッケージング構造を提供することにある。
本発明の別の目的は、製品の集積度を向上させ、且つ複雑なデバイスの作製プロセスの難易度を低減させることができるパッケージング方法及びパッケージング構造を提供することにある。
上記目的を実現するために、本発明は、
キャップウェハを提供するステップであって、前記キャップウェハ内に溝が形成され、前記溝内に犠牲層が形成され、且つ前記犠牲層上に第１デバイスが形成されるステップと、
第２デバイスが形成される基板ウェハを提供するステップと、
前記第１デバイスが前記第２デバイスと電気的に接続されるように、前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合するステップと、
前記キャップウェハの前記基板ウェハと背向する片側から前記犠牲層を除去し、キャビティを前記キャップウェハと前記基板ウェハとの間に形成するステップであって、前記第１デバイスが前記キャビティ内に位置するステップと、を含むパッケージング方法を提供する。
選択的に、前記犠牲層を前記溝内に形成する前に、先に保護層を前記溝の側壁と底壁に形成する。
選択的に、前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合する前に、第１接合構造を前記第１デバイス上に形成するとともに前記第１接合構造に対応する第２接合構造を前記第２デバイス上に形成し、前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合するときに、前記第１接合構造と前記第２接合構造とを位置合わせして接合することにより、電気的接続を形成する。
選択的に、前記第１接合構造と前記第２接合構造の材料は、それぞれＡｌ、Ｇｅ、Ｃｕ、Ａｕ、Ｎｉ、Ｓｎ及びＡｇのうちの少なくとも１つを含む。
選択的に、
前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合する前に、第１密封リングを前記溝の外周側の前記キャップウェハの表面上に位置するように前記第１デバイスが形成される前記キャップウェハの表面上に形成するステップと、第２密封リングを前記第１密封リングに対応するとともに前記第２デバイスの外周側の前記基板ウェハの表面上に位置するように前記第２デバイスが形成される前記基板ウェハの表面上に形成するステップと、をさらに含み、
前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合するときに、前記第１密封リングと前記第２密封リングとを位置合わせして接合することにより、前記キャビティを封止する。
選択的に、前記第１密封リングと前記第２密封リングの材料は、絶縁媒体又は金属である。
選択的に、前記パッケージング方法は、
前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合する前又は後に、前記キャップウェハの前記基板ウェハと背向する片側から前記キャップウェハをエッチングすることにより、前記犠牲層を露出させる少なくとも１つの開放孔を形成し、前記開放孔によって、前記キャップウェハの前記基板ウェハと背向する片側から前記犠牲層を除去するステップと、
前記犠牲層を除去した後に、前記キャップウェハの前記基板ウェハと背向する片側から前記開放孔を密封し、前記第１デバイスを前記キャビティ内に密封するステップと、をさらに含む。
選択的に、前記キャップウェハをエッチングして前記開放孔を形成する前に、前記キャップウェハの前記基板ウェハと背向する片側から前記キャップウェハを薄型化する。
選択的に、
前記第１デバイスは、独立型デバイスの全てを含み、前記第２デバイスは、前記独立型デバイスの動作をサポートする回路構造を含み、
又は、前記第１デバイスは、独立型デバイスの一部を含み、前記第２デバイスは、前記独立型デバイスの他部を含み、前記第１デバイスと前記第２デバイスとを電気的に接続することにより前記独立型デバイスが形成される。
選択的に、前記独立型デバイスはＭＥＭＳデバイスである。
本発明は、
溝が形成され、前記溝内に除去可能な犠牲層が形成され、前記犠牲層上に第１デバイスが形成されるキャップウェハと、
第２デバイスが形成される基板ウェハと、を含み、
前記第１デバイスが形成される前記キャップウェハの表面が、前記第２デバイスが形成される前記基板ウェハの表面と接合され、前記第１デバイスが前記第２デバイスと電気的に接続され、且つ前記犠牲層が除去された後に、前記キャップウェハと前記基板ウェハとの間にキャビティが形成され、前記第１デバイスが前記キャビティ内に位置するパッケージング構造を提供する。
従来の技術と比べると、本発明の技術的解決手段は以下の有益な効果を有する：
本発明のパッケージング方法では、まず、キャップウェハ内に溝を形成し、且つ犠牲層を前記溝内に形成し、次に、第１デバイス（独立型デバイスの構造の全て又は一部であってもよい）を前記犠牲層上に作製し、且つ前記第１デバイスが形成される前記キャップウェハの表面をフリップの方式で第２デバイス（前記独立型デバイスの別の部分の構造又は前記独立型デバイスの動作をサポートする回路構造であってもよい）が形成される基板ウェハの表面上に接合し、前記キャップウェハ上の第１デバイスの密封及び第２デバイスとの電気的接続を実現し、次に、犠牲層を除去してキャップウェハ上の第１デバイスの動作に必要なキャビティを形成する。本発明のパッケージング方法は、キャップウェハと基板ウェハという２つのウェハを使用すれば、従来のキャップウェハ、被集積ウェハ及び基板ウェハという３つのウェハのパッケージング構造を実現することができ、ウェハの利用率を向上させ、且つコストを低減させることができ、超薄製品の作製に役立つと共に、キャップウェハと基板ウェハという２つのウェハ上にそれぞれ対応するデバイスを作製することができるため、製品の集積度の向上に役立ち、特に、複雑なデバイス（すなわち独立型デバイス）を二つの部分に分けて、それぞれキャップウェハと基板ウェハという２つのウェハに作製することができ、これによって、複雑なデバイスの作製のプロセスの難易度を大幅に低減させることができ、例えば、前記複雑なデバイスがＭＥＭＳデバイスの場合、ＭＥＭＳデバイスの中に高温又は特別なプロセスによる作製を必要とする部分を第１デバイスとして、ＭＥＭＳデバイスの他の部分及び前記ＭＥＭＳデバイスの動作をサポートするＣＭＯＳ回路構造を第２デバイスとして使用することができるため、ＭＥＭＳデバイスの第１デバイスの作製は、ＣＭＯＳ回路構造の作製と同じプラットフォームで集積できないという欠点を回避することができる。
本発明のパッケージング構造は、キャップウェハと基板ウェハという２つのウェハを備え、且つキャップウェハ内に溝が形成され、前記溝内に除去可能な犠牲層が形成され、前記犠牲層上に第１デバイスが形成されるため、前記キャップウェハは、真空パッケージングのキャッピング層として用いられるだけでなく、さらにＭＥＭＳなどの独立型デバイスの一部又は全て（すなわち第１デバイス）を作製するためにも用いられ、且つその除去可能な犠牲層がキャップウェハの溝内に形成され、キャップウェハが基板ウェハ上に接合される後に、前記犠牲層を除去すれば、キャップウェハ上の第１デバイスをキャビティ内にパッケージングすることができる。本発明のパッケージング構造は、コストを低減させ、製品の集積度を向上させ、且つ複雑なデバイスのプロセス難易度を低減させることができ、超薄型製品の作製に役立ち、且つＭＥＭＳなどの独立型デバイスの一部又は全てには高温又は特別なプロセスを必要として、ＣＭＯＳデバイス回路と同じプラットフォームで集積できないという欠点を回避することができる。
従来のＭＥＭＳデバイスのウェハレベル真空パッケージング方法におけるデバイスの断面構造の概略図である。 本発明の具体的な実施例におけるパッケージング方法のフローチャートである。 本発明の具体的な実施例のパッケージング方法におけるデバイスの断面構造の模式図である。 本発明の具体的な実施例のパッケージング方法におけるデバイスの断面構造の模式図である。 本発明の具体的な実施例のパッケージング方法におけるデバイスの断面構造の模式図である。 本発明の具体的な実施例のパッケージング方法におけるデバイスの断面構造の模式図である。 本発明の具体的な実施例のパッケージング方法におけるデバイスの断面構造の模式図である。 本発明の具体的な実施例のパッケージング方法におけるデバイスの断面構造の模式図である。 本発明の具体的な実施例のパッケージング方法におけるデバイスの断面構造の模式図である。 本発明の具体的な実施例のパッケージング方法におけるデバイスの断面構造の模式図である。 本発明の具体的な実施例のパッケージング方法におけるデバイスの断面構造の模式図である。
本発明の目的、特徴をより明確かつ分かりやすくするために、以下、本発明の発明を実施するための形態について添付図面に関連してさらに説明するが、本発明との混同を避けるために、当分野で周知のいくつかの技術的特徴については説明されていない。しかしながら、本発明は異なる形式で実現することができ、前記実施例のみに限定されるべきではない。当業者であれば明らかなことは、本発明は、１つ又は複数のこれらの詳細を必要とせずに実施することができる。図面において、明確にするために、層と領域のサイズ及び相対的なサイズが誇張されている可能性がある。最後まで同じ符号は、同じ要素を表す。認識すべきことは、本明細書では、ある物を別の物上に形成する場合、その物の一部又は全ては、別の物内に位置してもよく、又は完全に別の物の表面上に位置してもよく、且つ前記別の物との間には直接接触であってもよく、仲介要素又は層があってもよい。様々な要素、部品、領域、層及び／又は部分は、第１、第２、第３などの用語を使用して説明できるが、これらの要素、部品、領域、層及び／又は部分は、これらの用語に限定されるべきではない。これらの用語は、１つの要素、部品、領域、層及び／又は部分を別の要素、部品、層及び／又は部分と区別するためにのみ用いられる。「…の下に」、「…の下方に」、「下の」、「…の下方の」、「…の上に」、「上の」、「上方の」などの空間的関係用語は、ここで説明を容易にするために使用されてもよく、それにより図に示された１つの要素、又は特徴と他の要素又は特徴との関係を説明する。単数形の「１」、「１つ」及び「前記／該」は、文脈によって他の方式が明確に示されない限り、複数形を含むことをさらに意図している。さらに、認識すべきことは、「構成」及び／又は「含む」という用語は、該明細書で使用される時、前記特徴、ステップ、動作、要素及び／又は部品の存在を決定するが、１つ又は複数の他の特徴、ステップ、動作、要素、部品及び／又はグループの存在又は追加を排除するものではないここで使用される時、「及び／又は」という用語は、関連して記載される項目の任意及びすべての組み合わせを含む。
図２を参照されたいが、本発明の一実施例は、
キャップウェハを提供するステップＳ１であって、前記キャップウェハ内に溝が形成され、前記溝内に犠牲層が形成され、且つ前記犠牲層上に第１デバイスが形成されるステップＳ１と、
第２デバイスが形成される基板ウェハを提供するステップＳ２と、
前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合するステップＳ３であって、前記第１デバイスが前記第２デバイスと電気的に接続されるステップＳ３と、
前記キャップウェハの前記基板ウェハと背向する片側から前記犠牲層を除去し、キャビティを前記キャップウェハと前記基板ウェハとの間に形成するステップＳ４であって、前記第１デバイスが前記キャビティ内に位置するステップＳ４と、を含む、パッケージング方法を提供する。
図３Ａから図３Ｉは本発明の具体的な実施例のパッケージング方法におけるデバイスの断面構造の模式図である。以下、図２及び図３Ａから図３Ｉに関連して本発明の実施例のパッケージング方法を説明する。
図３Ａを参照されたいが、ステップＳ１では、まず、反対して設置される第１表面３００ａ（表面とも呼ばれる）と第２表面３００ｂ（裏面とも呼ばれる）を備えるキャップウェハ３０を提供する。前記キャップウェハ３０は、第１基板３００を含み、前記第１基板３００は、当業者によく知られている任意の適切な基板材料であってもよく、例えば、半導体基板、ガラス基板、石英基板、透明高分子基板、サファイア基板、セラミック基板などであり、前記半導体基板の材料は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ又は他のＩＩＩ／Ｖ化合物半導体のうちの少なくとも１つであってもよく、前記半導体基板は、これらの半導体で構成される多層構造などをさらに含んでもよく、又は絶縁体上シリコン（ＳＯＩ）、絶縁体上積層シリコン（ＳＳＯＩ）、絶縁体上積層ゲルマニウム化シリコン（Ｓ－ＳｉＧｅＯＩ）、絶縁体上ゲルマニウム化シリコン（ＳｉＧｅＯＩ）及び絶縁体上ゲルマニウム（ＧｅＯＩ）などであってもよい。前記第１基板３００は、ダイであってもよい。次に、熱酸化プロセス等を採用して第１基板３００の第１表面３００ａに、キャップウェハ３０の第１表面３００ａを保護する保護層として、酸化層（図示せず）を形成することができる。
次に、引き続き図３Ａを参照されたいが、ステップＳ１では、フォトレジスト塗布、露光、現像等のフォトリソグラフィプロセスを採用し、溝を定義するためのパターン化フォトレジスト層（図示せず）を第１基板３００の第１表面３００ａ上に形成し、且つ前記パターン化フォトレジスト層をマスクとして、前記第１基板３００の第１表面３００ａを所定の深さまでエッチングして溝３００’を形成する。前記溝３００’の断面（すなわち、キャップウェハ３０の第１表面３００ａに平行な断面）の形状は、四角形、六角形、円形又は楕円形等であってもよく、前記溝３００’の縦断面（すなわち、キャップウェハ３０の第１表面３００ａに垂直な断面）の形状は、長方形、正台形、逆台形、Ｕ字状等であってもよい。前記溝３００’の深さは、第１デバイスのパッケージング要件を満たすために、後に形成される第１デバイスに必要なキャビティの深さに依存し、前記溝３００’の深さは、例えば５μｍ～２０μｍであり、具体的には、例えば８μｍ、１０μｍ、１２μｍ、１５μｍ等である。次に、前記パターン化フォトレジスト層を除去する。具体的に実施するときに、エッチング以外の当業者によく知られている他の手段（例えば、レーザーによる溝掘削、ブレードによる切断等）を採用して、溝３００’をキャップウェハ３０内に形成することもできる。
認識すべきことは、本発明の他の実施例では、ステップＳ１では、提供される第１基板３００は、ダイではなく、イオン注入、堆積、エッチングなどの半導体の加工工程によって処理された後の基板材料であってもよく、それは、溝を形成するための領域以外の領域で、様々なデバイスを形成してもよく、金属相互接続構造などを形成してもよく、これらの構造が溝及び後に形成される開放孔を妨げなければよく、これらのデバイスは、メモリ、論理回路、パワーデバイス、バイポーラデバイス、個別のＭＯＳトランジスタなどのアクティブデバイスのうちの少なくとも１つを含んでもよく、発光ダイオードなどの光電デバイスをさらに含んでもよく、さらに、抵抗、容量などの受動デバイスのうちの少なくとも１つを含んでもよい。
引き続き図３Ａと図３Ｂを参照されたいが、ステップＳ１では、溝３００’を形成した後に、犠牲層３０２を気相堆積、スピンコートなどのプロセスを採用して前記溝内に充填することができる。前記犠牲層３０２の材料は、ポリイミド（ＰＩ）、非晶質炭素（α－Ｃ）、酸化シリコン（ＯＸ）、リンドープシリコンガラス（ＰＳＧ）、ボロンドープシリコンガラス（ＢＰＳＧ）などの材料のうちの少なくとも１つを含む。前記犠牲層３０２の材料は、前記キャップウェハ３０の材質と異なる半導体材料のうちの少なくとも１つであってもよく、例えば、前記第１基板３００の材料は単結晶シリコンであり、前記第１基板３００と異なる半導体材料は、ゲルマニウム、アモルファスシリコン、ポリシリコンなどであってもよい。
犠牲層３０２と第１基板３００との間のエッチング選択が大きい場合、後の犠牲層３０２の放出に役立つが、犠牲層３０２を放出するときに、第１基板３００に一定のダメージを与える可能性があるという問題を考えると、本実施例では、犠牲層３０２を溝３００’内に充填する前に、まず、熱酸化プロセス又は化学気相堆積（例えばＰＥＣＶＤ）などのプロセスによって、溝３００’の底壁と側壁上に保護層３０１を被覆し、前記保護層３０１は、溝３００’領域から第１基板３００の第１表面３００ａの一部又は全ての領域にわたって延在し被覆し、後に前記犠牲層３０２を除去するときに、前記第１基板３００を損傷から保護することができる。前記保護層３０１の材質は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、反射防止薄膜、吸着剤などの材料であってもよく、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）などの金属材料であってもよく、さらに、窒化チタン（ＴｉＮ）と窒化モリブデンアルミニウム（ＭｏＡｌＮ）などの金属窒化物材料であってもよい。前記保護層３０１の厚さは、例えば３ｎｍ～５００ｎｍである。
本発明の他の実施例では、前記溝３００’及び前記犠牲層３０２の形成は、上記エッチングと充填のプロセスに限定されず、イオン注入プロセスによって、溝３００’に限定される領域内の第１基板３００の材料を改質し、溝３００’に限定される領域内の第１基板３００の材料を犠牲層３０２に変換してもよく、具体的な過程は次の通りである：まず、前記第１基板３００の第１表面３００ａの所定の領域（すなわち、溝３００’に限定される領域）に不純物イオンを注入し、さらに、アニールプロセスによって、ドーピング領域（図示せず）を形成し、前記不純物イオンは、例えば、第１基板３００の導電型とは逆型のイオンであり、ドーピング濃度は、第１基板３００内のイオンドーピング濃度より大きく、アニール温度は、例えば、９００℃～１１００℃であり、好ましくは１０００℃であり、アニール時間は、例えば、４０分間～６０分間であり、次に、電気化学腐食プロセスによって、第１基板３００の第１表面３００ａのドーピング領域を、犠牲層３０２と犠牲層３０２が位置する溝３００’に変換し、このときに犠牲層３０２は多孔質材料である。
図３Ｃを参照されたいが、ステップＳ２では、次に、対応するレイアウト設計に従って、且つ対応する半導体作製プロセスを採用し、第１デバイス３０３を犠牲層３０２上に作製することができる。前記第１デバイス３０３は、犠牲層３０２の上に形成されるが、犠牲層３０２以外の領域を被覆せず、それによって、後に犠牲層３０２を除去した後に、キャップウェハ３０から完全に分離することができる。
前記第１デバイス３０３は、独立した機能を有する独立型デバイスの一部又は全てであってもよく、それによって、後に提供される基板ウェハ内に前記第１デバイス３０３の動作をサポートするＣＭＯＳ回路を作製し、それによって、高温又は特別なプロセスによる作製を必要とする前記第１デバイス３０３といくつかのＣＭＯＳプロセスとは互換性がなく、同じプラットフォームで集積できないという欠点を回避することができる。
前記第１デバイス３０３は、当業者によく知られている適切なプロセスによって、犠牲層３０２の表面上に形成してもよく、前記第１デバイス３０３に対応する独立型デバイスは、メモリ、論理回路、パワーデバイス、バイポーラデバイス、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）などのアクティブデバイスのうちの少なくとも１つを含んでもよく、さらには、発光ダイオードなどの光電デバイスを含んでもよく、抵抗、容量などのような受動デバイスのうちの少なくとも１つを含んでもよい。前記ＭＥＭＳは、ジャイロスコープ、加速度計、慣性センサ、圧力センサ、流量センサ、変位センサ、電界センサ、電界強度センサ、電流センサ、磁束センサと磁界強度センサ、温度センサ、熱流束センサ、熱伝導率センサ、光変調器、音センサ、ガスセンサ、湿度センサ、イオンセンサ、バイオセンサ等のうちの少なくとも１つを含む。すなわち、１つの前記第１デバイス３０３に対応する独立型デバイスは、１つのコンポーネントのみを含むチップであってもよく、複数の同じ構造のコンポーネントを有するチップであってもよく、さらに、複数の異なる構造及び／又は異なる機能を有するコンポーネントを有するチップであってもよい。
本実施例におけるキャップウェハ３０の第１表面３００ａとは、キャップウェハ３０に犠牲層３０２と第１デバイス３０３が形成される片面を指し、前記第２表面３００ｂとは、前記第１表面３００ａとは反対するキャップウェハ３０の表面を指し、ここで、前記第１表面３００ａを表面と呼び、前記第２表面３００ｂを裏面と呼ぶことができる。本実施例におけるキャップウェハ３０の第１表面３００ａ及び第２表面３００ｂについては、特に明記されていない限り、上記説明を参照する。
図３Ｄを参照されたいが、ステップＳ３では、まず、リフトオフ（Ｌｉｆｔ－ｏｆｆ）プロセス又は典型的なフォトリソグラフィ、エッチングプロセスによって、第１デバイス３０３上に位置する第１接合構造３０７と、前記溝３００’の外周側に位置するキャップウェハ３０の第１表面３００ａ上に位置する第１密封リング３０８とを形成することができる。
前記第１接合構造３０７は、導電性ポスト構造であってもよく、例えば金属導電性ポスト構造であり、その材料は、業界で広く使用されている金属導電材料であってもよく、例えば、Ａｌ、Ｇｅ、Ｃｕ、Ａｕ、Ｎｉ、Ｓｎ、Ｐｔ、Ａｇ及びＷなどの金属材料のうちの少なくとも１つを含む。第１密封リング３０８は、キャビティの封止を実現するために用いられ、その材料は、接合及び密封のために業界で広く使用されているダイアタッチフィルム（ｄｉｅ ａｔｔａｃｈ ｆｉｌｍ、ＤＡＦ）又はドライフィルム等の絶縁媒体、又は金属材料であってもよい。好ましくは、前記第１接合構造３０７と前記第１密封リング３０８の上面（すなわち、キャップウェハ３０の第１表面３００ａと背向する表面）とは面一であり、それによって後の基板ウェハ上の対応する第２接合構造（図３Ｅにおける４０３のように）と第２密封リング（図３Ｅにおける４０４のように）の上面とは面一であり、前記第２接合構造と第２密封リングの作製の難易度を低減させ、且つ後の接合プロセスの難易度を低減させ、接合後の構造の安定性を向上させることに役立つ。また、第１密封リング３０８と前記第１接合構造３０７は、同ときに形成されてもよく、段階的に形成されてもよく、第１密封リング３０８と前記第１接合構造３０７が同ときに形成される場合、第１密封リング３０８と前記第１接合構造３０７とは同じ材料であり、例えばいずれも金属材料であり、且つ第１密封リング３０８が外周側に位置するので、その所在する位置でのキャップウェハ３０と後の第２密封リングの位置での基板ウェハの表面は、一般的にいずれも絶縁媒体で被覆されるので、第１密封リング３０８と後に形成される金属材質の第２密封リングとを接合した後に、該位置でのキャップウェハ３０と基板ウェハとの間の電気的接続を引き起こすことはなく、第１密封リング３０８と前記第１接合構造３０７が段階的に形成される場合、第１密封リング３０８と前記第１接合構造３０７とは異なる材料であってもよく、例えば、前記第１接合構造３０７は金属材料であり、第１密封リング３０８はＤＡＦ又はドライフィルムなどの絶縁媒体である。
典型的な前記リフトオフ（Ｌｉｆｔ－ｏｆｆ）プロセスは、例えば、まず、第１デバイス３０３が形成されるキャップウェハ３０の第１表面３００ａに、接着剤を塗布してフォトリソグラフィを行い、フォトレジスト（図示せず）をパターン化し、特定領域のキャップウェハ３０の第１表面３００ａ及び第１デバイス３０３の表面からそれを露出させ、次に、金属薄膜（図示せず）を作製し、フォトレジストで被覆される領域では、金属薄膜をフォトレジスト上に形成し、フォトレジストで被覆されていない領域では、金属薄膜をキャップウェハ３０の第１表面３００ａ及び第１デバイス３０３の表面上に直接形成し、次に、溶媒を用いて前記フォトレジストを除去し、このときに不要な金属（すなわちフォトレジスト上に形成される金属薄膜）は、フォトレジストの溶解に伴って溶媒中に脱落するが、キャップウェハ３０の第１表面３００ａ及び第１デバイス３０３の表面に直接形成される金属は、残って図形に形成され、すなわち第１接合構造３０７の図形を得るステップを含む。当然、本発明のいくつかの実施例では、該プロセスを採用して前記第１接合構造３０７を形成すると共に、同じ材質の第１密封リング３０８も形成することができ、それによって、第１接合構造３０７と第１密封リング３０８との組み合わせ図形を得て、それによって、プロセスを簡略化することができる。
典型的なフォトリソグラフィ、エッチングプロセスは、例えば、まず、物理気相堆積等のようなプロセスによって、金属薄膜（図示せず）を第１デバイス３０３が形成されるキャップウェハ３０の第１表面３００ａに形成し、次に、金属薄膜上にフォトレジスト（図示せず）を塗布し、且つ露光と現像等のフォトリソグラフィプロセスを行い、フォトレジストをパターン化し、特定の領域の金属薄膜からそれを露出させ、次に、フォトレジストをマスクにして、前記金属薄膜をエッチングし、ポジ型フォトレジストを採用すればポジ型フォトレジストで被覆される金属薄膜部分を残し、ネガ型フォトレジストを採用すればネガ型フォトレジストから露出した金属薄膜部分を残し、残りの金属薄膜を除去することにより、第１接合構造３０７の図形を得るステップを含む。当然、本発明のいくつかの実施例では、該プロセスを採用して前記第１接合構造３０７を形成すると共に、同じ材質の第１密封リング３０８も形成することができ、それによって、第１接合構造３０７と第１密封リング３０８との組み合わせ図形を得て、それによって、プロセスを簡略化することができる。
別の典型的なフォトリソグラフィ、エッチングプロセスは、例えば、層間誘電体層（図示せず）を、第１デバイス３０３を含むキャップウェハ３０の第１表面３００ａ上に堆積し、次に、層間誘電体層上にフォトレジストを塗布し、且つ露光と現像プロセスを行い、フォトレジストをパターン化し、特定領域の層間誘電体層からそれを露出させ、次に、フォトレジストをマスクにして、前記層間誘電体層をエッチングし、第１接合構造３０７及び第１密封リングに必要な開口図形を層間誘電体層内に形成し、次に、金属充填プロセス（例えば、メッキプロセス等）によって、前記開口図形内に金属を充填し、開口図形内に金属を充填するときに、前記層間誘電体層の表面もそれに伴って、一定の厚さの金属で被覆されると、化学機械研磨等のプロセスによって余分な金属を除去することができ、次に、必要に応じて、前記層間誘電体層を除去することができるステップを含む。それによって、最上面が面一である第１接合構造３０７の図形を得る。当然、本発明のいくつかの実施例では、該プロセスを採用して前記第１接合構造３０７を形成すると共に、同じ材質の第１密封リング３０８も形成することができ、それによって、第１接合構造３０７と第１密封リング３０８との組み合わせ図形を得て、それによって、プロセスを簡略化することができる。
図３Ｅを参照されたいが、ステップＳ２では、次に、基板ウェハ４０を提供し、前記基板ウェハ４０は、例えば、ＣＭＯＳなどのデバイスの作製を完了したデバイスウェハであり、それは、第２基板４００と、前記第２基板４００上に形成される第２デバイスとを含んでもよく、前記第２デバイスは、ＣＭＯＳデバイス４０１と、ＣＭＯＳデバイス４０１と電気的に接続される金属相互接続構造４０２とを含んでもよい。前記第１デバイス３０３が独立型デバイスの一部のみである場合、前記第２デバイスは、前記金属相互接続構造４０２と電気的に接続される前記独立型デバイスの別の部分（図示せず）をさらに含んでもよく、基板ウェハ４０とキャップウェハ３０とを接合した後に、前記第２デバイスは、前記第１デバイス３０３と電気的に接続され、完全な独立型デバイスを形成する。例えば、前記独立型デバイスはＭＥＭＳデバイスであり、前記第１デバイス３０３は、ＭＥＭＳデバイスの中に高温又は特別なプロセスによる作製を必要とする構造であり、これらの構造は、ＣＭＯＳと同じプラットフォームで集積できず、前記第２デバイスは、ＭＥＭＳデバイスの別の部分の構造を含み、これらの構造は、ＣＭＯＳと同じプラットフォームで集積でき、それによって、ＭＥＭＳデバイス構造の一部が高温又は特別なプロセスを必要とするから、ＣＭＯＳプロセスと互換性がないという欠点を回避することができる。キャップウェハ３０と接合するための前記基板ウェハ４０の表面には、第１接合構造３０７に対応する第２接合構造４０３と、第１密封リング３０８に対応する第２密封リング４０４がさらに形成される。
前記第２基板４００は、当業者によく知られている任意の適切な基板材料であってもよく、前記第２デバイスは、当業者によく知られている適切な半導体プロセスによって、該第２基板４００の第１表面４００ａ上に形成されてもよく（第１表面４００ａの下に位置する部分をさらに含む）、前記第２デバイスのＣＭＯＳデバイス４０１は、個別のＭＯＳトランジスタであってもよく、複数のＮＭＯＳトランジスタ又は複数のＰＭＯＳトランジスタであってもよく、さらに、ＮＭＯＳトランジスタとＰＭＯＳトランジスタなどの組み合わせであってもよく、前記第２デバイスは、メモリ、論理回路、パワーデバイス、バイポーラデバイスなどのアクティブデバイスのうちの少なくとも１つを含んでもよく、さらには、発光ダイオードなどの光電デバイス及び抵抗、容量などのような受動デバイスのうちの少なくとも１つを含んでもよい。金属相互接続構造４０２は、基板ウェハ６００内の前記第２デバイスの対応するデバイスを外に引き出すために用いられ、キャップウェハ３０内の第１デバイス３０３の動作をサポートし、それにアナログデジタル変換、増幅、記憶、フィルタリングなどの機能を提供するために用いられ、さらには、第１デバイス３０３と電気的に接続されて完全な独立型デバイスを構成することができる。第２密封リング４０４は、第１密封リング３０８とともに、後に形成されるキャビティを外部環境から隔離するように閉鎖するための閉環状構造である。前記第２接合構造４０３は、導電性ポスト構造であってもよく、例えば金属導電性ポスト構造であり、その材料は、業界で広く使用されている金属導電材料であってもよく、例えばＡｌ、Ｇｅ、Ｃｕ、Ａｕ、Ｎｉ、Ｓｎ、Ｐｔ、Ａｇ及びＷなどの金属材料のうちの少なくとも１つを含み、第１接合構造３０７と第２接合構造４０３とを接合した後に、電気的接続を形成することができ、それによって第１デバイス３０３と第２デバイスを電気的に接続する。第２密封リング４０４は第１密封リング３０７と接合され、キャビティの封止を実現するために用いられ、第２密封リング４０４の材料は、接合及び密封のために業界で広く使用されている絶縁媒体（例えばＤＡＦ又はドライフィルム等）又は金属材料であってもよい。また、第２接合構造４０３と第２密封リング４０４は、同ときに形成されてもよく、段階的に形成されてもよく、且つ第２接合構造４０３と第２密封リング４０４の形成プロセスは、第１接合構造３０７と第２密封リング３０８の形成プロセスを参照してもよく、ここでは再度言及しない。
図３Ｆを参照されたいが、ステップＳ３では、キャップウェハ３０を倒置し、キャップウェハ３０の第２表面３００ｂを上に向け、且つキャップウェハ３０の第１表面３００ａと基板ウェハ４０の第１表面４００ａの対応する領域を位置合わせし、さらに、接合プロセスを採用し、キャップウェハ３０の第１表面３００ａを、基板ウェハ４０の第１表面４００ａ（すなわち第２デバイスが形成される表面）上に接合し、この時、第１接合構造３０７と第２接合構造４０３とが位置合わせされて接合され、電気的接続が形成され、それにより第２デバイスと第１デバイス３０３とが電気的に接続され、第２デバイスは、第１デバイス３０３の動作をサポートすることができるか、又は第２デバイスと第１デバイス３０３とを電気的に接続して完全な独立型デバイスを形成することができる。第１密封リング３０８と第２密封リング４０４は、いずれも閉鎖した環状構造（すなわち閉環状構造）であり、両者は、位置合わせされて接合されて物理的接続を形成し、それによって第１デバイス３００を第１密封リング３０８と第２密封リング４０４によって囲んで形成される空間内に囲む。キャップウェハ３０の第１表面３００ａを基板ウェハ４０の第１表面４００ａ上に接合するときに、溶融接合、共晶接合、静電接合等の任意の適切な接合方式を使用することができる。本実施例では、第１デバイス３００は、溝の外周側の第１基板３００の表面に対して多く突出し、第１密封リング３０８と第２密封リング４０４は、前記第１デバイス３０３に必要なキャビティを閉鎖するために用いられるほか、キャップウェハ３０と基板ウェハ４０とを接合する過程において、余分な接合材料が前記キャビティ内に入ることを阻止し（すなわち、第１密封リング３０８と第２密封リング４０４によって囲んで形成される、第１デバイス３０３が位置する空間）、さらには、最終的に形成されるキャビティの形状及び大きさへの影響を回避し、第１デバイス３０３の移動に必要な空間を確保するためにも用いることができる。
図３Ｇを参照されたいが、ステップＳ４では、キャップウェハ３０の第１基板３００が厚いと、開放孔の形成に役立たないため、まず、キャップウェハ３０の第２表面３００ｂを薄型化し、それにより、後の開放孔のエッチングプロセスの難易度を低減させることができ、且つ開放孔のアスペクト比の低減は、充填プロセスの難易度を低減させることに役立つ。次に、典型的なフォトリソグラフィ、エッチングプロセスによって、キャップウェハ３０の第２表面３００ｂを、犠牲層３０２を露出させる表面までエッチングし、少なくとも１つの開放孔３０４を形成し、開放孔３０４の底部から前記犠牲層３０２の表面を露出させる。
本発明の他の実施例では、前記開放孔３０４を形成するステップ（すなわちステップＳ４）は、キャップウェハ３０の第１表面３００ａと基板ウェハ４０の第１表面４００ａとを接合する前に、実行されてもよい。
図３Ｇと図３Ｈを参照されたいが、ステップＳ４では、ドライエッチングプロセス、又はウェットエッチングプロセス、又はドライエッチングとウェットエッチングを組み合わせたプロセスを採用し、各前記開放孔３０４に沿って犠牲層３０２を除去してもよい。明らかに、犠牲層３０２の除去を容易にするために、ステップＳ１で犠牲層３０２を形成するときに、様々な材質の相互間のエッチング選択比を考慮すべきであり、ステップＳ１では、まず、第１基板３００をエッチングして溝３００’を形成し、次に、犠牲層３０２を溝３００’内に充填するときに、前記犠牲層３０２の材質は、好ましくは、ポリイミド（ＰＩ）、アモルファスカーボン（Ｃ）、フォトレジスト（ＰＲ）等のアッシング除去可能な材料であり、この時、保護層３０１を省略してもよく、従って第１デバイス３０３と第１基板３００にいずれも深刻なダメージを与えることがない。本発明のいくつかの実施例では、ステップＳ１では、まず、第１基板３００をエッチングすることによって溝３００’を形成し、次に、犠牲層３０２を溝３００’内に充填する時、犠牲層３０２としてゲルマニウム（Ｇｅ）又は酸化物層を選択してもよく、この時、犠牲層３０２を除去する過程において、第１デバイス３０３と第１基板３００を保護するために、溝３００’の側壁と底壁に保護層３０１を形成する必要がある。本発明の他の実施例では、イオン注入プロセスによって、溝３００’に限定される領域内の第１基板３００の材料を前記犠牲層３０２に変換する時、形成される前記犠牲層３０２の材質は、ポーラスシリコンなどの多孔質の半導体材料であってもよい。
犠牲層３０２が完全に除去された後に、キャップウェハ３０と基板ウェハ４０との間に、第１デバイス３０３を収容するキャビティ３０５が形成され、各開放孔３０４がキャビティ３０５と連通する。保護層３０１は、引き続き保持されてもよく、開放孔３０４を介してさらに除去されてもよい。本実施例では、キャビティ３０５は、実質的に第１密封リング３０８と第２密封リング４０４によって囲んで形成される空間と溝３００’を組み合わせて形成されるものである。
図３Ｈと図３Ｉを参照されたいが、ステップＳ４では、化学気相堆積（ＣＶＤ）プロセスを採用し、より迅速に封口される薄膜材料をキャップウェハ３０の第２表面３００ｂ上に堆積することができ、例えば、エチルオルトシリケート（ＴＥＯＳ）等であり、ホールブロッキング層３０６を形成し、且つ前記ホールブロッキング層３０６が各開放孔３０４を満充填し、且つキャップウェハ３０の第２表面３００ｂ上に被覆され、各前記開放孔３０４の封口を実現し、それにより前記キャビティ３０５を密封し、それを真空キャビティにする。本発明の他の実施例では、さらに、真空環境の下で、ホールブロッキング層３０６としてテープを使用し、前記キャップウェハ３０の第２表面３００ｂに貼り付け、各前記開放孔３０４の封口を実現することができる。
本発明の他の実施例では、第１デバイス３０３に開放されるキャビティ構造を必要とする場合、例えば、第１デバイス３０３がマイクロホンの一部又は全てである場合、３０６を形成して開放孔３０４を密封するステップを省略してもよく、開放孔３０４は、マイクロホンの音孔として機能することができる。
次に、必要に応じて、さらに、キャップウェハ３０の第２表面３００ｂ又は基板ウェハ４０の第２表面（すなわち、キャップウェハ３０と基板ウェハ４０とが接合される後に、基板ウェハ４０のキャップウェハ３０と背向する片側の表面）から、接合されるキャップウェハ３０と基板ウェハ４０をダイシングし、ダイシングトラック及び対応するウェハを形成することができる。
さらに、射出成形材料（図示せず）を射出成形プロセスによって、キャップウェハ３０の第２表面３００ｂ上に被覆することができる。例として、前記射出成形材料は、熱硬化性樹脂を含み、成形過程において軟化又は流動することができ、可塑性を有し、一定の形状に作製することができ、また、化学反応を起こして架橋硬化することができ、フェノール樹脂、尿素アルデヒド樹脂、メラミン－ホルムアルデヒド樹脂、エポキシ樹脂、不飽和樹脂、ポリウレタン、ポリイミド等の熱硬化性樹脂の少なくとも１つを含んでもよい。前記射出成形材料は、キャップウェハ３０と基板ウェハ４０を埋め込むことができ、且つ平坦な上面を有し、それによって、後のコンタクトプラグプロセスに必要なプロセス表面を提供する。
本実施例のパッケージング方法では、まず、キャップウェハ内に溝を形成し、且つ犠牲層を前記溝内に形成し、次に、第１デバイス（独立型デバイスの構造の全て又は一部であってもよい）を前記犠牲層上に作製し、且つ前記第１デバイスが形成される前記キャップウェハの表面をフリップの方式で第２デバイス（前記独立型デバイスの別の部分の構造又は前記独立型デバイスの動作をサポートする回路構造であってもよい）が形成される基板ウェハの表面上に接合し、前記キャップウェハ上の第１デバイスの密封及び第２デバイスとの電気的接続を実現し、次に、犠牲層を除去してキャップウェハ上の第１デバイスの動作に必要なキャビティを形成する。本発明のパッケージング方法は、キャップウェハと基板ウェハという２つのウェハを使用することによって、従来のキャップウェハ、被集積ウェハと基板ウェハという３つのウェハのパッケージング構造を実現することができ、ウェハの利用率を向上させ、且つコストを低減させることができ、超薄製品の作製に役立つとともに、キャップウェハと基板ウェハという２つのウェハ上でそれぞれ対応するデバイスを作製することができるため、製品の集積度の向上に役立ち、特に複雑なデバイス（すなわち独立型デバイス）を二つの部分に分けて、それぞれキャップウェハと基板ウェハという２つのウェハに作製することができ、これによって複雑なデバイスの作製のプロセスの難易度を大幅に低減させることができ、例えば、前記複雑なデバイスがＭＥＭＳデバイスの場合、ＭＥＭＳデバイスの中に高温又は特別なプロセスによる作製を必要とする部分を第１デバイスとして、ＭＥＭＳデバイスの他の部分及び前記ＭＥＭＳデバイスの動作をサポートするＣＭＯＳ回路構造を第２デバイスとして使用することができるため、ＭＥＭＳデバイスの第１デバイスの作製は、ＣＭＯＳ回路構造の作製と同じプラットフォームで集積できないという欠点を回避することができる。
認識すべきことは、上記実施例では、図３Ａと図３Ｂを参照されたいが、ステップＳ１で提供されるキャップウェハ３０内に形成される溝３００’が十分に深い場合、溝３００’内に充填される犠牲層３０２は、溝３００’を満充填しておらず、それによって、犠牲層３０２上に形成される第１デバイス３０３の上面は、溝の外周側の第１基板３００の第１表面３００ａと面一であるか、又は溝の外周側の第１基板３００の第１表面３００ａよりわずかに高くなる（例えば５００ｎｍ以内しか高くない）場合、第１密封リング３０８と第２密封リング４０４の作製を省略してもよく、接着剤又は他の接合材を直接利用し、溝の外周側のキャップウェハ３０と基板ウェハ４０の対向表面（すなわち３００ａと４００ａ）を接合することができ、このときに第１デバイス３０３を構成するために必要なキャビティは、主に溝３００によって形成される。
図３Ｈから図３Ｉを参照されたいが、本発明の一実施例は、パッケージング構造をさらに提供し、プロセスを簡略化し、コストを低減させるために、好ましくは、本発明のパッケージング方法を採用して作製する。
本実施例のパッケージング構造は、接合される２つのウェハ、すなわちキャップウェハ３０と基板ウェハ４０を含む。前記キャップウェハは、反対して設置される第１表面３００ａと第２表面３００ｂを備え、前記キャップウェハ３０の第１表面３００ａ上に溝（図３Ａにおける３００’に示すとおり）が形成され、前記溝内に除去可能な犠牲層３０２が充填され、前記犠牲層３０２上に第１デバイス３０３が形成される。前記基板ウェハ４０は、第２デバイス（ＣＭＯＳデバイス４０１と、ＣＭＯＳデバイスと電気的に接続される金属相互接続構造４０２とを含む）を備え、前記キャップウェハ３０の第１表面３００ａが前記基板ウェハ４０の第１表面４００ａに接合され、且つ前記犠牲層３０２が除去される時、前記キャップウェハ３０と前記基板ウェハ４０との間にキャビティ３０５が形成され、前記第１デバイス３０３が前記キャビティ３０５内に位置し、且つ前記第２デバイスと電気的に接続される。
本実施例では、前記キャップウェハ３０は、当業者によく知られている任意の適切な基板材料であってもよく、例えば半導体、ガラス、石英、透明高分子材料、サファイア、セラミックなどであり、前記キャップウェハ３０の溝の断面（すなわち、キャップウェハ３０の第１表面３００ａに平行な断面）の形状は、四角形、六角形、円形又は楕円形等であってもよく、前記溝３の縦断面（すなわち、キャップウェハ３０の第１表面３００ａに垂直な断面）の形状は、長方形、正台形、逆台形、Ｕ字状等であってもよい。前記溝の深さは、第１デバイス３０３の動作に必要なキャビティの深さ要件を満たす必要があり、例えば５μｍ～２０μｍである。前記キャップウェハ３０には、第１デバイス３０３のほか、他のデバイス、金属相互接続構造などが形成することもでき、これらの構造が溝及び開放孔３０４を妨げなければよく、これらのデバイスは、メモリ、論理回路、パワーデバイス、バイポーラデバイス、個別のＭＯＳトランジスタなどのアクティブデバイスのうちの少なくとも１つを含んでもよく、さらには、発光ダイオードなどの光電デバイス及び抵抗、容量などのような受動デバイスのうちの少なくとも１つを含んでもよい。
前記犠牲層３０２の材料は、ポリイミド（ＰＩ）、非晶質炭素（α－Ｃ）、酸化シリコン（ＯＸ）、リンドープシリコンガラス（ＰＳＧ）、ボロンドープシリコンガラス（ＢＰＳＧ）、及び前記キャップウェハ３０の材料と異なる半導体材料のうちの少なくとも１つを含み、前記キャップウェハ３０の材質と異なる半導体材料は、ゲルマニウム、アモルファスシリコン、又はポリシリコンを含むが、これらに限定されない。前記犠牲層３０２を除去するときに前記キャップウェハ３０を損傷から保護するために、前記犠牲層３０２と前記溝の表面（すなわち溝の側壁と底壁）との間には、保護層３０１が形成され、前記保護層３０１の材質は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、反射防止薄膜、吸着剤などの材料であってもよく、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）などの金属材料、又は窒化チタン（ＴｉＮ）と窒化モリブデンアルミニウム（ＭｏＡｌＮ）などの金属窒化物材料であってもよい。
前記第１デバイス３０３は、犠牲層３０２の上に形成され、犠牲層３０２以外の領域を被覆せず、それによって、犠牲層３０２が除去された後に、キャップウェハ３０から完全に分離することができ、これによって、犠牲層３０２の厚さは、第１デバイス３０３のパッケージング要件を満たすだけでよく、例えば、前記犠牲層３０２は、前記溝を満充填することができ、且つ前記犠牲層３０２が第１デバイス３０３と接触する表面は、前記キャップウェハ３０の第１表面３００ａと面一であるか、又は、前記犠牲層３０２が前記溝内に充填され、且つ第１デバイス３０３と接触する面が、前記キャップウェハ３０の第１表面３００ａよりも低いか、又は、前記犠牲層３０２が前記溝領域内に充填され、且つ第１デバイス３０３と接触する面が、前記キャップウェハ３０の第１表面３００ａよりも高い。前記第１デバイス３０３は、独立した機能を有する独立型デバイスの一部又は全てを含んでもよく、それによって、基板ウェハ内の第２デバイスは、前記第１デバイス３０３の動作をサポートするためのＣＭＯＳ回路を含んでもよく、それによって、高温又は特別なプロセスによる作製を必要とする前記第１デバイス３０３といくつかのＣＭＯＳプロセスとは互換性がなく、同じプラットフォームで集積できないという欠点を回避することができる。前記第１デバイス３０３に対応する独立型デバイスはメモリ、論理回路、パワーデバイス、バイポーラデバイス、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）などのアクティブデバイスのうちの少なくとも１つを含んでもよく、発光ダイオードなどの光電デバイスを含んでもよく、抵抗、容量などのような受動デバイスのうちの少なくとも１つを含んでもよい。前記ＭＥＭＳは、ジャイロスコープ、加速度計、慣性センサ、圧力センサ、流量センサ、変位センサ、電界センサ、電界強度センサ、電流センサ、磁束センサと磁界強度センサ、温度センサ、熱流束センサ、熱伝導率センサ、光変調器、音センサ、ガスセンサ、湿度センサ、イオンセンサ、バイオセンサ等のうちの少なくとも１つを含む。すなわち、１つの前記第１デバイス３０３に対応する独立型デバイスは、１つのコンポーネントのみを含むチップであってもよく、複数の同じ構造のコンポーネントを有するチップであってもよく、複数の異なる構造及び／又は異なる機能を有するコンポーネントを有するチップであってもよい。
本実施例では、前記キャップウェハ３０の第２表面３００ｂ上に、前記犠牲層３０２を露出させる少なくとも１つの開放孔３０４が形成され、前記開放孔３０４は、前記犠牲層３０２が除去された後に前記キャビティ３０５と連通する。選択的に、前記パッケージング構造は、ホールブロッキング層３０６をさらに含み、前記ホールブロッキング層３０６は、少なくとも前記開放孔３０４内に充填される材料層（該材料は、前記開放孔３０４を満充填することができ、且つキャップウェハ３０の第２表面３００ｂ全体上に一定の厚さを被覆する）又は前記キャップウェハ３０の第２表面３００ｂ上に貼り付けられるテープである。
前記基板ウェハ４０は、ＣＭＯＳ等のデバイスの作製を完了したデバイスウェハであり、それは、第２基板４００と、前記第２基板４００上に形成される第２デバイスとを含み、前記第１デバイス３０３が独立型デバイスの全てを含む場合、前記第２デバイスは、前記独立型デバイスの動作をサポートするＣＭＯＳ回路構造を含み、前記ＣＭＯＳ回路構造は、ＣＭＯＳデバイス４０１及び接続される金属相互接続構造４０２を含むが、前記第１デバイス３０３が独立型デバイスの一部を含む場合、前記第２デバイスは、前記独立型デバイスの別の部分と、前記独立型デバイスの動作をサポートするＣＭＯＳ回路構造とを含み、前記第１デバイス３０３は、前記第２デバイスにおける前記独立型デバイスの別の部分と電気的に接続されて前記独立型デバイスを形成し、それによって、前記第１デバイス３０３の作製プロセスといくつかのＣＭＯＳプロセスとは互換性がないという問題を回避することができ、例えば、前記第１デバイス３０３がＭＥＭＳデバイスの中に高温又は特別なプロセスによる作製を必要とする構造である場合、第２デバイスは、前記ＭＥＭＳデバイスの他の構造と、前記ＭＥＭＳデバイスの動作をサポートするＣＭＯＳ回路構造とを含み、キャップウェハ３０と基板ウェハ４０とが接合され、第１デバイス３０３が第２デバイスにおける前記ＭＥＭＳデバイスの他の構造と電気的に接続され、ＭＥＭＳデバイスの完全な構造を構成し、ＭＥＭＳデバイス構造の中に高温又は特別なプロセスによる作製を必要とする構造がＣＭＯＳ回路と同じプラットフォームで集積できないという欠点を回避する。
本実施例では、前記パッケージング構造は、第１接合構造３０７と、第１密封リング３０８と、第２接合構造４０３と、第２密封リング４０４とをさらに含む。前記第１接合構造３０７は、前記第１デバイス３０３上に形成され、前記第１密封リング３０８は、前記犠牲層３０２が位置する溝の外周側の前記キャップウェハ３０の第１表面３００ａ上に形成され、前記第２接合構造４０３は、前記第２デバイス上に形成され、且つ前記第１接合構造３０７と位置合わせされて接合され、第１デバイス３０３と第２デバイスとの間の電気的接続を形成するために用いられ、前記第２密封リング４０３は、前記第２デバイスの外周側の前記基板ウェハ４０の第１表面４００ａ上に形成され、且つ前記第１密封リング３０８と位置合わせされて接合され、キャップウェハ３０と基板ウェハ４０との間の物理的接続を形成するために用いられ、前記第１密封リング３０８と前記第２密封リング４０３は、キャビティ３０５の閉鎖を実現するための閉環状構造であってもよい。
上記から分かるように、本実施例のパッケージング構造は、実質的に半製品構造であり、キャップウェハと基板ウェハという２つのウェハ及び除去可能な犠牲層を備え、前記キャップウェハは、真空パッケージングのキャッピング層として用いられるだけでなく、さらにＭＥＭＳなどの独立型デバイスの一部又は全て（すなわち第１デバイス）を作製するためにも用いられ、且つその除去可能な犠牲層がキャップウェハの溝内に形成され、キャップウェハが基板ウェハ上に接合される後に、前記犠牲層を除去すれば、キャップウェハ上の第１デバイスをキャビティ内にパッケージングすることができる。本発明のパッケージング構造は、コストを低減させ、製品の集積度を向上させ、且つ複雑なデバイスのプロセス難易度を低減させることができ、超薄型製品の作製に役立ち、且つＭＥＭＳなどの独立型デバイスの一部又は全てには高温又は特別なプロセスを必要として、ＣＭＯＳデバイス回路と同じプラットフォームで集積できないという欠点を回避することができる。
本発明の他の実施例では、第１デバイス３０３の全て又は大部分が前記溝によって囲まれる時、前記溝は、十分に深く、且つ第１デバイス３０３の動作に必要な空間を満たすことができ、すなわち、前記キャビティ３０５には主に溝が形成される場合、前記第１密封リング３０８と前記第２密封リング４０３を省略してもよく、溝の外周側のキャップウェハ３０の第１表面３００ａと第２デバイスの外周側の基板ウェハ４０の第１表面４００ａとを接着剤又は他の接合材を介して直接接合する。
明らかに、当業者は、本発明の精神及び範囲から逸脱することなく、発明に対して様々な変更及び変形を行うことができる。したがって、本発明のこれらの変更及び変形が、本発明の特許請求の範囲及び同等の技術の範囲内にある場合、本発明は、これらの変更及び変形を含むことをさらに意図する。
１００－ＣＭＯＳウェハ、１００ａ－ＣＭＯＳデバイス、１０１－被パッケージングウェハ、１０２－ＭＥＭＳデバイス、１０３－溝、１０４－キャップウェハ、
３０－キャップウェハ、３０－第１基板、３００ａ－キャップウェハの第１表面、３００ｂ－キャップウェハの第２表面、３００’－溝、３０１－保護層、３０２－犠牲層、３０３－第１デバイス、３０４－開放孔、３０５－キャビティ、３０６－ホールブロッキング層、３０７－第１接合構造、３０８－第１密封リング、
４０－基板ウェハ、４００－第２基板、４０１－ＣＭＯＳデバイス、４０２－金属相互接続回路構造、４０３－第２接合構造、４０４－第２密封リング

Claims (20)

  1. パッケージング方法であって、
    キャップウェハを提供するステップであって、前記キャップウェハ内に溝が形成され、前記溝内に犠牲層が形成され、且つ前記犠牲層上に第１デバイスが形成されるステップと、
    第２デバイスが形成される基板ウェハを提供するステップと、
    前記第１デバイスが前記第２デバイスと電気的に接続されるように、前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合するステップと、
    前記キャップウェハの前記基板ウェハと背向する片側から前記犠牲層を除去し、キャビティを前記キャップウェハと前記基板ウェハとの間に形成するステップであって、前記第１デバイスが前記キャビティ内に位置するステップと、を含む、
    ことを特徴とするパッケージング方法。
  2. 前記犠牲層を前記溝内に形成する前に、先に保護層を前記溝の側壁及び底壁に形成する、
    ことを特徴とする請求項１に記載のパッケージング方法。
  3. 前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合する前に、第１接合構造を前記第１デバイス上に形成するとともに前記第１接合構造に対応する第２接合構造を前記第２デバイス上に形成し、前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合するときに、前記第１接合構造と前記第２接合構造とを位置合わせして接合することにより、電気的接続を形成する、
    ことを特徴とする請求項１に記載のパッケージング方法。
  4. 前記第１接合構造と前記第２接合構造の材料は、それぞれＡｌ、Ｇｅ、Ｃｕ、Ａｕ、Ｎｉ、Ｓｎ及びＡｇのうちの少なくとも１つを含む、ことを特徴とする請求項３に記載のパッケージング方法。
  5. 前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合する前に、第１密封リングを前記溝の外周側の前記キャップウェハの表面上に位置するように前記第１デバイスが形成される前記キャップウェハの表面上に形成するステップと、第２密封リングを前記第１密封リングに対応するとともに前記第２デバイスの外周側の前記基板ウェハの表面上に位置するように前記第２デバイスが形成される前記基板ウェハの表面上に形成するステップと、をさらに含み、
    前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合するときに、前記第１密封リングと前記第２密封リングとを位置合わせして接合することにより、前記キャビティを封止する、
    ことを特徴とする請求項１～４のいずれか１項に記載のパッケージング方法。
  6. 前記第１密封リングと前記第２密封リングの材料は、絶縁媒体又は金属である、
    ことを特徴とする請求項５に記載のパッケージング方法。
  7. 前記第１デバイスが形成される前記キャップウェハの表面と、前記第２デバイスが形成される前記基板ウェハの表面とを接合する前又は後に、前記キャップウェハの前記基板ウェハと背向する片側から前記キャップウェハをエッチングすることにより、前記犠牲層を露出させる少なくとも１つの開放孔を形成し、前記開放孔によって、前記キャップウェハの前記基板ウェハと背向する片側から前記犠牲層を除去するステップと、
    前記犠牲層を除去した後に、前記キャップウェハの前記基板ウェハと背向する片側から前記開放孔を密封し、前記第１デバイスを前記キャビティ内に密封するステップと、をさらに含む、
    ことを特徴とする請求項１に記載のパッケージング方法。
  8. 前記キャップウェハをエッチングして前記開放孔を形成する前に、前記キャップウェハの前記基板ウェハと背向する片側から前記キャップウェハを薄型化する、
    ことを特徴とする請求項７に記載のパッケージング方法。
  9. 前記第１デバイスは、独立型デバイスの全てを含み、前記第２デバイスは、前記独立型デバイスの動作をサポートする回路構造を含み、
    又は、前記第１デバイスは、前記独立型デバイスの一部を含み、前記第２デバイスは、前記独立型デバイスの他部を含み、前記第１デバイスと前記第２デバイスとを電気的に接続することにより前記独立型デバイスが形成される、
    ことを特徴とする請求項１に記載のパッケージング方法。
  10. 前記独立型デバイスはＭＥＭＳデバイスである、
    ことを特徴とする請求項９に記載のパッケージング方法。
  11. パッケージング構造であって、
    溝が形成され、前記溝内に除去可能な犠牲層が形成され、前記犠牲層上に第１デバイスが形成されるキャップウェハと、
    第２デバイスが形成される基板ウェハと、を含み、
    前記第１デバイスが形成される前記キャップウェハの表面が、前記第２デバイスが形成される前記基板ウェハの表面と接合され、前記第１デバイスが前記第２デバイスと電気的に接続され、且つ前記犠牲層が除去された後に、前記キャップウェハと前記基板ウェハとの間にキャビティが形成され、前記第１デバイスが前記キャビティ内に位置する、
    ことを特徴とするパッケージング構造。
  12. 前記犠牲層と前記溝の内面との間には、保護層がさらに形成される、
    ことを特徴とする請求項１１に記載のパッケージング構造。
  13. 前記第１デバイス上に形成される第１接合構造と、
    前記第２デバイス上に形成され且つ前記第１接合構造と位置合わせされて接合されることで、前記第１デバイスと前記第２デバイスとの電気的接続が行われた第２接合構造と、をさらに含む、
    ことを特徴とする請求項１１に記載のパッケージング構造。
  14. 前記第１接合構造と前記第２接合構造の材料は、それぞれＡｌ、Ｇｅ、Ｃｕ、Ａｕ、Ｎｉ、Ｓｎ及びＡｇのうちの少なくとも１つを含む、
    ことを特徴とする請求項１３に記載のパッケージング構造。
  15. 前記第１デバイスが形成される前記キャップウェハの表面上に形成されるとともに、前記溝の外周側の前記キャップウェハの表面上に位置する第１密封リングと、
    前記第２デバイスが形成される前記基板ウェハの表面上に形成されるとともに、前記第２デバイスの外周側の前記基板ウェハの表面上に位置し、且つ前記第１密封リングと位置合わせされて接合され、前記キャビティを封止する第２密封リングと、をさらに含む、
    ことを特徴とする請求項１１～１４のいずれか１項に記載のパッケージング構造。
  16. 前記第１密封リングと前記第２密封リングの材料は、絶縁媒体又は金属である、
    ことを特徴とする請求項１５に記載のパッケージング構造。
  17. 前記キャップウェハの前記基板ウェハと背向する片側の表面上に、前記犠牲層を露出させる少なくとも１つの開放孔が形成され、前記犠牲層が除去された後に、前記開放孔は、前記キャビティと連通する、
    ことを特徴とする請求項１１に記載のパッケージング構造。
  18. ホールブロッキング層をさらに含み、
    前記ホールブロッキング層は、少なくとも前記開放孔内に充填される材料層であり、又は、前記キャップウェハの前記基板ウェハと背向する片側の表面上に貼り付けられるテープである、
    ことを特徴とする請求項１７に記載のパッケージング構造。
  19. 前記第１デバイスは、独立型デバイスの全てを含み、前記第２デバイスは、前記独立型デバイスの動作をサポートする回路構造を含み、
    又は、前記第１デバイスは、前記独立型デバイスの一部を含み、前記第２デバイスは、前記独立型デバイスの他部を含み、前記第１デバイスと前記第２デバイスとを電気的に接続することにより、前記独立型デバイスが形成される、
    ことを特徴とする請求項１１に記載のパッケージング構造。
  20. 前記独立型デバイスはＭＥＭＳデバイスである、
    ことを特徴とする請求項１９に記載のパッケージング構造。
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