JP2022183861A

JP2022183861A - パワー半導体装置

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Publication number: JP2022183861A
Application number: JP2021091366A
Authority: JP
Inventors: 寿志小田; Hisashi Oda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2021-05-31
Filing date: 2021-05-31
Publication date: 2022-12-13
Also published as: US20220385285A1; DE102022107989A1; US11683032B2; CN115483914A

Abstract

【課題】本開示は、パワー半導体装置の損失低減および短絡耐量の向上を目的とする。
【解決手段】本開示のパワー半導体装置１０１は、第１スイッチング素子ＳＷ１と、第１スイッチング素子ＳＷ１に並列接続された第１スイッチング素子ＳＷ１より短絡耐量が高い第２スイッチング素子ＳＷ２と、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２を駆動する駆動回路２３，２４と、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２に流れる電流の合計である対象電流を、第１閾値および第１閾値より大きい第２閾値と比較する判定回路２５，２６と、を備える。駆動回路２３，２４は、判定回路２５，２６により対象電流が第１閾値以上であると判定されると第１スイッチング素子ＳＷ１をオフ状態とし、判定回路２５，２６により対象電流が第２閾値以上であると判定されると第２スイッチング素子ＳＷ２をオフ状態とする。
【選択図】図１

Description

本開示は、パワー半導体装置に関する。

特許文献１には、並列接続されたＳｉ－ＩＧＢＴとＳｉＣ－ＭＯＳＦＥＴとを駆動する駆動装置が開示されている。Ｓｉ－ＩＧＢＴは半導体材料としてＳｉが用いられたＩＧＢＴ（Insulated Gate Bipolar Transistor）である。ＳｉＣ－ＭＯＳＦＥＴは半導体材料としてＳｉＣが用いられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。特許文献１の駆動装置は、Ｓｉ－ＩＧＢＴとＳｉＣ－ＭＯＳＦＥＴのいずれかに過電流が流れると、短絡耐量の低いＳｉＣ－ＭＯＳＦＥＴを先にオフ状態に切り替えることによりＳｉＣ－ＭＯＳＦＥＴを保護する。

特開２０２０－１４１５５０号公報

特許文献１の駆動装置は、ＳｉＣ－ＭＯＳＦＥＴをオフ状態に切り替えた後、Ｓｉ－ＩＧＢＴもオフ状態に切り替える。そのため、パワー半導体装置の短絡耐量が耐量の低いＳｉＣ－ＭＯＳＦＥＴによって制限されてしまう。

本開示は、上記の問題点を解決するためになされたものであり、パワー半導体装置の損失低減および短絡耐量の向上を目的とする。

本開示のパワー半導体装置は、第１スイッチング素子と、第１スイッチング素子に並列接続された第１スイッチング素子より短絡耐量が高い第２スイッチング素子と、第１スイッチング素子および第２スイッチング素子を駆動する駆動回路と、第１スイッチング素子および第２スイッチング素子に流れる電流の合計である対象電流を、第１閾値および第１閾値より大きい第２閾値と比較する判定回路と、を備え、駆動回路は、判定回路により対象電流が第１閾値以上であると判定されると第１スイッチング素子をオフ状態とし、判定回路により対象電流が第２閾値以上であると判定されると第２スイッチング素子をオフ状態とする。

本開示のパワー半導体装置によれば、第１閾値および第２閾値を適切に設定することにより、損失低減および短絡耐量の向上が実現する。

実施の形態１のパワー半導体装置の構成を示す図である。実施の形態１のパワー半導体装置の短絡動作時のシーケンスを示す図である。実施の形態１のパワー半導体装置の短絡動作時のシーケンスを示す図である。実施の形態２のパワー半導体装置の構成を示す図である。スイッチング素子に流れる電流とオン電圧との関係を示す図である。

＜Ａ．実施の形態１＞
＜Ａ－１．構成＞
図１は、実施の形態１のパワー半導体装置１０１の構成を示している。パワー半導体装置１０１は、スイッチング部ＳＷＨ，ＳＷＬと、制御回路ＣＨ，ＣＬとを備える。スイッチング部ＳＷＨは上アームを構成する。スイッチング部ＳＷＬは下アームを構成する。制御回路ＣＨはスイッチング部ＳＷＨを制御する。制御回路ＣＬはスイッチング部ＳＷＬを制御する。図１には、パワー半導体装置１０１のＶ相の構成のみが示されている。Ｕ相、Ｖ相およびＷ相の各相において、スイッチング部ＳＷＨとスイッチング部ＳＷＬとは直列接続されている。

スイッチング部ＳＷＨとスイッチング部ＳＷＬは同じ構成であるため、以下ではスイッチング部ＳＷＨの構成のみ説明する。スイッチング部ＳＷＨは第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２を備える。第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２とは並列接続されている。第１スイッチング素子ＳＷ１は第２スイッチング素子ＳＷ２より短絡耐量が小さい。本実施の形態において、第１スイッチング素子ＳＷ１はＳｉＣ－ＭＯＳＦＥＴであり、第２スイッチング素子ＳＷ２はＳｉ－ＩＧＢＴである。第１スイッチング素子ＳＷ１にはボディダイオードが形成されている。ＳｉＣ－ＭＯＳＦＥＴのドレイン電極とＳｉ－ＩＧＢＴのコレクタ電極が接続され、ＳｉＣ－ＭＯＳＦＥＴのソース電極とＳｉ－ＩＧＢＴのエミッタ電極が接続されている。なお、第１スイッチング素子ＳＷ１はＳｉＣ－ＭＯＳＦＥＴに限らず、ＳｉＣ以外のワイドバンドギャップ半導体を用いたＭＯＳＦＥＴであってもよい。

制御回路ＣＨは、パワー半導体装置１０１の外部から入力された入力信号ＶＩＮＨに基づきスイッチング部ＳＷＨの第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のゲート端子に制御信号を出力し、スイッチング部ＳＷＨの第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のオン状態とオフ状態とを切り替える。

制御回路ＣＨは、第１入力回路１１、第２入力回路１２、第１駆動回路１３および第２駆動回路１４を備える。第１入力回路１１は、入力信号ＶＩＮＨを受け、第１駆動回路１３へ入力される信号を生成する。第２入力回路１２は、入力信号ＶＩＮＨを受け、第２駆動回路１４へ入力される信号を生成する。第１駆動回路１３は、第１入力回路１１からの信号を受け、第１スイッチング素子ＳＷ１のゲート端子に制御信号を出力することにより、第１スイッチング素子ＳＷ１のオン状態とオフ状態とを切り替える。第２駆動回路１４は、第２入力回路１２からの信号を受け、第２スイッチング素子ＳＷ２のゲート端子に制御信号を出力することにより、第１スイッチング素子ＳＷ１のオン状態とオフ状態とを切り替える。

制御回路ＣＬは、パワー半導体装置１０１の外部から入力された入力信号ＶＩＮＬに基づきスイッチング部ＳＷＬの第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のゲート端子に制御信号を出力し、スイッチング部ＳＷＬの第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のオン状態とオフ状態とを切り替える。

制御回路ＣＬは、第１入力回路２１、第２入力回路２２、第１駆動回路２３および第２駆動回路２４に加えて、第１判定回路２５、第２判定回路２６、第１保護回路２７および第２保護回路２８を備える。第１入力回路２１、第２入力回路２２、第１駆動回路２３および第２駆動回路２４は、制御回路ＣＨの第１入力回路１１、第２入力回路１２、第１駆動回路１３および第２駆動回路１４とそれぞれ同じ構成である。但し、第１入力回路２１および第２入力回路２２には第１保護回路２７および第２保護回路２８からの出力が入る。

第１判定回路２５および第２判定回路２６は、スイッチング部ＳＷＬの短絡状態を判定し、第１保護回路２７および第２保護回路２８にそれぞれ通知する。スイッチング部ＳＷＬの第１スイッチング素子ＳＷ１のソース電極と第２スイッチング素子ＳＷ２のエミッタ電極は、抵抗Ｒｓを介してグランドに接続される。スイッチング部ＳＷＬにおいて第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２の並列接続体に流れる電流である対象電流により、抵抗Ｒｓの両端に電圧降下が発生する。言い換えれば、抵抗Ｒｓは対象電流を電圧に変換する。実施の形態１において対象電流は第１スイッチング素子ＳＷ１の主電流と第２スイッチング素子ＳＷ２の主電流の合計である。抵抗Ｒｓにより変換された電圧は電圧信号ＶＣＩＮとして第１判定回路２５および第２判定回路２６に入力される。

第１判定回路２５はコンパレータ２５１を備えて構成される。コンパレータ２５１の負極には閾値電圧Ｖｒｅｆ１が入力され、正極には電圧信号ＶＣＩＮが入力される。コンパレータ２５１は電圧信号ＶＣＩＮを閾値電圧Ｖｒｅｆ１と比較し、電圧信号ＶＣＩＮが閾値電圧Ｖｒｅｆ１以上になると、ＨＩＧＨレベルの信号を出力する。この信号は第１保護回路２７の入力端子Ｓに入力される。このように、第１判定回路２５は電圧信号ＶＣＩＮが閾値電圧Ｖｒｅｆ１以上になったことをもってスイッチング部ＳＷＬが短絡状態にあることを判定し、その旨を第１保護回路２７に通知する。言い換えれば、第１判定回路２５は、対象電流が閾値電圧Ｖｒｅｆ１に対応する第１閾値以上になったことをもって短絡状態を判定する。実施の形態１において閾値電圧Ｖｒｅｆ１は、第１スイッチング素子ＳＷ１の定格電流に相当する対象電流によって抵抗Ｒｓの両端に発生する電圧降下の値以上に設定される。

第２判定回路２６はコンパレータ２６１を備えて構成される。コンパレータ２６１の負極には閾値電圧Ｖｒｅｆ２が入力され、正極には電圧信号ＶＣＩＮが入力される。コンパレータ２６１は電圧信号ＶＣＩＮを閾値電圧Ｖｒｅｆ２と比較し、電圧信号ＶＣＩＮが閾値電圧Ｖｒｅｆ２以上になると、ＨＩＧＨレベルの信号を出力する。この信号は第２保護回路２８の入力端子Ｓに入力される。このように、第２判定回路２６は電圧信号ＶＣＩＮが閾値電圧Ｖｒｅｆ２以上になったことをもってスイッチング部ＳＷＬが短絡状態にあることを判定し、その旨を第２保護回路２８に通知する。閾値電圧Ｖｒｅｆ２は閾値電圧Ｖｒｅｆ１よりも大きいため、第２判定回路２６は第１判定回路２５より遅れて短絡状態の判定を行う。言い換えれば、第２判定回路２６は、対象電流が閾値電圧Ｖｒｅｆ２に対応する第２閾値以上になったことをもって短絡状態を判定する。実施の形態１において閾値電圧Ｖｒｅｆ２は、第２スイッチング素子ＳＷ２の定格電流に相当する対象電流によって抵抗Ｒｓの両端に発生する電圧降下の値以上に設定される。

第１保護回路２７はフィルタとラッチ回路２７１とを備えて構成される。フィルタはノイズによる誤判定を防ぐためのものである。ラッチ回路２７１は第１判定回路２５による短絡判定を一定期間保持する。あるフィルタ時間後も電圧信号ＶＣＩＮが閾値電圧Ｖｒｅｆ１以上の場合に、ラッチ回路２７１は出力端子ＱからＨＩＧＨレベルの信号を出力し、第１入力回路２１に短絡電流が発生していることを通知する。

第２保護回路２８はフィルタとラッチ回路２８１を備えて構成される。フィルタはノイズによる誤判定を防ぐためのものである。ラッチ回路２８１は第２判定回路２６による短絡判定を一定期間保持する。あるフィルタ時間後も電圧信号ＶＣＩＮが閾値電圧Ｖｒｅｆ２以上の場合に、ラッチ回路２８１は出力端子ＱからＨＩＧＨレベルの信号を出力し、第２入力回路２２に短絡電流が発生していることを通知する。

第１入力回路２１には、入力信号ＶＩＮＬとラッチ回路２７１からの出力信号とが入力される。ラッチ回路２７１の出力がＬＯＷレベルの場合、第１入力回路２１の出力信号ＶＩＮＬ１は入力信号ＶＩＮＬを幾らか遅延したものとなる。ラッチ回路２７１の出力がＨＩＧＨレベルの場合、第１入力回路２１の出力信号ＶＩＮＬ１は入力信号ＶＩＮＬに関わらずＬＯＷレベルとなる。第１駆動回路２３は、ＬＯＷレベルの入力を受けるとＬＯＷレベルの信号をスイッチング部ＳＷＬの第１スイッチング素子ＳＷ１のゲート端子に出力する。これにより、第１スイッチング素子ＳＷ１がオフ状態となる。

第２入力回路２２には、入力信号ＶＩＮＬと、ラッチ回路２８１からの出力信号とが入力される。ラッチ回路２８１の出力がＬＯＷレベルの場合、第２入力回路２２の出力信号ＶＩＮＬ２は入力信号ＶＩＮＬに同期し、入力信号ＶＩＮＬがＬＯＷレベルならＬＯＷレベル、入力信号ＶＩＮＬがＨＩＧＨレベルならＨＩＧＨレベルとなる。第２入力回路２２では第１入力回路２１と異なり入力信号に対して出力信号の遅延が生じないか、生じたとしても遅延量が第１入力回路２１に比べて小さい。従って、スイッチング部ＳＷＬのオン時には第２スイッチング素子ＳＷ２が第１スイッチング素子ＳＷ１より先にオン状態になる。これにより、短絡耐量の低い第１スイッチング素子ＳＷ１に過電流が流れることを防ぐことができる。

ラッチ回路２８１の出力がＨＩＧＨレベルの場合、第２入力回路２２の出力信号ＶＩＮＬ２は入力信号ＶＩＮＬに関わらずＬＯＷレベルとなる。第２駆動回路２４は、ＬＯＷレベルの入力を受けるとＬＯＷレベルの信号をスイッチング部ＳＷＬの第２スイッチング素子ＳＷ２のゲート端子に出力する。これにより、第２スイッチング素子ＳＷ２がオフ状態となる。上述の通り、第２判定回路２６は第１判定回路２５に遅れて短絡状態の判定を行うため、第２スイッチング素子ＳＷ２は、第１スイッチング素子ＳＷ１よりも遅れてオフ状態になる。これにより、短絡耐量の低い第１スイッチング素子ＳＷ１に過電流が流れることを防ぐことができる。

ラッチ回路２７１，２８１の出力端子Ｑから出力されるＨＩＧＨレベルの信号を短絡通知信号とも称する。短絡通知信号の出力から一定期間後、ラッチ回路２７１，２８１のリセット端子Ｒにはリセット信号が入力される。これにより、ラッチ回路２７１，２８１の出力端子Ｑの信号はＨＩＧＨレベルからＬＯＷレベルに変化する。言い換えれば、第１保護回路２７および第２保護回路２８は短絡判定を解除する。そして、スイッチング部ＳＷＬは通常のスイッチング動作に復帰する。

＜Ａ－２．動作＞
図２および図３は、パワー半導体装置１０１の短絡動作時のシーケンスを示している。図２は、短絡電流が大きくスイッチング部ＳＷＬの第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２が共にオフ状態となる場合を示している。

短絡電流が第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２に発生すると、第１スイッチング素子ＳＷ１に発生した短絡電流と、第２スイッチング素子ＳＷ２に発生した短絡電流の和が抵抗Ｒｓに流れ、抵抗Ｒｓの両端に電圧降下が発生する。この電圧降下に相当する電圧値が電圧信号ＶＣＩＮとなって第１判定回路２５および第２判定回路２６に入力される。電圧信号ＶＣＩＮが閾値電圧Ｖｒｅｆ１以上になると、第１判定回路２５がＨＩＧＨレベルの信号を出力する。第１判定回路２５の出力が一定期間ＨＩＧＨレベルを続けると、すなわち電圧信号ＶＣＩＮが閾値電圧Ｖｒｅｆ１以上である期間が一定期間継続すると、第１保護回路２７はＨＩＧＨレベルの信号、すなわち短絡通知信号を第１入力回路２１に出力する。これにより、第１入力回路２１の出力はＬＯＷレベルとなり、第１駆動回路２３の出力はＬＯＷレベルとなる。その結果、第１スイッチング素子ＳＷ１はオフ状態になる。

その後、短絡電流が増加して電圧信号ＶＣＩＮが閾値電圧Ｖｒｅｆ２以上になると、第２判定回路２６がＨＩＧＨレベルの信号を出力する。第２判定回路２６の出力が一定期間ＨＩＧＨレベルを続けると、すなわち電圧信号ＶＣＩＮが閾値電圧Ｖｒｅｆ２以上である期間が一定期間継続すると、第２保護回路２８はＨＩＧＨレベルの信号、すなわち短絡通知信号を第２入力回路２２に出力する。これにより、第２入力回路２２の出力はＬＯＷレベルとなり、第２駆動回路２４の出力はＬＯＷレベルとなる。その結果、第２スイッチング素子ＳＷ２はオフ状態になる。ここで、短絡電流が発生してから第１スイッチング素子ＳＷ１がオフ状態になるまでの時間Ｔ１は、短絡電流が発生してから第２スイッチング素子ＳＷ２がオフ状態になるまでの時間Ｔ２より短い。

図３は、短絡電流が図２の例よりも小さく、スイッチング部ＳＷＬの第１スイッチング素子ＳＷ１のみがオフ状態となる場合を示している。Ｖｒｅｆ１＜ＶＣＩＮ＜Ｖｒｅｆ２となる場合、パワー半導体装置１０１は第１スイッチング素子ＳＷ１のみをオフ状態とし、第２スイッチング素子ＳＷ２のみ通電する。

＜Ａ－３．効果＞
実施の形態１のパワー半導体装置１０１は、第１スイッチング素子ＳＷ１と、第１スイッチング素子ＳＷ１に並列接続された第１スイッチング素子ＳＷ１より短絡耐量が高い第２スイッチング素子ＳＷ２と、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２を駆動する駆動回路２３，２４と、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２に流れる電流の合計である対象電流を、第１閾値および第１閾値より大きい第２閾値と比較する判定回路２５，２６と、を備え、駆動回路２３，２４は、判定回路２５，２６により対象電流が第１閾値以上であると判定されると第１スイッチング素子ＳＷ１をオフ状態とし、判定回路２５，２６により対象電流が第２閾値以上であると判定されると第２スイッチング素子ＳＷ２をオフ状態とする。従って、パワー半導体装置１０１によれば、判定回路２５，２６における第１閾値および第２閾値を適切に設定することによって、短絡電流が流れた際には第１スイッチング素子ＳＷ１のみを遮断することができる。その結果、短絡耐量の低い第１スイッチング素子ＳＷ１の破壊を防ぎつつ、パワー半導体装置１０１全体の短絡耐量を第２スイッチング素子ＳＷ２によって決定することができる。その結果、パワー半導体装置１０１全体の短絡耐量を高く設計することが容易となる。

＜Ｂ．実施の形態２＞
＜Ｂ－１．構成＞
図４は、実施の形態２のパワー半導体装置１０２の構成を示している。パワー半導体装置１０２は、実施の形態１のパワー半導体装置１０１と同様、スイッチング部ＳＷＨ，ＳＷＬと、制御回路ＣＨ，ＣＬとを備えるが、図４には下アームに関するスイッチング部ＳＷＬおよび制御回路ＣＬの構成のみを示している。パワー半導体装置１０２の上アームに関するスイッチング部ＳＷＨおよび制御回路ＣＨの構成は、パワー半導体装置１０１におけるものと同様である。

パワー半導体装置１０２のスイッチング部ＳＷＬにおいて、第１スイッチング素子ＳＷ１はメインセルＳＷ１１とセンスセルＳＷ１２に分けられる。そして、センスセルＳＷ１２の電流と第２スイッチング素子ＳＷ２のセンス電流の合計値が、抵抗Ｒｓｅｎｓｅによって電圧値に変換され、電圧信号ＶＣＩＮとなる。これ以外の点で、パワー半導体装置１０２は実施の形態１のパワー半導体装置１０１と同様である。

＜Ｂ－２．効果＞
すなわち、実施の形態２のパワー半導体装置１０２において、判定回路２５，２６における判定に用いられる電圧信号ＶＣＩＮの基となる対象電流は、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２に流れるセンス電流の合計である。これにより、パワー半導体装置１０２は電圧信号ＶＣＩＮを自身の内部で生成することができる。そのため、パワー半導体装置１０２によれば、実施の形態１のパワー半導体装置１０１の効果に加えて、外部入力端子を削減することができる。

＜Ｃ．実施の形態３＞
＜Ｃ－１．構成＞
実施の形態３のパワー半導体装置は、図１に示した実施の形態１のパワー半導体装置１０１、または図２に示した実施の形態２のパワー半導体装置１０２と同様の構成である。実施の形態１，２では、スイッチング部ＳＷＬにおける第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２の並列接続体に短絡電流などの過電流が流れる場合に、第１スイッチング素子ＳＷ１を優先的にオフ状態とすることについて説明した。この第１スイッチング素子ＳＷ１を優先的にオフ状態とする動作は、過電流が流れる場合に限らずパワー半導体装置の通常のスイッチング動作時にも有効である。そこで、実施の形態３では、第１判定回路２５における閾値電圧Ｖｒｅｆ１がスイッチング部ＳＷＬの短絡動作ではなく通常の動作領域に設定される。

図５は、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２に流れる電流とオン電圧との関係を示している。オン電圧は、第１スイッチング素子ＳＷ１においてドレイン－ソース間オン電圧ＶＤＳ（ｏｎ）であり、第２スイッチング素子ＳＷ２においてコレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）である。図５において、ＩＲは第１スイッチング素子ＳＷ１の定格電流であり、Ｉ１は定格電流ＩＲより小さい予め定められた電流値であり、Ｉ２は定格電流ＩＲの２倍の電流を示している。

図５において、同一電流に対して第１スイッチング素子ＳＷ１のドレイン－ソース間オン電圧ＶＤＳ（ｏｎ）が第２スイッチング素子ＳＷ２のコレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）より小さくなる領域を低電流領域Ａとし、低電流領域Ａにおける上限電流をＩ１とする。低電流領域ＡではＭＯＳＦＥＴのオン抵抗がＩＧＢＴのオン抵抗よりも小さいため、ＩＧＢＴよりＭＯＳＦＥＴに電流が多く流れる。

一方、同一電流に対して第１スイッチング素子ＳＷ１のドレイン－ソース間オン電圧ＶＤＳ（ｏｎ）が第２スイッチング素子ＳＷ２のコレクタ－エミッタ間飽和電圧ＶＣＥ（ｓａｔ）より大きくなる領域を高電流領域と称する。低電流領域Ａは、パワー半導体装置の使用動作条件下において損失改善に最も寄与する。従って、第１スイッチング素子ＳＷ１がオン抵抗の小さいＳｉＣ－ＭＯＳＦＥＴなどのワイドバンドギャップ素子である場合、低電流領域Ａでは第１スイッチング素子ＳＷ１に電流を多く流すことで、パワー半導体装置としての損失が改善される。

また、高電流領域では第２スイッチング素子ＳＷ２であるＳｉ－ＩＧＢＴに多くの電流が流れるため、第１スイッチング素子ＳＷ１にワイドバンドギャップ半導体ヲ用いることによる損失改善効果は小さい。

従って、実施の形態３では、第１判定回路２５における閾値電圧Ｖｒｅｆ１がＩ１に相当する値に設定される。すなわち、実施の形態３として実施の形態１の構成を採用する場合は、Ｖｒｅｆ１＝Ｉ１×Ｒｓとする。また、実施の形態３として実施の形態２の構成を採用する場合は、Ｖｒｅｆ１＝Ｉ１×Ｒｓｅｎｓｅとする。これにより、損失改善に寄与しない高電流領域では第１スイッチング素子であるＳｉＣ－ＭＯＳＦＥＴが積極的にオンしないように制御される。その結果、短絡耐量の低いデバイスの過電流に対する耐量を向上できる。

なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

１１第１入力回路、１２第２入力回路、１３第１駆動回路、１４第２駆動回路、２１第１入力回路、２２第２入力回路、２３第１駆動回路、２４第２駆動回路、２５第１判定回路、２６第２判定回路、２７第１保護回路、２８第２保護回路、１０１，１０２パワー半導体装置、２５１，２６１コンパレータ、２７１，２８１ラッチ回路、ＣＨ，ＣＬ制御回路、ＳＷ１第１スイッチング素子、ＳＷ２第２スイッチング素子、ＳＷＨ，ＳＷＬスイッチング部。

Claims

第１スイッチング素子と、
前記第１スイッチング素子に並列接続された前記第１スイッチング素子より短絡耐量が高い第２スイッチング素子と、
前記第１スイッチング素子および前記第２スイッチング素子を駆動する駆動回路と、
前記第１スイッチング素子および前記第２スイッチング素子に流れる電流の合計である対象電流を、第１閾値および前記第１閾値より大きい第２閾値と比較する判定回路と、を備え、
前記駆動回路は、前記判定回路により前記対象電流が前記第１閾値以上であると判定されると前記第１スイッチング素子をオフ状態とし、前記判定回路により前記対象電流が前記第２閾値以上であると判定されると前記第２スイッチング素子をオフ状態とする、
パワー半導体装置。
前記対象電流は、前記第１スイッチング素子および前記第２スイッチング素子に流れる主電流の合計である、
請求項１に記載のパワー半導体装置。
前記対象電流は、前記第１スイッチング素子および前記第２スイッチング素子に流れるセンス電流の合計である、
請求項１に記載のパワー半導体装置。
前記判定回路は、前記対象電流を前記第１閾値と比較する第１判定回路と、前記対象電流を前記第２閾値と比較する第２判定回路とを含む、
請求項１から請求項３のいずれか１項に記載のパワー半導体装置。
前記第１スイッチング素子は半導体材料としてワイドバンドギャップ半導体を用いた、
請求項１から請求項４のいずれか１項に記載のパワー半導体装置。