JP2022179147A - 信号処理回路及び電子機器 - Google Patents

Abstract

【課題】微弱な電力でも高品質な通信を可能とするために、デジタル処理によって雑音を適切にカットできる信号処理回路を提供する。【解決手段】前段のシフトレジスタを通過した信号と、前段のシフトレジスタを通過してない信号とが加算された信号を、前段のシフトレジスタのサンプリング周期の２倍のサンプリング周期でサンプリングして出力信号を出力するシフトレジスタが複数段接続されている、信号処理回路が提供される。【選択図】図３

Description

本発明は、信号処理回路及び電子機器に関する。

一般に、無線通信は、例えば駅の自動改札システムやキーレスエントリシステムなどの無線通信システムにおいて知られているような、ＩＣ乗車券やリモコンなどと自動改札機や車などとが、近づかなければ無線通信できないように構成されている場合と、他の例としてＣＤＭＡ（Code Division Multiple Access、符号分割多重接続）通信などのように（特許文献１及び特許文献２を参照）、離れていても無線通信できるように構成されている場合などがあり、あらかじめどちらかに限定されたものとしてシステム構成されていた。

そこで、無線通信が可能となる範囲を制御でき、また、通信距離が変動しても通信品質を良好に保ち、しかも微弱な電力でも高品質な通信を可能とする無線通信システムが提案されている（特許文献３を参照）。特許文献３には、同一のデータを複数個加算（積分）することで微弱な電力でも高品質な通信を可能とする通信装置が開示されている。

米国特許第０４８１１４２１号明細書 特許第２６５３４２１号公報 特許第５２４７８８８号公報

デジタル信号を適切に処理するためには、雑音を適切にカットできるフィルタ回路が求められる。また、フィルタ回路を小型化するために、構成は簡易であることが望ましい。

本発明は、上記の点に鑑みてなされたものであり、簡易な構成でありながらデジタル処理によって雑音を適切にカットできる信号処理回路及び電子機器を提供することを目的とする。

上記目的を達成するために、本発明のある観点に係る信号処理回路は、前段のシフトレジスタを通過した信号と、前段のシフトレジスタを通過してない信号とが加算された信号を、前段のシフトレジスタのサンプリング周期の２倍のサンプリング周期でサンプリングして出力信号を出力するシフトレジスタが複数段接続されている。

前記信号処理回路は、第１サンプリング周期で入力信号をサンプリングして第１出力信号を出力する第１シフトレジスタと、前記第１サンプリング周期の２倍の第２サンプリング周期で前記入力信号と前記第１出力信号とを加算した信号をサンプリングして第２出力信号を出力する第２シフトレジスタと、前記第２サンプリング周期の２倍の第３サンプリング周期で前記第１出力信号と前記第２出力信号とを加算した信号をサンプリングして第３出力信号を出力する第３シフトレジスタと、を含んでもよい。

また、上記目的を達成するために、本発明の別の観点に係る電子機器は、上記信号処理回路を備える。

本発明によれば、シフトレジスタを多段構成にして、各シフトレジスタのサンプリング周期を変えることにより、デジタル処理によって雑音を適切にカットできる信号処理回路及び電子機器を提供することができる。

ＦＩＲフィルタの構造例を示す図である。 ＦＩＲフィルタの構造例を示す図である。 本発明の実施形態に係るＦＩＲフィルタの構成を示す図である。 実施形態に係るＦＩＲフィルタが用いられる通信装置を示した図である。 通信装置の機能構成例を示す図である。 通信装置が通信するパケットの構造を示す図である。 アナログ信号に基づいて音声を出力するオーディオ再生装置の構成例を示す図である。 アナログ信号に基づいて音声を出力するオーディオ再生装置の構成例を示す図である。 デジタル信号に基づいて音声を出力するオーディオ再生装置の構成例を示す図である。

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。

デジタルフィルタは、量子化および標本化してアナログ信号から変換されたデジタル信号をデジタル信号処理することにより働く、フィルタ回路である。デジタルフィルタは、ＦＩＲ（Finite Impulse Response；有限インパルス応答）フィルタとＩＩＲ（Infinite Impulse Response；無限インパルス応答）フィルタとがある。本発明の実施形態では、ＦＩＲフィルタに着目する。

図１は、ＦＩＲフィルタの構造例を示す図である。図１に示したＦＩＲフィルタは、同一のデータを複数個加算（積分）することで、微弱な電力でも高品質な通信を可能とするために、８個のシフトレジスタを用いたＦＩＲフィルタの構造例である。図１に示したＦＩＲフィルタは、デジタルの入力信号Ａ（ｔ）に対するデジタル信号処理を行うフィルタである。図１に示したＦＩＲフィルタは、シフトレジスタ１１ａ～１１ｈと、加算器２１ａ～２１ｇと、を含んで構成される。

シフトレジスタ１１ａ～１１ｈは、それぞれ、入力信号に対して１サンプリング周期Ｔの遅延を加えて出力する。サンプリング周期Ｔは、サンプリング周波数をＦｓとするとＴ＝１／Ｆｓである。

加算器２１ａは、シフトレジスタ１１ａの出力とシフトレジスタ１１ｂの出力とを加算して出力する。加算器２１ｂは、シフトレジスタ１１ｃの出力とシフトレジスタ１１ｄの出力とを加算して出力する。加算器２１ｃは、シフトレジスタ１１ｅの出力とシフトレジスタ１１ｆの出力とを加算して出力する。加算器２１ｄは、シフトレジスタ１１ｇの出力とシフトレジスタ１１ｈの出力とを加算して出力する。加算器２１ｅは、加算器２１ａの出力と、加算器２１ｂの出力とを加算して出力する。加算器２１ｆは、加算器２１ｃの出力と、加算器２１ｄの出力とを加算して出力する。加算器２１ｇは、加算器２１ｅの出力と、加算器２１ｆの出力とを加算して出力する。加算器２１ｇの出力がＦＩＲフィルタの出力となる。

図１に示したＦＩＲフィルタは、８つのシフトレジスタと、７つの加算器とからなる。全てのシフトレジスタは、周期Ｔで動作できる速度が必要である。図１に示したＦＩＲフィルタは、シフトレジスタの数及び加算器の数が増えると、特性計算が複雑となる。

図２は、同一の信号を８回加算するために、９個のシフトレジスタを用いたＦＩＲフィルタの構造例を示す図である。図２に示したＦＩＲフィルタは、デジタルの入力信号Ａ（ｔ）に対するデジタル信号処理を行うフィルタである。図２に示したＦＩＲフィルタは、シフトレジスタ１２ａ～１２ｉと、加算器２２ａと、減算器３２ａと、を含んで構成される。

シフトレジスタ１２ａ～１２ｉは、それぞれ、入力信号に対して１サンプリング周期Ｔの遅延を加えて出力する。サンプリング周期Ｔは、サンプリング周波数をＦｓとするとＴ＝１／Ｆｓである。

加算器２２ａは、入力信号Ａ（ｔ）と、シフトレジスタ１２ｉの出力とを加算して出力する。減算器３２ａは、加算器２２ａの出力から、シフトレジスタ１２ｈの出力を減算して出力する。

図２に示したＦＩＲフィルタは、図１に示したＦＩＲフィルタと同様の出力特性を有し、９つのシフトレジスタと、１つの加算器と、１つの減算器とからなる。全てのシフトレジスタは、周期Ｔで動作できる速度が必要である。図２に示したＦＩＲフィルタは、図１に示したＦＩＲフィルタと同様の特性を有し、かつ、図１に示したＦＩＲフィルタと比較して加算器の数が大きく削減されている。しかし、図２に示したＦＩＲフィルタは、シフトレジスタの数が増えると、図１に示したＦＩＲフィルタからさらに特性計算が複雑となる。

そこで、本発明の実施形態では、加算器の数の増加を抑制し、かつ特性計算を用意としたＦＩＲフィルタを示す。

図３は、本発明の実施形態に係るＦＩＲフィルタ１００の構成を示す図である。図３に示したＦＩＲフィルタ１００は、本発明の信号処理回路の一例であり、デジタルの入力信号Ａ（ｔ）に対するデジタル信号処理を行うフィルタである。図３に示したＦＩＲフィルタ１００は、図１及び図２に示したＦＩＲフィルタと同じように、同一の信号を８回加算する場合と同等の処理を実現する。ＦＩＲフィルタ１００は、シフトレジスタ１０１ａ～１０１ｃと、加算器１１１ａ～１１１ｃと、を含んで構成される。

シフトレジスタ１０１ａは、入力信号に対して１サンプリング周期Ｔ_１の遅延を加えて出力する。ここで、シフトレジスタ１０１ａのサンプリング周期Ｔ_１は、サンプリング周波数をＦｓとするとＴ_１＝１／Ｆｓである。

シフトレジスタ１０１ｂは、入力信号に対して１サンプリング周期Ｔ_２の遅延を加えて出力する。ここで、シフトレジスタ１０１ｂのサンプリング周期Ｔ_２は、サンプリング周波数をＦｓとするとＴ_２＝２／Ｆｓである。

シフトレジスタ１０１ｃは、入力信号に対して１サンプリング周期Ｔ_３の遅延を加えて出力する。ここで、シフトレジスタ１０１ｃのサンプリング周期Ｔ_３は、サンプリング周波数をＦｓとするとＴ_３＝４／Ｆｓである。

加算器１１１ａは、入力信号Ａ（ｔ）と、シフトレジスタ１０１ａの出力とを加算して出力する。加算器１１１ｂは、加算器１１１ａの出力と、シフトレジスタ１０１ｂの出力とを加算して出力する。加算器１１１ｃは、加算器１１１ｂの出力と、シフトレジスタ１０１ｃの出力とを加算して出力する。加算器１１１ｃの出力は、ＦＩＲフィルタ１００の出力である。

図３に示したＦＩＲフィルタ１００の特性を説明する。

加算器１１１ａの出力をＡ’（ｔ）とすると、Ａ’（ｔ）＝Ａ（ｔ）×２ｃｏｓ（（２／１）π・Ｆｓ・ｔ）である。

加算器１１１ｂの出力をＡ’’（ｔ）とすると、Ａ’’（ｔ）＝Ａ（ｔ）×２ｃｏｓ（（２／２）π・Ｆｓ・ｔ）である。

加算器１１１ｃの出力をＡ’’（ｔ）とすると、
Ａ’’（ｔ）＝Ａ（ｔ）×２ｃｏｓ（（２／２）π・Ｆｓ・ｔ）
＝Ａ（ｔ）×２ｃｏｓ（２π・Ｆｓ・ｔ）×ｃｏｓ（π・Ｆｓ・ｔ）×ｃｏｓ（（１／２）π・Ｆｓ・ｔ）
＝８ｃｏｓ（２π・Ｆｓ・ｔ）ｃｏｓ（π・Ｆｓ・ｔ）ｃｏｓ（１／２）π・Ｆｓ・ｔ）×Ａ（ｔ）
である。

図３に示したＦＩＲフィルタは、図１及び図２に示したＦＩＲフィルタと同様の出力特性を有し、３つのシフトレジスタと、３つの加算器とからなる。本実施形態に係るＦＩＲフィルタ１００は、初段のシフトレジスタ１０１ａだけが１／Ｆｓサイクルで動作する必要があるが、次段のシフトレジスタ１０１ｂは２／Ｆｓサイクルで動作し、さらに次段のシフトレジスタ１０１ｃは４／Ｆｓサイクルで動作すればよい。従って、本実施形態に係るＦＩＲフィルタ１００は、後段のシフトレジスタほど必要な動作速度が下がってくる。よって、本実施形態に係るＦＩＲフィルタ１００は、図１、図２に示したＦＩＲフィルタと比較して回路規模を削減できることに加え、消費電力を削減することができる。

図３では、３つのシフトレジスタによって同一の信号を８回加算する場合と同等の処理を実現するＦＩＲフィルタ１００の構成を示したが、本発明は係る例に限定されるものではない。シフトレジスタの数を変更することで、本発明のＦＩＲフィルタは、同一の信号を２^ｎ回加算する場合と同様の処理が実現できる。

図３に示したＦＩＲフィルタは、同一の信号を２^ｎ回加算する場合に、シフトレジスタを多段構成にして、各シフトレジスタのサンプリング周期を変えることにより、デジタル処理によって雑音を適切にカットできる。

続いて、図３に示したＦＩＲフィルタ１００が用いられる通信装置について説明する。

図４は、ＦＩＲフィルタ１００が用いられる通信装置２００Ａ、２００Ｂを示した図である。図４に示した通信装置２００Ａ、２００Ｂは、それぞれ相互に無線通信を行う。本実施形態に係る通信装置２００Ａ、２００Ｂは、相手に対してデータパケットを送信し、相手からデータパケットを受信した通信装置２００Ａ、２００Ｂは、相手に対して応答パケットを送信する。

以下の説明では、通信装置２００Ａ、２００Ｂを総称して単に通信装置２００と称する場合もある。また、以下の説明では、通信装置２００Ａ、２００Ｂを用いる無線通信システムにおいては、データパケット及び応答パケットがマンチェスター符号化方式に基づいて符号化及び復号化されるものとする。もちろん、符号化方式は係る例に限定されるものではない。

図５は、通信装置２００の機能構成例を示す図である。

通信装置２００は、受信アンテナ２０１、受信回路２０２、ＡＤ変換器２０３、周期積分回路２１０、復号・同期検出回路２０４、誤り検出回路２０５、受信バッファ２０６、周期積分回路２１０、クロックリカバリ回路２２０、送信バッファ２２１、誤り検出符号付加回路２２２、符号化回路２２３、ＤＡ変換器２２４、送信回路２２５、及び送信アンテナ２２６で構成される。

受信アンテナ２０１は、無線通信相手から送信された送信パケットを受信する。受信アンテナ２０１が受信した送信パケットは受信回路２０２に送られる。

受信回路２０２は、受信アンテナ２０１が受信した送信パケットに対する受信処理、例えば増幅処理、伝送路上で生じたノイズを除去するノイズフィルタリング処理を行う。受信回路２０２は、送信パケットに対する受信処理を行った後の信号をＡＤ変換器２０３に送る。

ＡＤ変換器２０３は、受信回路２０２から送られた信号をデジタル信号に変換する。具体的には、ＡＤ変換器２０３は、基準値を超える場合に１を出力し、基準値に満たない場合に０を出力する。

周期積分回路２１０は、ＡＤ変換器２０３から送られるデジタル信号、及び、符号化回路２２３から送られるデジタル信号に対する周期積分処理を実行する。周期積分回路２１０は、複数のレジスタ２１１、２１３と、加算器２１２と、セレクタ２１４と、を含んで構成される。

レジスタ２１１、２１３は、データパケットを形成するビットのサンプリングに必要な数と対応して設けられる。具体的に説明すると、ＡＤ変換器２０３から送られるデジタル信号は、レジスタ２１１の数に応じてサンプリングされ、各サンプリング点における値が、複数のレジスタ２１１にそれぞれ積分されていく。また、符号化回路２２３から送られたデータは、レジスタ２１３の数に応じてサンプリングされ、各サンプリング点における値が、複数のレジスタ２１３にそれぞれ積分されていく。

加算器２１２は、ＡＤ変換器２０３から送られるデジタル信号と、複数のレジスタ２１１の中の最終段のレジスタ２１１から出力される信号とを加算して出力する。

復号・同期検出回路２０４は、周期積分回路２１０から出力される信号を復号するとともに、所定のパターンを検出し、同期をとる。

誤り検出回路２０５は、復号後の信号に対する誤り検査処理を実行する。具体的には、誤り検出回路２０５は、復号・同期検出回路２０４から出力されたデータがＣＲＣ（Cyclic Redundancy Check、巡回冗長検査）を満足させる場合、正しいデータパケットが受信できたと判定し、満足させない場合は正しいデータパケットが受信できなかったと判定する。

受信バッファ２０６は、誤り検出回路２０５から出力されるデータをバッファし、所定のタイミングで、図示しない制御回路に出力する。

クロックリカバリ回路２２０は、内部にＰＬＬ（Phase Locked Loop）を備え、復号・同期検出回路２０４、誤り検出回路２０５、受信バッファ２０６、周期積分回路２１０、送信バッファ２２１、誤り検出符号付加回路２２２、及び符号化回路２２３にクロックを供給する。

送信バッファ２２１は、図示しない制御回路からのデータをバッファする。

誤り検出符号付加回路２２２は、通信相手の通信装置２００において誤り検出を行うための誤り検出符号を付加する。

符号化回路２２３は、誤り検出符号付加回路２２２から送られたデータをマンチェスター符号化して、周期積分回路２１０に送る。

ＤＡ変換器２２４は、周期積分回路２１０から送られたデータをアナログ信号に変換する。

送信回路２２５は、ＤＡ変換器２２４から送られるアナログ信号に対する信号処理を実行する。

送信アンテナ２６は、送信回路２２５から送られる信号を送信する。

図６は、通信装置２００が通信するパケットの構造を示す図である。

図６に示したパケット３００は、プリアンブル部３０１、同期コード部３０２、ペイロード長部３０３、ペイロード部３０４、ＣＲＣ部３０５、及びポストアンブル部３０６からなる。それぞれのブロックの長さは任意の長さに設定され得る。

プリアンブル部３０１は、パケット３００の開始を示すコードが格納されるブロックである。

同期コード部３０２は、受信側で複数のパケット３００の同期を取るための同期コードが格納されるブロックである。なお、同期コードには、ペイロード部３０４に格納される通常のデータには存在しないバイオレーションコードが使用され得る。バイオレーションコードには、例えば、８ｂ／１０ｂ方式のようなデータ変換方式で使用されないデータが使用され得る。

ペイロード長部３０３は、後続のペイロード部３０４の長さの情報が格納されるブロックである。

ペイロード部３０４は、送信側から受信側に送信されるデータが格納されるブロックである。

ＣＲＣ部３０５は、受信側でのＣＲＣのためのデータが格納されるブロックである。

ポストアンブル部３０６は、パケット３００の終了を示すコードが格納されるブロックである。

本実施形態に係る送信側の通信装置２００は、パケット３００を繰り返し送信する。受信側の通信装置２００は、データがペイロード部３０４に格納されたパケット３００を繰り返し受信する。

また、本実施形態に係るＦＩＲフィルタ１００は、図５に示した通信装置２００に使用されることで、簡易な構成でありながら適切にデジタル信号処理が可能となる。具体的には、ＦＩＲフィルタ１００は、ＡＤ変換器１０３を通った後、及びＤＡ変換器２２４を通る前のデジタル領域における周期積分回路２１０に適用可能である。

本実施形態に係るＦＩＲフィルタ１００は、シフトレジスタの数を抑えて構成することが可能であるため、消費電力を抑えた動作が可能となる。従って、本実施形態に係るＦＩＲフィルタ１００は、特に、低消費電力での動作が要求される通信装置に好適である。

続いて、図３に示したＦＩＲフィルタ１００が用いられるオーディオ再生装置について説明する。

図７は、アナログ信号に基づいて音声を出力するオーディオ再生装置３００Ａの構成例を示す図である。オーディオ再生装置３００Ａは、全ての周波数帯においてアナログ信号を増幅するフルレンジ増幅器３１０と、フルレンジ増幅器３１０で増幅されたアナログ信号に基づいて音声を出力するスピーカ３２０と、を含んで構成される。

図７に示したオーディオ再生装置３００Ａは１つのスピーカが音声を出力するものであるが、スピーカの数を増やすことで出力する音声の音質を向上させることができる。図８は、アナログ信号に基づいて音声を出力するオーディオ再生装置３００Ｂの構成例を示す図である。オーディオ再生装置３００Ｂは、全ての周波数帯においてアナログ信号を増幅するフルレンジ増幅器３１０と、フルレンジ増幅器３１０で増幅されたアナログ信号をフィルタリングするフィルタ部３１５と、フィルタ部３１５を通過したアナログ信号に基づいて音声を出力するスピーカ３２０Ａ、３２０Ｂ、３２０Ｃと、を含んで構成される。

フィルタ部３１５は、高周波帯域のアナログ信号を通過させる高周波帯域フィルタ３１５Ａと、中周波帯域のアナログ信号を通過させる中周波帯域フィルタ３１５Ｂと、低周波帯域のアナログ信号を通過させる低周波帯域フィルタ３１５Ｃと、を備える。スピーカ３２０Ａは高周波帯域フィルタ３１５Ａが通過させたアナログ信号に基づいて音声を出力する。スピーカ３２０Ｂは中周波帯域フィルタ３１５Ｂが通過させたアナログ信号に基づいて音声を出力する。スピーカ３２０Ｃは低周波帯域フィルタ３１５Ｃが通過させたアナログ信号に基づいて音声を出力する。

図９は、デジタル信号に基づいて音声を出力するオーディオ再生装置３００Ｃの構成例を示す図である。オーディオ再生装置３００Ｃは、デジタル信号をフィルタリングするフィルタ部３２５と、フィルタ部３２５を通過したデジタル信号をアナログ信号に変換して、アナログ信号を増幅するＤＡ変換器／増幅器３３０Ａ、３３０Ｂ、３３０Ｃと、増幅されたアナログ信号に基づいて音声を出力するスピーカ３４０Ａ、３４０Ｂ、３４０Ｃと、を含んで構成される。

フィルタ部３２５は、高周波帯域のデジタル信号を通過させる高周波帯域フィルタ３２５Ａと、中周波帯域のデジタル信号を通過させる中周波帯域フィルタ３２５Ｂと、低周波帯域のデジタル信号を通過させる低周波帯域フィルタ３２５Ｃと、を備える。

図９に示したオーディオ再生装置３００Ｃのそれぞれのデジタルフィルタに、任意の周波数帯の信号をフィルタリングするよう設定したＦＩＲフィルタ１００を適用することで、オーディオ再生装置３００Ｃは、任意の周波数帯の信号を通過させて、それぞれのスピーカから音声を出力することができる。

本実施形態に係るＦＩＲフィルタ１００は、シフトレジスタの数を抑えて構成することが可能であるため、小型化が可能となる。従って、本実施形態に係るＦＩＲフィルタ１００は、装置の小型化が求められる携帯型の電子機器への適用が好適である。

本発明は、宇宙通信、軍事通信、カード決済、キーレスエントリシステム等の民生用デジタル通信その他のあらゆる通信システムに応用が可能となる。また、本発明は、通信システムに限られず、デジタル信号を処理する電子機器にも応用が可能となる。

１００ ＦＩＲフィルタ
１０１ａ～１０１ｃ シフトレジスタ
１１１ａ～１１１ｃ 加算器
２００ 通信装置
２０１ 受信アンテナ
２０２ 受信回路
２０３ ＡＤ変換器
２０４ 復号・同期検出回路
２０５ 誤り検出回路
２０６ 受信バッファ
２１０ 周期積分回路
２２０ クロックリカバリ回路
２２１ 送信バッファ
２２２ 誤り検出符号付加回路
２２３ 符号化回路
２２４ ＤＡ変換器
２２５ 送信回路
２２６ 送信アンテナ

Claims (3)

1. 前段のシフトレジスタを通過した信号と、前段のシフトレジスタを通過してない信号とが加算された信号を、前段のシフトレジスタのサンプリング周期の２倍のサンプリング周期でサンプリングして出力信号を出力するシフトレジスタが複数段接続されている、信号処理回路。
2. 前記信号処理回路は、
   第１サンプリング周期で入力信号をサンプリングして第１出力信号を出力する第１シフトレジスタと、
   前記第１サンプリング周期の２倍の第２サンプリング周期で前記入力信号と前記第１出力信号とを加算した信号をサンプリングして第２出力信号を出力する第２シフトレジスタと、
   前記第２サンプリング周期の２倍の第３サンプリング周期で前記第１出力信号と前記第２出力信号とを加算した信号をサンプリングして第３出力信号を出力する第３シフトレジスタと、
   を含む、請求項１に記載の信号処理回路。
3. 請求項１又は２に記載の信号処理回路を備える、電子機器。

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