JP2022174830A - 電源装置及び画像形成装置 - Google Patents
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Abstract
【課題】電源装置において電力損失の低減とノイズの低減とを両立すること。【解決手段】１次巻線Ｎ１、２次巻線Ｎ２及び補助巻線Ｎ３を有するトランス２０４と、クランプコンデンサ２０６とダイオード２０７とが直列に接続された第１の回路であって１次巻線Ｎ１に並列に接続された第１の回路と、一端が１次巻線Ｎ１の一端と接続され、オン状態又はオフ状態に切り替えられるＦＥＴ２０５と、補助巻線Ｎ３とダイオード２０８とが直列に接続された第２の回路であって、クランプコンデンサ２０６とダイオード２０７とが接続された接続点とＦＥＴ２０５の他端との間に接続された第２の回路と、抵抗２１４、２１５とダイオード２１３とを有し、ＦＥＴ２０５のゲート端子に接続されるゲート駆動回路３００と、を備え、ゲート駆動回路３００は、ＦＥＴ２０５のゲート端子に電流が流入する方向の抵抗値が、ゲート端子から電流が流出する方向の抵抗値よりも小さい。【選択図】図２
Description
本発明は、電源装置及び画像形成装置に関し、例えば、電力損失の低減とノイズの低減との両立を図る電源装置に関する。
スイッチング素子を使用したスイッチング電源装置では、スイッチング素子のターンオフ時に、トランスのリーケージインダクタンス、スイッチング素子自体の出力容量、及びターンオフ直前のピーク電流を要因とするサージ電圧が発生する。このサージ電圧を抑えるために、クランプ用コンデンサと２つのダイオード及びトランスの補助巻線で構成されるクランプ回路によって高い変換効率とサージ電圧の高い抑制とを図る手法が提案されている（例えば、特許文献１参照）。
しかしながら、従来の手法では、スイッチング素子のターンオン直後にクランプ用コンデンサから放電した電流がスイッチング素子に流れる。そのため、スイッチング素子のターンオン直後の電流は、一般的なフライバックコンバータ構成に比べて大きくなる。したがって、スイッチング素子に流れる電流と印加される電圧との積である電力損失も大きくなり、ターンオン時にスイッチング素子で発生する電力損失が増えるという課題がある。このため、電源装置において電力損失の低減とノイズの低減とを両立することが求められている。
本発明は、このような状況のもとでなされたもので、電源装置において電力損失の低減とノイズの低減とを両立することを目的とする。
上述した課題を解決するために、本発明は、以下の構成を備える。
（１）１次巻線、２次巻線及び補助巻線を有するトランスと、第１のコンデンサと第１の整流素子とが直列に接続された第１の回路であって、前記１次巻線に並列に接続された前記第１の回路と、一端が前記１次巻線の一端と接続され、オン状態又はオフ状態に切り替えられるスイッチング素子と、前記補助巻線と第２の整流素子とが直列に接続された第２の回路であって、前記第１のコンデンサと前記第１の整流素子とが接続された接続点と前記スイッチング素子の他端との間に接続された前記第２の回路と、一つ以上の抵抗と第３の整流素子とを有し、前記スイッチング素子のゲート端子に接続される第３の回路と、を備え、前記第３の回路は、前記スイッチング素子のゲート端子に電流が流入する方向の抵抗値が、前記ゲート端子から電流が流出する方向の抵抗値よりも小さいことを特徴とする電源装置。
（２）記録材に画像を形成するための画像形成手段と、前記画像形成手段に電力を供給する前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。
（１）１次巻線、２次巻線及び補助巻線を有するトランスと、第１のコンデンサと第１の整流素子とが直列に接続された第１の回路であって、前記１次巻線に並列に接続された前記第１の回路と、一端が前記１次巻線の一端と接続され、オン状態又はオフ状態に切り替えられるスイッチング素子と、前記補助巻線と第２の整流素子とが直列に接続された第２の回路であって、前記第１のコンデンサと前記第１の整流素子とが接続された接続点と前記スイッチング素子の他端との間に接続された前記第２の回路と、一つ以上の抵抗と第３の整流素子とを有し、前記スイッチング素子のゲート端子に接続される第３の回路と、を備え、前記第３の回路は、前記スイッチング素子のゲート端子に電流が流入する方向の抵抗値が、前記ゲート端子から電流が流出する方向の抵抗値よりも小さいことを特徴とする電源装置。
（２）記録材に画像を形成するための画像形成手段と、前記画像形成手段に電力を供給する前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。
本発明によれば、電源装置において電力損失の低減とノイズの低減とを両立することができる。
以下、図面を参照しながら本発明の実施の形態について説明する。
［画像形成装置］
図１に画像形成装置の概略構成の一例を示す。レーザビームプリンタ１００（以下、プリンタ１００という）は、感光ドラム１０１、帯電部１０２、現像部１０３を備えている。感光ドラム１０１は、静電潜像が形成される像担持体である。帯電部１０２は、感光ドラム１０１を一様に帯電する。現像部１０３は、感光ドラム１０１に形成された静電潜像をトナーにより現像することでトナー像を形成する。感光ドラム１０１上（像担持体上）に形成されたトナー像をカセット１０４から供給された記録材としてのシートＰに転写部１０５によって転写し、シートＰに転写した未定着のトナー像を定着器１０６によって定着する。この感光ドラム１０１、帯電部１０２、現像部１０３、転写部１０５が画像形成部（画像形成手段）である。定着されたシートＰはトレイ１０７に排出される。また、プリンタ１００は電源装置１０８を備え、電源装置１０８からモータ等の駆動部と制御部１０９へ電力を供給している。制御部１０９は、ＣＰＵ（不図示）を有しており、画像形成部による画像形成動作やシートＰの搬送動作等を制御している。なお、本発明の電源装置を適用することができる画像形成装置は、図１に例示された構成に限定されない。
図１に画像形成装置の概略構成の一例を示す。レーザビームプリンタ１００（以下、プリンタ１００という）は、感光ドラム１０１、帯電部１０２、現像部１０３を備えている。感光ドラム１０１は、静電潜像が形成される像担持体である。帯電部１０２は、感光ドラム１０１を一様に帯電する。現像部１０３は、感光ドラム１０１に形成された静電潜像をトナーにより現像することでトナー像を形成する。感光ドラム１０１上（像担持体上）に形成されたトナー像をカセット１０４から供給された記録材としてのシートＰに転写部１０５によって転写し、シートＰに転写した未定着のトナー像を定着器１０６によって定着する。この感光ドラム１０１、帯電部１０２、現像部１０３、転写部１０５が画像形成部（画像形成手段）である。定着されたシートＰはトレイ１０７に排出される。また、プリンタ１００は電源装置１０８を備え、電源装置１０８からモータ等の駆動部と制御部１０９へ電力を供給している。制御部１０９は、ＣＰＵ（不図示）を有しており、画像形成部による画像形成動作やシートＰの搬送動作等を制御している。なお、本発明の電源装置を適用することができる画像形成装置は、図１に例示された構成に限定されない。
［電源装置］
図２（ａ）に実施例１の電源装置１０８の回路構成図を示す。交流電源２０１から入力された交流電圧は、プリンタ１００の電源装置１０８に入力される。電源装置１０８に入力された交流電圧は、整流回路であるブリッジダイオード２０２を介して全波整流され、２つの出力端子２０２ａ、２０２ｂの間に並列に接続された第２のコンデンサである１次平滑コンデンサ２０３によって直流電圧に平滑される。１次平滑コンデンサ２０３に充電された直流電圧は、トランス２０４の１次巻線Ｎ１を介してスイッチング素子である電界効果トランジスタ（以下、ＦＥＴとする）２０５に印加される。トランス２０４の１次巻線Ｎ１とＦＥＴ２０５とは直列に接続された直列回路を構成している。制御部である電源ＩＣ２１２は、制御端子であるＤＲＶ端子を有している。電源ＩＣ２１２は、ＤＲＶ端子から第３の整流素子であるダイオード２１３、第１の抵抗である抵抗２１４、第２の抵抗である抵抗２１５を介してＦＥＴ２０５のゲート端子に駆動パルスを出力し、ＦＥＴ２０５をオン状態又はオフ状態に切り替える。
図２（ａ）に実施例１の電源装置１０８の回路構成図を示す。交流電源２０１から入力された交流電圧は、プリンタ１００の電源装置１０８に入力される。電源装置１０８に入力された交流電圧は、整流回路であるブリッジダイオード２０２を介して全波整流され、２つの出力端子２０２ａ、２０２ｂの間に並列に接続された第２のコンデンサである１次平滑コンデンサ２０３によって直流電圧に平滑される。１次平滑コンデンサ２０３に充電された直流電圧は、トランス２０４の１次巻線Ｎ１を介してスイッチング素子である電界効果トランジスタ（以下、ＦＥＴとする）２０５に印加される。トランス２０４の１次巻線Ｎ１とＦＥＴ２０５とは直列に接続された直列回路を構成している。制御部である電源ＩＣ２１２は、制御端子であるＤＲＶ端子を有している。電源ＩＣ２１２は、ＤＲＶ端子から第３の整流素子であるダイオード２１３、第１の抵抗である抵抗２１４、第２の抵抗である抵抗２１５を介してＦＥＴ２０５のゲート端子に駆動パルスを出力し、ＦＥＴ２０５をオン状態又はオフ状態に切り替える。
ここで、ダイオード２１３と抵抗２１４とが直列に接続された回路と、抵抗２１５とは、並列に接続されている。ダイオード２１３、抵抗２１４、抵抗２１５は、第３の回路であるゲート駆動回路３００を構成する。ダイオード２１３は、アノード端子がＤＲＶ端子に接続され、カソード端子が抵抗２１４の一端に接続されている。抵抗２１４は、他端がゲート端子に接続され、抵抗２１５は、一端がＤＲＶ端子に接続され、他端がゲート端子に接続されている。ＦＥＴ２０５のゲート端子に電流が流入する方向の抵抗２１４の抵抗値Ｒ２１４は、ゲート端子から電流が流出する方向の抵抗２１５の抵抗値Ｒ２１５より小さい（Ｒ２１４＜Ｒ２１５）。言い換えれば、抵抗２１５の抵抗値Ｒ２１５は抵抗２１４の抵抗値Ｒ２１４よりも大きい。
ＦＥＴ２０５のターンオン時にトランス２０４に蓄えらえたエネルギーは、ＦＥＴ２０５のターンオフ時にトランス２０４の２次巻線Ｎ２を介してダイオード２０９及びコンデンサ２１０によって整流され、直流電圧２１１を生成する。トランス２０４の１次巻線Ｎ１及び２次巻線Ｎ２と結合した補助巻線Ｎ３は、第１のコンデンサであるクランプコンデンサ２０６、第１の整流素子であるダイオード２０７、第２の整流素子であるダイオード２０８と組み合わせてスナバ回路３１０を構成している。なお、ダイオード２０７とクランプコンデンサ２０６とは直列に接続され、第１の回路を構成している。また、ダイオード２０８と補助巻線Ｎ３とは直列に接続され、第２の回路を構成している。スナバ回路３１０は、ＦＥＴ２０５のターンオフ時のサージ電圧を抑制する。
［電源装置の動作波形］
図３に実施例１の電源装置１０８の代表的なスイッチング動作の各波形を示す。図３（ｉ）は電源ＩＣ２１２のＤＲＶ端子の電圧（ハイレベル、ローレベル）を示し、（ｉｉ）はＦＥＴ２０５に流れる電流を示す。（ｉｉｉ）はクランプコンデンサ２０６の電流（充電電流（負）、放電電流（正））を示し、（ｉｖ）はＦＥＴ２０５のドレイン端子の電圧を示す。いずれも横軸は時間ｔを示し、横軸のｔ１、ｔ２等は時刻（タイミング）を示す。
図３に実施例１の電源装置１０８の代表的なスイッチング動作の各波形を示す。図３（ｉ）は電源ＩＣ２１２のＤＲＶ端子の電圧（ハイレベル、ローレベル）を示し、（ｉｉ）はＦＥＴ２０５に流れる電流を示す。（ｉｉｉ）はクランプコンデンサ２０６の電流（充電電流（負）、放電電流（正））を示し、（ｉｖ）はＦＥＴ２０５のドレイン端子の電圧を示す。いずれも横軸は時間ｔを示し、横軸のｔ１、ｔ２等は時刻（タイミング）を示す。
時刻ｔ１において、ＤＲＶ端子がハイレベルになると、ダイオード２１３、抵抗２１４、抵抗２１５を介してＤＲＶ端子からＦＥＴ２０５のゲート端子に向かってゲート電流が流れる。するとＦＥＴ２０５は、ゲート電流とＦＥＴ２０５のゲート容量を含む寄生容量とによって決まる時定数でターンオンする。ＦＥＴ２０５がターンオンすると、１次平滑コンデンサ２０３に充電された直流電圧が１次巻線Ｎ１に印加され、ＦＥＴ２０５には１次巻線Ｎ１を介して電流が流れる。これとともに前回のターンオフ時にクランプコンデンサ２０６に蓄えられたエネルギーが、補助巻線Ｎ３及びダイオード２０８を介してＦＥＴ２０５に放電電流として流れる。時刻ｔ２において、クランプコンデンサ２０６の放電電流がゼロになると、ダイオード２０８は非道通となり、ＦＥＴ２０５には１次平滑コンデンサ２０３から１次巻線Ｎ１を介してのみ電流が流れる。
時刻ｔ３において、ＤＲＶ端子がローレベルになると、抵抗２１５を介してＦＥＴ２０５のゲート端子からＤＲＶ端子に向かってゲート電流が流れる。するとＦＥＴ２０５は、ゲート電流とＦＥＴ２０５の寄生容量とによって決まる時定数でターンオフする。ＦＥＴ２０５がターンオフすると、トランス２０４の漏れインダクタンス成分とクランプコンデンサ２０６、ダイオード２０７は共振回路を形成し、クランプコンデンサ２０６には共振電流が流れる。この共振回路がスナバ回路３１０として働きＦＥＴ２０５のドレイン端子にサージ電圧が発生することを抑制する。
時刻ｔ４において、クランプコンデンサ２０６への共振電流がゼロになると、ダイオード２０７は非導通となる。ＦＥＴ２０５のドレイン端子電圧は、１次平滑コンデンサ２０３に充電された直流電圧に対して、直流電圧２１１に１次巻線Ｎ１の巻数と２次巻線Ｎ２の巻数との比（巻数比）を乗じた値を加算した電圧となる。
［ＦＥＴのターンオン時の波形］
図４に従来構成と比較した実施例１の電源装置１０８のＦＥＴ２０５のターンオン時の波形を示す。横軸はいずれも時間ｔを示し「ｔ１」は図３と同様の時刻を示す。破線がＦＥＴ２０５のドレイン端子の電圧、実線がＦＥＴ２０５に流れる電流を示している。図４（ａ）は、図２で示した実施例１の電源構成においてトランス２０４の補助巻線Ｎ３、クランプコンデンサ２０６、ダイオード２０７、ダイオード２０８を有するスナバ回路３１０をなくした場合のターンオン波形である。すなわち、一般的なフライバックコンバータ構成のターンオン波形である。ＦＥＴ２０５には１次巻線Ｎ１を介してのみ電流が流れるため、ターンオン直後にＦＥＴ２０５に流れる電流は小さく、ターンオフに近づくにつれて大きくなっていく。そのためＦＥＴ２０５の電圧と電流の積である電力損失はターンオン時の方が発生しにくい。
図４に従来構成と比較した実施例１の電源装置１０８のＦＥＴ２０５のターンオン時の波形を示す。横軸はいずれも時間ｔを示し「ｔ１」は図３と同様の時刻を示す。破線がＦＥＴ２０５のドレイン端子の電圧、実線がＦＥＴ２０５に流れる電流を示している。図４（ａ）は、図２で示した実施例１の電源構成においてトランス２０４の補助巻線Ｎ３、クランプコンデンサ２０６、ダイオード２０７、ダイオード２０８を有するスナバ回路３１０をなくした場合のターンオン波形である。すなわち、一般的なフライバックコンバータ構成のターンオン波形である。ＦＥＴ２０５には１次巻線Ｎ１を介してのみ電流が流れるため、ターンオン直後にＦＥＴ２０５に流れる電流は小さく、ターンオフに近づくにつれて大きくなっていく。そのためＦＥＴ２０５の電圧と電流の積である電力損失はターンオン時の方が発生しにくい。
一般的にスイッチング動作を行うＦＥＴのターンオン及びターンオフのスイッチング動作のスピード（以下、スイッチングスピードという）は、電力損失とノイズとのトレードオフの関係にある。すなわち、スイッチング動作のスピードが速いほど電力損失が低減し、遅いほど高周波のノイズが低減する。そのため一般的なフライバックコンバータは、電力損失が発生しにくいターンオン時はノイズ低減の観点からスイッチングスピードを遅くする。一方、ＦＥＴに流れる電流が大きいターンオフ時は、スイッチングスピードを速くすれば電力損失は減る。しかし、スイッチングスピードを速くすると高周波ノイズが増えてしまうため、電力損失と高周波ノイズ発生とのバランスをみながら、適切なスイッチングスピードを決定する。
図４（ｂ）は、図２で示した実施例１の電源構成のターンオン波形である。実施例１のようなトランス２０４の補助巻線Ｎ３とクランプコンデンサ２０６、ダイオード２０７で構成されるスナバ回路３１０を備えた電源構成では、一般的なフライバックコンバータと異なっている。すなわち、前述したようにＦＥＴ２０５のターンオン直後にクランプコンデンサ２０６に蓄えられたエネルギーがＦＥＴ２０５に電流として流れる。したがって、ターンオン直後にＦＥＴ２０５に流れる電流のピーク値は、ターンオフ時と同様に大きくなる。トランス２０４やクランプコンデンサ２０６の設定値によっては、ターンオン直後が最も大きい場合もある。そのため、ターンオン時はターンオフ時と同様、又はそれ以上にＦＥＴ２０５での電力損失が発生しやすい。そこで、図４（ｃ）のように、ターンオンのスピード（以下、ターンオンスピードという）を速くすることで、ターンオン時にＦＥＴ２０５に発生する電力損失を低減することができる。言い換えれば、ＦＥＴ２０５のゲート端子にハイレベル信号が入力された時刻ｔ１から、クランプコンデンサ２０６の放電電流が流れることに起因するＦＥＴ２０５に流れる電流がピークとなる時刻までの時間を短くする。
具体的には、図４（ｃ）における時刻ｔ１からＦＥＴ２０５に流れる電流がピークとなる時刻ｔｐまでの時間ΔＴが、図４（ｂ）における時刻ｔ１からＦＥＴ２０５に流れる電流がピークとなる時刻ｔｐ’までの時間ΔＴ’よりも短くなるようにする。実施例１では、ダイオード２１３、抵抗２１４、抵抗２１５によって構成されるゲート駆動回路３００において、ダイオード２１３のアノード端子は電源ＩＣ２１２のＤＲＶ端子側に接続する。ゲート駆動回路３００は、ＦＥＴ２０５のゲート端子に電流が流入する方向の抵抗値が、ゲート端子から電流が流出する方向の抵抗値よりも小さくなるように（Ｒ２１４＜Ｒ２１５）構成している。これにより実施例１では、ターンオンスピードをターンオフのスピード（以下、ターンオフスピードという）より速くしている。
以上より、実施例１によれば、クランプ用コンデンサと２つのダイオード、及び、トランスの補助巻線で構成されるクランプ回路を備える電源構成において、ターンオンスピードをターンオフスピードより速くする。これにより、ターンオン時の電力損失を低減するとともに、ターンオフ時の高周波ノイズの発生を低減することができる。
なお、実施例１において、ターンオン及びターンオフのスピードを決定する回路をダイオード２１３、抵抗２１４、抵抗２１５によって構成したが、この構成に限るものではない。例えば図２（ｂ）に示すように、ダイオード及び抵抗の並列回路に抵抗を直列に接続した回路や、図２（ｃ）に示すように、ダイオード及び抵抗の並列回路のみの回路など、別の回路構成で実現してもよい。
具体的には、図２（ｂ）のように、ダイオード２１３は、アノード端子がＤＲＶ端子に接続され、カソード端子が抵抗２１４の一端に接続され、抵抗２１４は、他端がゲート端子に接続されていてもよい。そして、抵抗２１５は、一端がＤＲＶ端子に接続され、他端が抵抗２１４の一端に接続されていてもよい。また、図２（ｃ）のように、ダイオード２１３は、アノード端子がＤＲＶ端子に接続され、カソード端子がゲート端子に接続され、抵抗２１５は、一端がＤＲＶ端子に接続され、他端がゲート端子に接続されていてもよい。いずれも、ゲート駆動回路が一つ以上の抵抗とダイオードとを有し、ダイオードのアノード端子が、電源ＩＣのＤＲＶ端子側に接続されている構成であればよい。
以上、実施例１によれば、電源装置において電力損失の低減とノイズの低減とを両立することができる。
以上、実施例１によれば、電源装置において電力損失の低減とノイズの低減とを両立することができる。
［電源装置］
実施例１のスナバ回路３１０を、力率改善機能を備えた電源構成に適用した場合について、実施例２で説明する。主な部分の説明は実施例１と同様であり、実施例１の構成と同じ構成には同じ符号を付し説明を省略する。ここでは、実施例１と異なる部分のみを説明する。
実施例１のスナバ回路３１０を、力率改善機能を備えた電源構成に適用した場合について、実施例２で説明する。主な部分の説明は実施例１と同様であり、実施例１の構成と同じ構成には同じ符号を付し説明を省略する。ここでは、実施例１と異なる部分のみを説明する。
図５に実施例２における電源装置１０８の回路構成図を示す。実施例２の電源構成では、ブリッジダイオード２０２の出力端子２０２ａは、インダクタ４０１に接続される。また、実施例２のトランス２０４は、第１の１次巻線Ｎ１（以下、単に１次巻線Ｎ１という）と第２の１次巻線Ｎ４（以下、単に１次巻線Ｎ４という）とを有している。第４の整流素子であるダイオード４０２はアノード側をインダクタ４０１、カソード側をトランス２０４の分割された１次巻線Ｎ１と１次巻線Ｎ４との接続点（以下、中間タップという）に接続される。１次巻線Ｎ４の他方には、１次平滑コンデンサ２０３及びダイオード２０７のカソード側が接続される。この電源構成により、実施例１の電源構成に比べて力率を改善することができる。その他の接続及び機能は実施例１と同様であり、説明を省略する。
［スイッチング動作］
（ターンオン時）
続いて、実施例２のスイッチング動作について説明する。まず、ＦＥＴ２０５がターンオンしたときの動作について説明する。このとき、ブリッジダイオード２０２の出力電圧が１次巻線Ｎ１と１次巻線Ｎ４との中間タップにおける電圧（以下、中間タップ電圧という）より高い場合、インダクタ４０１、ダイオード４０２、１次巻線Ｎ１を介してＦＥＴ２０５に電流が流れる。また、これとともに、インダクタ４０１にエネルギーが充電される。さらに、１次平滑コンデンサ２０３から１次巻線Ｎ４を介してＦＥＴ２０５に電流が流れる。ブリッジダイオード２０２の出力電圧が中間タップ電圧より低い場合、１次平滑コンデンサ２０３から１次巻線Ｎ４を介してのみＦＥＴ２０５に電流が流れる。
（ターンオン時）
続いて、実施例２のスイッチング動作について説明する。まず、ＦＥＴ２０５がターンオンしたときの動作について説明する。このとき、ブリッジダイオード２０２の出力電圧が１次巻線Ｎ１と１次巻線Ｎ４との中間タップにおける電圧（以下、中間タップ電圧という）より高い場合、インダクタ４０１、ダイオード４０２、１次巻線Ｎ１を介してＦＥＴ２０５に電流が流れる。また、これとともに、インダクタ４０１にエネルギーが充電される。さらに、１次平滑コンデンサ２０３から１次巻線Ｎ４を介してＦＥＴ２０５に電流が流れる。ブリッジダイオード２０２の出力電圧が中間タップ電圧より低い場合、１次平滑コンデンサ２０３から１次巻線Ｎ４を介してのみＦＥＴ２０５に電流が流れる。
（ターンオフ時）
ＦＥＴ２０５がターンオフすると、ターンオン時にインダクタ４０１に充電されたエネルギーにより、インダクタ４０１、ダイオード４０２、１次巻線Ｎ４を介して１次平滑コンデンサ２０３に充電電流が流れる。このように、交流電源２０１から出力される入力電流がブリッジダイオード２０２を介して１次平滑コンデンサ２０３を直接充電するのではなくＦＥＴ２０５のターンオフ時に充電する構成にする。これにより、コンデンサインプット型の電流波形から力率が改善された電流波形になる。
ＦＥＴ２０５がターンオフすると、ターンオン時にインダクタ４０１に充電されたエネルギーにより、インダクタ４０１、ダイオード４０２、１次巻線Ｎ４を介して１次平滑コンデンサ２０３に充電電流が流れる。このように、交流電源２０１から出力される入力電流がブリッジダイオード２０２を介して１次平滑コンデンサ２０３を直接充電するのではなくＦＥＴ２０５のターンオフ時に充電する構成にする。これにより、コンデンサインプット型の電流波形から力率が改善された電流波形になる。
実施例２の電源構成では、インダクタ４０１、ダイオード４０２、ＦＥＴ２０５で昇圧回路を構成しているため、ＦＥＴ２０５に印加される電圧も実施例１の電源構成より高くなる。そのため実施例１同様、トランス２０４の補助巻線Ｎ３、クランプコンデンサ２０６、ダイオード２０７、ダイオード２０８で構成されたスナバ回路３１０により、ＦＥＴ２０５のターンオフ時のサージ電圧を抑制する必要がある。しかし、実施例１同様、ＦＥＴ２０５のターンオン直後にクランプコンデンサ２０６に蓄えられたエネルギーがＦＥＴ２０５に電流として流れる。そこで、ターンオンスピードを速くすることで、ターンオン時にＦＥＴ２０５に発生する電力損失を低減することができる。なお、ゲート駆動回路３００の構成は、実施例１の図２（ａ）、（ｂ）、（ｃ）のいずれが適用されてもよい。
以上より、実施例２によれば、クランプ用コンデンサと２つのダイオード、及び、トランスの補助巻線で構成されるクランプ回路を、力率改善機能を備えた電源構成に適用した場合においても、ターンオンスピードをターンオフスピードより速くする。これにより、ターンオン時の電力損失を低減するとともに、ターンオフ時の高周波ノイズの発生を防ぐことができる。
以上、実施例２によれば、電源装置において電力損失の低減とノイズの低減とを両立することができる。
以上、実施例２によれば、電源装置において電力損失の低減とノイズの低減とを両立することができる。
２０４ トランス
２０５ 電界効果トランジスタ
２０６ クランプコンデンサ
２０７ ダイオード
２１３ ダイオード
２１４ 抵抗
２１５ 抵抗
２０５ 電界効果トランジスタ
２０６ クランプコンデンサ
２０７ ダイオード
２１３ ダイオード
２１４ 抵抗
２１５ 抵抗
Claims (7)
- １次巻線、２次巻線及び補助巻線を有するトランスと、
第１のコンデンサと第１の整流素子とが直列に接続された第１の回路であって、前記１次巻線に並列に接続された前記第１の回路と、
一端が前記１次巻線の一端と接続され、オン状態又はオフ状態に切り替えられるスイッチング素子と、
前記補助巻線と第２の整流素子とが直列に接続された第２の回路であって、前記第１のコンデンサと前記第１の整流素子とが接続された接続点と前記スイッチング素子の他端との間に接続された前記第２の回路と、
一つ以上の抵抗と第３の整流素子とを有し、前記スイッチング素子のゲート端子に接続される第３の回路と、
を備え、
前記第３の回路は、前記スイッチング素子のゲート端子に電流が流入する方向の抵抗値が、前記ゲート端子から電流が流出する方向の抵抗値よりも小さいことを特徴とする電源装置。 - 制御端子を有し、前記スイッチング素子を制御する制御部を備え、
前記第３の回路は、第１の抵抗と、前記第１の抵抗よりも抵抗値が大きい第２の抵抗と、を有し、
前記第３の整流素子は、アノード端子が前記制御端子に接続され、カソード端子が前記第１の抵抗の一端に接続されたダイオードであり、
前記第１の抵抗は、他端が前記ゲート端子に接続され、
前記第２の抵抗は、一端が前記制御端子に接続され、他端が前記ゲート端子に接続されていることを特徴とする請求項１に記載の電源装置。 - 制御端子を有し、前記スイッチング素子を制御する制御部を備え、
前記第３の回路は、第１の抵抗と、前記第１の抵抗よりも抵抗値が大きい第２の抵抗と、を有し、
前記第３の整流素子は、アノード端子が前記制御端子に接続され、カソード端子が前記第１の抵抗の一端に接続されたダイオードであり、
前記第１の抵抗は、他端が前記ゲート端子に接続され、
前記第２の抵抗は、一端が前記制御端子に接続され、他端が前記第１の抵抗の一端に接続されていることを特徴とする請求項１に記載の電源装置。 - 制御端子を有し、前記スイッチング素子を制御する制御部を備え、
前記第３の回路は、第２の抵抗を有し、
前記第３の整流素子は、アノード端子が前記制御端子に接続され、カソード端子が前記ゲート端子に接続されたダイオードであり、
前記第２の抵抗は、一端が前記制御端子に接続され、他端が前記ゲート端子に接続されていることを特徴とする請求項１に記載の電源装置。 - ２つの出力端子を有し、交流電圧を整流する整流回路と、
前記２つの出力端子の間に並列に接続された第２のコンデンサと、
を備え、
前記整流回路の前記２つの出力端子は、前記１次巻線と前記スイッチング素子とが直列に接続された直列回路に対して並列に接続されることを特徴とする請求項１から請求項４のいずれか１項に記載の電源装置。 - ２つの出力端子を有し、交流電圧を整流する整流回路と、
一端が前記整流回路に接続され、他端が第４の整流素子に接続されたインダクタと、
前記１次巻線と前記スイッチング素子とが直列に接続された直列回路に対して並列に接続された第２のコンデンサと、
を備え、
前記第４の整流素子は、アノード端子が前記インダクタに接続され、カソード端子が前記１次巻線の中間タップに接続されたダイオードであることを特徴とする請求項１から請求項４のいずれか１項に記載の電源装置。 - 記録材に画像を形成するための画像形成手段と、
前記画像形成手段に電力を供給する請求項１から請求項６のいずれか１項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
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