JP2022160568A - 半導体装置 - Google Patents

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JP2022160568A
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tatsuya Onuki
清 加藤
Kiyoshi Kato
修平 長塚
Shuhei Nagatsuka
隆徳 松嵜
Takanori Matsuzaki
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Abstract

Figure 2022160568000001
【課題】高集積化が可能な半導体装置及びその駆動方法並びに半導体ウエハ、モジュール及び電子機器を提供する。
【解決手段】プラグ、２つの容量素子１００ａ、１００ｂ及び１つの酸化物半導体を共有する２つのトランジスタ２００ａ、２００ｂを有する半導体装置であり、各トランジスタは、酸化物半導体上のゲート絶縁体とゲート電極からなる積層体と、ゲート電極の側面に接して設けられた絶縁体を有する。プラグは、２つのゲート電極との間の領域に、各ゲート電極側面に接して設けられた絶縁体が露出する開口に設けられる。容量素子は、酸化物半導体上に直接設けられており、容量素子の側面積は、当該容量素子の投影面積よりも大きい。
【選択図】図１

Description

本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発
明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置
は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装
置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機
器などは、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は
、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マタ
ー）に関するものである。
半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集
積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）等の電子デバイスに広く応
用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く
知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ－Ｇａ－Ｚｎ系酸化物を活性層とする
トランジスタを用いて、表示装置を作製する技術が開示されている（特許文献１及び特許
文献２参照）。
さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製す
る技術が公開されている（特許文献３参照）。また、記憶装置だけでなく、演算装置等も
、酸化物半導体を有するトランジスタによって作製されてきている。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１１９６７４号公報
ここで、電子機器の高性能化、小型化、軽量化に伴い、集積回路は高集積化され、トラン
ジスタのサイズは微細化している。これに従って、トランジスタ作製のプロセスルールも
、４５ｎｍ、３２ｎｍ、２２ｎｍと年々小さくなっている。これに伴い、酸化物半導体を
有するトランジスタも、微細な構造において、設計通り良好な電気特性を有するものが求
められている。
本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一
つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供するこ
とを課題の一つとする。または、本発明の一態様は、オフ電流の小さい半導体装置を提供
することを課題の一とする。または、本発明の一態様は、オン電流の大きいトランジスタ
を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置
を提供することを課題の一つとする。または、本発明の一態様は、消費電力が低減された
半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高
い半導体装置を提供することを課題の一つとする。
または、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供する
ことを課題の一つとする。または、本発明の一態様は、情報の書き込み速度が速い半導体
装置を提供することを課題の一つとする。または、本発明の一態様は、設計自由度が高い
半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力を
抑えることができる半導体装置を提供することを課題の一つとする。または、本発明の一
態様は、新規な半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第１の容量素子、第２
の容量素子、およびプラグを有する半導体装置であって、第１のトランジスタは、酸化物
半導体と、酸化物半導体上の第１の絶縁体と、第１の絶縁体上の第１の導電体と、第１の
導電体の側面と接する第２の絶縁体と、を有し、第２のトランジスタは、酸化物半導体と
、酸化物半導体上の第３の絶縁体と、第３の絶縁体上の第２の導電体と、第２の導電体の
側面と接する第４の絶縁体と、を有し、第１の容量素子は、酸化物半導体上、および第２
の絶縁体に接する第３の導電体と、第３の導電体上の第５の絶縁体と、第５の絶縁体上の
第４の導電体と、を有し、第２の容量素子は、酸化物半導体上、および第４の絶縁体に接
する第５の導電体と、第５の導電体上の第５の絶縁体と、第５の絶縁体上の第６の導電体
と、を有し、プラグは、酸化物半導体、第２の絶縁体、および第４の絶縁体に接して設け
られ、第１の容量素子の側面積は、第１の容量素子の投影面積よりも大きく、第２の容量
素子の側面積は、第２の容量素子の投影面積よりも大きい。
上記記載の半導体装置は、第１のトランジスタ上、および第２のトランジスタ上に設けら
れた第６の絶縁体と、第１の容量素子上、第２の容量素子上、および第６の絶縁体上に設
けられた第７の絶縁体と、を有し、第６の絶縁体は、第１の絶縁体を露出する第１の開口
と、第３の絶縁体を露出する第２の開口を有し、第１の開口内に、第１の容量素子は設け
られ、第２の開口内に、第２の容量素子は設けられ、第６の絶縁体と、第７の絶縁体は、
第１の絶縁体、および第２の絶縁体を露出する第３の開口を有し、第３の開口内に、プラ
グが設けられている。
上記記載の半導体装置は、第７の絶縁体上、およびプラグ上に、配線として機能する第７
の導電体を有する。
上記記載の半導体装置において、第１の導電体と、第２の導電体は、第１のトランジスタ
のチャネル長辺方向と、概略直交する方向に延伸し、第７の導電体は、第１のトランジス
タのチャネル長方向と、概略平行となる方向に延伸する。
上記記載の半導体装置において、酸化物半導体は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ
、またはＳｎ）と、Ｚｎと、を含む。
本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができ
る。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供すること
ができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供すること
ができる。または、本発明の一態様により、オン電流の大きいトランジスタを提供するこ
とができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することが
できる。または、本発明の一態様により、消費電力が低減された半導体装置を提供するこ
とができる。または、本発明の一態様により、生産性の高い半導体装置を提供することが
できる。
または、長期間においてデータの保持が可能な半導体装置を提供することができる。また
は、情報の書き込み速度が速い半導体装置を提供することができる。または、設計自由度
が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導
体装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 酸化物半導体のエネルギーバンド構造を説明する図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す回路図および断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示すブロック図、および回路図。 本発明の一態様に係る記憶装置の消費電力を説明する図。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明
は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製
造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減
りすることがあるが、理解を容易とするために図に反映しないことがある。また、図面に
おいて、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して
用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハ
ッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易と
するため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載
を省略する場合がある。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるもので
あり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の
」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載
されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場
合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置
関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係
は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した
語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む
少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン
領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間に
チャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に
電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは
、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動
作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細
書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある
。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重な
る領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をい
う。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限
らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。
そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか
一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタ
がオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域
、またはチャネルが形成される領域における、チャネル長方向を基準として垂直方向のチ
ャネル形成領域の長さを言う。なお、一つのトランジスタにおいて、チャネル幅がすべて
の領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの
値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成さ
れる領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示
されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合があ
る。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上の
チャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細か
つゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネ
ル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、
実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。
例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という
仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチ
ャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕ
ｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書
では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネ
ル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実
効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル
幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析するこ
となどによって、値を決定することができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半
導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、結晶性が低下
することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変
化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元
素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水
素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半
導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば
不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場
合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、
第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素
の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、
窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が
０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリ
コン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ま
しくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリ
コンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範
囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替
えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更
することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」と
いう用語に変更することが可能な場合がある。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換える
ことができる。また、「導電体」という用語を、導電膜または導電層と言い換えることが
できる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることがで
きる。
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジ
スタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチ
ャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は
、明示されている場合を除き、０Ｖよりも大きいものとする。
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度
で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また
、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態を
いう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されてい
る状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」
とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する
機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼
ぶことがある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の
酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）
、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）な
どに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸
化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と記載する場合においては、酸化物または酸化物半導体
を有するトランジスタと換言することができる。
（実施の形態１）
本発明の一態様の半導体装置は、チャネル形成領域に酸化物を有する半導体装置である。
本実施の形態では、半導体装置の一形態を、図１乃至図２３を用いて説明する。
＜半導体装置の構成例＞
以下では、本発明の一態様に係るトランジスタ２００ａ、トランジスタ２００ｂ、容量素
子１００ａおよび容量素子１００ｂを有する半導体装置の一例について説明する。以下で
は、半導体装置の一形態を、図１乃至図２０を用いて説明する。
図１（Ａ）、および図２（Ａ）は、トランジスタ２００ａ、トランジスタ２００ｂ、容量
素子１００ａおよび容量素子１００ｂを有する半導体装置の上面図である。また、図１（
Ｂ）、および図２（Ｂ）は、図１（Ａ）、および図２（Ａ）にＡ１－Ａ２の一点鎖線で示
す部位の断面図である。また、図１（Ｃ）、および図２（Ｃ）は、図１（Ａ）、および図
２（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図である。図１（Ａ）、および図２（
Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図２は
、図１の各構成要素に符号を付した図面である。
本発明の一態様の半導体装置は、図１、および図２に示すように、トランジスタ２００ａ
、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂと、層間膜として機
能する絶縁体２１０、絶縁体２１２、絶縁体２８０、および絶縁体２８４を有する。また
、トランジスタ２００ａと電気的に接続し、配線として機能する導電体２０３ａと、トラ
ンジスタ２００ｂと電気的に接続し、配線として機能する導電体２０３ｂと、プラグとし
て機能する導電体２４０、および導電体２４０と電気的に接続し、配線として機能する導
電体２４６と、を有する。
なお、導電体２０３ａ、および導電体２０３ｂは、絶縁体２１２に埋め込まれるように形
成される。ここで、導電体２０３ａ、および導電体２０３ｂの上面の高さと、絶縁体２１
２の上面の高さは同程度にできる。なお、導電体２０３ａ、および導電体２０３ｂは、単
層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導
電体２０３ａ、および導電体２０３ｂを２層以上の多層膜構造としてもよい。
ここで、トランジスタ２００ａ、およびトランジスタ２００ｂは、図１（Ａ）に示す部位
において、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わる点を中心として
、点対称の構成を有している。
同様に、容量素子１００ａ、および容量素子１００ｂは、図１（Ａ）に示す部位において
、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わる点を中心として、点対称
の構成を有している。
上記構成より、トランジスタ２００ａ、およびトランジスタ２００ｂは、共通のプラグと
して機能する導電体２４０と接続することができる。つまり、トランジスタ２００ａ、お
よびトランジスタ２００ｂにおいて、ソースおよびドレインの一方と電気的に接続する配
線を共通化することができる。従って、トランジスタ２００ａ、トランジスタ２００ｂ、
容量素子１００ａおよび容量素子１００ｂを有する半導体装置の占有面積を縮小すること
ができる。
また、半導体装置は、トランジスタ２００ａおよびトランジスタ２００ｂを覆う様に絶縁
体２８０を設けることが好ましい。絶縁体２８０は、膜中の水または水素などの不純物濃
度が低減されていることが好ましい。
絶縁体２８０の開口は、トランジスタ２００ａの絶縁体２７５ａ、およびトランジスタ２
００ｂの絶縁体２７５ｂの側面が露出するように形成される。本構造を形成するには、絶
縁体２８０の開口時に絶縁体２７５ａおよび絶縁体２７５ｂのエッチング速度が、絶縁体
２８０のエッチング速度に比べて著しく小さい開口条件とすることが好ましい。絶縁体２
７５ａおよび絶縁体２７５ｂのエッチング速度を１とすると、絶縁体２８０のエッチング
速度は５以上が好ましく、より好ましくは１０以上である。このように開口することで、
自己整合的に開口を形成することができ、開口と、ゲート電極と、の間隔を小さく設計す
ることができるので、半導体装置の高集積化が可能となる。
ここで、絶縁体２８０の開口の内壁に接するように導電体２４０が形成される。当該開口
の底部の少なくとも一部には酸化物２３０の領域２３１が位置しており、導電体２４０は
、領域２３１と接する（図５参照）。
なお、開口の側壁部に酸化アルミニウムを形成した後に、導電体２４０を形成してもよい
。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、
導電体２４０の酸化を防止することができる。また、導電体２４０から、水、水素などの
不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口に
ＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成す
ることができる。
導電体２４０は、トランジスタ２００ａのソース電極またはドレイン電極の一方としての
機能を有し、並びにトランジスタ２００ｂのソース電極またはドレイン電極の一方として
の機能も有する。当該構成とすることで、隣接するトランジスタ２００ａと、トランジス
タ２００ｂと、の間隔を小さくすることができる。従って、トランジスタを高密度に配置
することが可能となり半導体装置の高集積化が可能となる。
なお、図４は、図２（Ａ）にＡ５－Ａ６の一点鎖線で示す部位の断面図である。つまり、
導電体２４０と、トランジスタ２００ａおよびトランジスタ２００ｂの酸化物２３０（酸
化物２３０ａ、および酸化物２３０ｂ）と、が接する領域の断面図である。
一例として、図４（Ａ）に示すように、導電体２４０は、酸化物２３０の上面と接する。
つまり、チャネル幅方向（Ａ５－Ａ６方向）において、導電体２４０と、酸化物２３０と
が接する面の幅は、酸化物２３０の幅より小さくてもよい。
また、図４（Ｂ）に示すように、導電体２４０は、酸化物２３０の上面、および酸化物２
３０の側面と接してもよい。例えば、図４（Ｂ）は、導電体２４０が、酸化物２３０のＡ
５側の側面と接する領域の一例を示す。なお、導電体２４０は、酸化物２３０のＡ６側の
側面と接する領域を有してもよい。当該構成とすることで、導電体２４０と、酸化物２３
０と、が接する領域の面積を大きくすることができる。従って、導電体２４０と、酸化物
２３０と、のコンタクト抵抗を低減することができる。
また、図４（Ｃ）に示すように、導電体２４０は、酸化物２３０の上面および酸化物２３
０のＡ５側およびＡ６側の両側面で接してもよい。つまり、導電体２４０と、酸化物２３
０とが接する領域が鞍のような断面形状を有する（鞍面コンタクトと呼ぶことができる）
。当該構成とすることで、導電体２４０と、酸化物２３０と、が接する領域の面積を大き
くすることができる。従って、導電体２４０と、酸化物２３０と、のコンタクト抵抗を、
より低減することができる。
また、トランジスタ２００ａのソースまたはドレインの他方と、容量素子１００ａとを、
重畳して設ける。同様に、トランジスタ２００ｂのソースまたはドレインの他方と、容量
素子１００ｂとを、重畳して設ける。特に、容量素子１００ａ、および容量素子１００ｂ
は、底面積よりも、側面積が大きい構造（なお、以下では、シリンダー型容量素子ともい
う。）であることが好ましい。従って、容量素子１００ａ、または容量素子１００ｂは、
投影面積当たりの容量値を大きくすることができる。
以上のように、本発明の一態様の半導体装置は、トランジスタ２００ａ、トランジスタ２
００ｂ、容量素子１００ａおよび容量素子１００ｂを同じ層に配置することが可能な構成
となっている。当該構成とすることで、半導体装置は、高密度にトランジスタおよび容量
素子を配置することができるので、高集積化することができる。
また、トランジスタ２００ａのソースまたはドレインの他方と接して、容量素子１００ａ
の一方の電極を設ける。同様に、トランジスタ２００ｂのソースまたはドレインの他方と
接して、容量素子１００ｂの一方の電極を設ける。当該構成により、容量素子１００ａと
トランジスタ２００ａとの間のコンタクト形成工程、および容量素子１００ｂとトランジ
スタ２００ｂとの間のコンタクト形成工程を削減することができる。従って、工程数の低
減、および生産コストを削減することができる。
本発明の一態様では、複数の容量素子と、複数のトランジスタと、各構造と接続するプラ
グと、を上述の構成とすることで、微細化または高集積化が可能な半導体装置を提供する
ことができる。
［トランジスタ２００ａおよびトランジスタ２００ｂ］
図１、および図２に示すように、トランジスタ２００ａは、基板（図示せず）の上に配置
された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込ま
れるように配置された導電体２０５＿１（導電体２０５＿１ａおよび導電体２０５＿１ｂ
）と、導電体２０５＿１の上および絶縁体２１６の上に配置された絶縁体２２０と、絶縁
体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４
と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａおよび酸化物２３０ｂ
）と、酸化物２３０の上に配置された酸化物２３０＿１ｃと、酸化物２３０＿１ｃの上に
配置された絶縁体２５０ａと、絶縁体２５０ａの上に配置された導電体２６０ａと、導電
体２６０ａの上に配置された絶縁体２７０ａと、絶縁体２７０ａの上に配置された絶縁体
２７１ａと、少なくとも導電体２６０ａの側面に接して配置された絶縁体２７５ａと、を
有する。
また、図１、および図２に示すように、トランジスタ２００ｂは、基板（図示せず）の上
に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋
め込まれるように配置された導電体２０５＿２（導電体２０５＿２ａおよび導電体２０５
＿２ｂ）と、導電体２０５＿２の上および絶縁体２１６の上に配置された絶縁体２２０と
、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体
２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａおよび酸化物２
３０ｂ）と、酸化物２３０の上に配置された酸化物２３０＿２ｃと、酸化物２３０＿２ｃ
の上に配置された絶縁体２５０ｂと、絶縁体２５０ｂの上に配置された導電体２６０ｂと
、導電体２６０ｂの上に配置された絶縁体２７０ｂと、絶縁体２７０ｂの上に配置された
絶縁体２７１ｂと、少なくとも導電体２６０ｂの側面に接して配置された絶縁体２７５ｂ
と、を有する。
尚、トランジスタ２００ａおよびトランジスタ２００ｂでは、酸化物２３０ａと酸化物２
３０ｂをまとめて酸化物２３０という場合がある。なお、トランジスタ２００ａおよびト
ランジスタ２００ｂでは、酸化物２３０ａおよび酸化物２３０ｂを積層する構成について
示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂのみを設
ける構成にしてもよい。また、例えば、３層以上の積層構造としてもよい。
また、トランジスタ２００ａおよびトランジスタ２００ｂでは、導電体２６０ａおよび導
電体２６０ｂを単層の構成で示しているが、本発明はこれに限られるものではない。例え
ば、導電体２６０ａ、および導電体２６０ｂを、２層以上の積層構造としてもよい。
ここで、上述したように、トランジスタ２００ａ、およびトランジスタ２００ｂは、図１
（Ａ）に示す部位において、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わ
る点を中心として、点対称の構成を有している。
つまり、トランジスタ２００ｂは、トランジスタ２００ａが有する構造と、それぞれ対応
する構造を有する。従って、図中では、トランジスタ２００ａ、およびトランジスタ２０
０ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。また
、以下では、特にことわりが無い限り、トランジスタ２００ｂについては、トランジスタ
２００ａの説明を参酌することができる。
例として、トランジスタ２００ａの導電体２０５＿１、酸化物２３０＿１ｃ、絶縁体２５
０ａ、導電体２６０ａ、絶縁体２７０ａ、絶縁体２７１ａ、絶縁体２７５ａは、それぞれ
トランジスタ２００ｂの導電体２０５＿２、酸化物２３０＿２ｃ、絶縁体２５０ｂ、導電
体２６０ｂ、絶縁体２７０ｂ、絶縁体２７１ｂ、および絶縁体２７５ｂに対応する。
なお、酸化物２３０は、トランジスタ２００ａと、トランジスタ２００ｂとで、共通する
構造である。従って、酸化物２３０は、トランジスタ２００ａのチャネル形成領域として
機能する領域と、トランジスタ２００ａのソースまたはドレインの他方として機能する領
域と、トランジスタ２００ｂのチャネル形成領域として機能する領域と、トランジスタ２
００ｂのソースまたはドレインの他方として機能する領域と、トランジスタ２００ａおよ
びトランジスタ２００ｂのソースまたはドレインの一方として機能する領域を有する。
上記構成により、ソースおよびドレインの一方と電気的に接続するプラグを共通化するこ
とができる。特に、トランジスタ２００ａとトランジスタ２００ｂとが、酸化物２３０を
共有することで、トランジスタ２００ａの第１のゲートとして機能する導電体２６０ａと
、トランジスタ２００ｂの第１のゲートとして機能する導電体２６０ｂとの間を、最小加
工寸法としてもよい。導電体２６０ａと導電体２６０ｂとの間の距離を、最小加工寸法と
することで、２個のトランジスタの占有面積を縮小することができる。
なお、絶縁体２７５ａ、および絶縁体２７５ｂは、異方性エッチング処理により、自己整
合的に形成される。トランジスタ２００ａに絶縁体２７５ａを設けることで、トランジス
タ２００ａと、容量素子１００ａ、または導電体２４０との間に形成される寄生容量を低
減することができる。同様に、トランジスタ２００ｂに絶縁体２７５ｂを設けることで、
トランジスタ２００ｂと、容量素子１００ｂ、または導電体２４０との間に形成される寄
生容量を低減することができる。寄生容量を低減することで、トランジスタ２００ａおよ
びトランジスタ２００ｂを高速に動作することができる。
例えば、酸化物２３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウ
ム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲル
マニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タ
ンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の
金属酸化物に代表される酸化物半導体を用いるとよい。また、酸化物２３０として、Ｉｎ
－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００ａ、およびトランジスタ２
００ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置
を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、
高集積型の半導体装置を構成するトランジスタ２００ａ、およびトランジスタ２００ｂに
用いることができる。
ここで、図２（Ｂ）における、トランジスタ２００ａのチャネル近傍の領域の拡大図を図
５に示す。
図５に示すように、酸化物２３０は、トランジスタ２００ａのチャネル形成領域として機
能する領域２３４と、トランジスタ２００ａのソースまたはドレインとして機能する領域
２３１（領域２３１ａ、および領域２３１ｂ）と、領域２３４と領域２３１との間に設け
られる、領域２３２（領域２３２ａ、および領域２３２ｂ）と、を有する。
ソースまたはドレインとして機能する領域２３１は、酸素濃度が低く、キャリア密度が高
い、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソ
ースまたはドレインとして機能する領域２３１よりも、酸素濃度が高く、キャリア密度が
低い高抵抗領域である。また、領域２３２は、ソースまたはドレインとして機能する領域
２３１よりも、酸素濃度が高く、キャリア密度が低い、かつ、チャネル形成領域として機
能する領域２３４よりも、酸素濃度が低く、キャリア密度が高い領域である。
なお、酸化物２３０の領域２３１において、少なくとも酸化物２３０の表面近傍（図中、
領域２４２で示す）のみ低抵抗化されていればよい。つまり、低抵抗化した領域２３１に
おいて、領域２４２が最も低抵抗化されていることが好ましい。
なお、領域２３１は、金属元素、希ガス、並びに水素、および窒素などの不純物元素、の
少なくとも一の濃度が領域２３２、および領域２３４よりも高いことが好ましい。さらに
、領域２３１において、領域２４２は、金属元素、希ガス、並びに水素、および窒素など
の不純物元素、の少なくとも一の濃度が高いことが好ましい。
例えば、領域２３１は、酸化物２３０が有する金属元素の他に、アルミニウム、ルテニウ
ム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか
一つまたは複数の金属元素を有することが好ましい。酸化物２３０に、金属元素が添加さ
れることで、領域２３１を低抵抗化することができる。なお、領域２３１は、酸化物２３
０中の金属元素と、添加された金属元素とが、合金化した領域を有してもよい。
領域２３２は、少なくとも、絶縁体２７５ａと重畳する領域を有する。領域２３２は、ア
ルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素、並
びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも高い
ことが好ましい。領域２３２を形成するためには、例えば、酸化物２３０の領域２３１に
接して、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を設ければよ
い。これにより、当該膜中の金属元素が酸化物半導体に添加され、酸化物半導体中に金属
化合物を形成する場合がある。当該金属化合物は、酸化物２３０に含まれる水素を引き寄
せる場合がある。これにより、領域２３１の近傍である領域２３２の水素の濃度が高くな
る場合がある。
なお、領域２３２ａ、および領域２３２ｂのいずれか一方または双方は、導電体２６０ａ
と重畳する領域を有する構成としてもよい。
トランジスタ２００ａにおいて、領域２３２を設けることで、ソースおよびドレインとし
て機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成さ
れないため、トランジスタのオン電流、および移動度を大きくすることができる。また、
領域２３２を有することで、チャネル長方向において、ソースおよびドレインと、ゲート
電極とが重ならないため、不要な容量が形成されるのを抑制することができる。また、領
域２３２を有することで、非導通時のリーク電流を小さくすることができる。
また、図１、および図２では、領域２３４、領域２３１、および領域２３２が、酸化物２
３０ｂに形成されているが、これに限られない。例えば、これらの領域は酸化物２３０ａ
、および酸化物２３０ｃにも、形成されていてもよい。また、図１、および図２では、各
領域の境界を、酸化物２３０の上面に対して略垂直に表示しているが、本実施の形態はこ
れに限られるものではない。例えば、領域２３２ａが酸化物２３０ｂの表面近傍では導電
体２６０ａ側に張り出し、酸化物２３０ｂの下面近傍では、容量素子１００ａ側に後退す
る形状になる場合がある。
また、酸化物２３０において、各領域の境界は明確に検出することが困難な場合がある。
各領域内で検出される金属元素、並びに水素、および窒素などの不純物元素の濃度は、領
域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。
）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに
水素、および窒素などの不純物元素の濃度が減少していればよい。
なお、酸化物２３０の各領域は、導電体２６０ａおよび絶縁体２７５ａ、並びに導電体２
６０ｂおよび絶縁体２７５ｂをマスクとし、不純物または金属元素を添加することで、自
己整合的に低抵抗化する。そのため、トランジスタ２００ａおよびトランジスタ２００ｂ
を有する半導体装置を、複数同時に形成する場合、半導体装置間の電気特性バラつきを小
さくすることができる。
また、トランジスタ２００ａ、およびトランジスタ２００ｂのチャネル長は、導電体２６
０ａおよび絶縁体２７５ａ、並びに導電体２６０ｂおよび絶縁体２７５ｂの幅により決定
される。つまり、導電体２６０ａ、または導電体２６０ｂの幅を最小加工寸法とすること
で、トランジスタ２００ａ、またはトランジスタ２００ｂの微細化が可能となる。
以下では、本発明の一態様に係るトランジスタ２００ａ、およびトランジスタ２００ｂの
詳細な構成について説明する。なお、以下においてもトランジスタ２００ｂの構成につい
ては、トランジスタ２００ａを参酌することができる。
トランジスタ２００ａの第２のゲート電極として機能する導電体２０５＿１は、酸化物２
３０および導電体２６０ａと重なるように配置する。
ここで、導電体２６０ａは、トランジスタ２００ａの第１のゲート電極として機能する場
合がある。
なお、導電体２０５＿１に印加する電位は、接地電位や、導電体２６０ａに印加する電位
と異なる任意の電位としてもよい。例えば、導電体２０５＿１に印加する電位を、導電体
２６０ａに印加する電位と、連動させず、独立して変化させることで、トランジスタ２０
０ａのしきい値電圧を制御することができる。特に、導電体２０５＿１に負の電位を印加
することにより、トランジスタ２００ａのしきい値電圧を０Ｖより大きくし、オフ電流を
低減することが可能となる。従って、導電体２６０ａに印加する電圧が０Ｖのときのドレ
イン電流を小さくすることができる。
導電体２０３ａは、導電体２６０ａと同様にチャネル幅方向に延伸されており、導電体２
０５＿１、すなわち第２のゲート電極に電位を印加する配線として機能する。ここで、第
２のゲート電極の配線として機能する導電体２０３ａの上に積層して、絶縁体２１４およ
び絶縁体２１６に埋め込まれた導電体２０５＿１を設けることにより、導電体２０３ａと
導電体２６０ａの間に絶縁体２１４および絶縁体２１６などが設けられ、導電体２０３ａ
と導電体２６０ａの間の寄生容量を低減し、絶縁耐圧を高めることができる。
導電体２０３ａと導電体２６０ａの間の寄生容量を低減することで、トランジスタのスイ
ッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。ま
た、導電体２０３ａと導電体２６０ａの間の絶縁耐圧を高めることで、本発明の一態様の
半導体装置の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１
６の膜厚を大きくすることが好ましい。なお、導電体２０３ａの延伸方向はこれに限られ
ず、例えば、トランジスタ２００ａのチャネル長方向に延伸されてもよい。
一方、導電体２０５＿１に印加する電位は、導電体２６０ａに印加する電位と同電位とし
てもよい。導電体２０５＿１に印加する電位は、導電体２６０ａに印加する電位と同電位
とする場合、導電体２０５＿１は、酸化物２３０における領域２３４よりも、チャネル幅
方向の長さが大きくなるように設けてもよい。特に、導電体２０５＿１は、チャネル幅方
向において、酸化物２３０の領域２３４の端部よりも外側の領域まで延伸していることが
好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体
２０５＿１と、導電体２６０ａとは、絶縁体を介して重畳していることが好ましい。
上記構成を有することで、導電体２６０ａ、および導電体２０５＿１に電位を印加した場
合、導電体２６０ａから生じる電界と、導電体２０５＿１から生じる電界と、がつながる
ことで、閉回路を形成し、酸化物２３０に形成されるチャネル形成領域を覆うことができ
る。
つまり、第１のゲート電極としての機能を有する導電体２６０ａの電界と、第２のゲート
電極としての機能を有する導電体２０５＿１の電界によって、領域２３４のチャネル形成
領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第
２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構
造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
導電体２０５＿１は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体２０
５＿１ａが形成され、さらに内側に導電体２０５＿１ｂが形成されている。ここで、導電
体２０５＿１ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。また、導
電体２０５＿２ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、
トランジスタ２００ａでは、導電体２０５＿１ａおよび導電体２０５＿１ｂを積層する構
成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５
＿１ａまたは導電体２０５＿１ｂのどちらか一方のみを設ける構成にしてもよい。
ここで、導電体２０５＿１ａは、水または水素などの不純物の透過を抑制する機能を有す
る（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタ
ル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とす
ればよい。これにより、絶縁体２１４より下層から水素、水などの不純物が導電体２０５
＿１および導電体２０５＿２を通じて上層に拡散するのを抑制することができる。なお、
導電体２０５＿１ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分
子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素原子、酸素分子など
の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不
純物の透過を抑制する機能を有する導電性材料について記載する場合、該導電性材料は同
様の機能を有することが好ましい。導電体２０５＿１ａが酸素の透過を抑制する機能を持
つことにより、導電体２０５＿１ｂが酸化して導電率が低下することを防ぐことができる
。
また、導電体２０５＿１ｂは、タングステン、銅、またはアルミニウムを主成分とする導
電性材料を用いることが好ましい。また、図示しないが、導電体２０５＿１ｂは積層構造
としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
なお、図３に示すように、導電体２０３ａ、導電体２０３ｂ、導電体２０５＿１および導
電体２０５＿２は、必ずしも設ける必要はない。
絶縁体２１４および絶縁体２２２は、下層から水または水素などの不純物がトランジスタ
に混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４および絶縁体２２２は
、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好
ましい。例えば、絶縁体２１４として窒化シリコンなどを用い、絶縁体２２２として酸化
アルミニウム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物（ハフニウムシ
リケート）、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）な
どを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４および絶
縁体２２２より上層に拡散するのを抑制することができる。なお、絶縁体２１４および絶
縁体２２２は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２
Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有
することが好ましい。
また、絶縁体２１４および絶縁体２２２は、酸素（例えば、酸素原子または酸素分子など
）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁
体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体２２２中の水、水素または窒素酸化物などの不純物濃度が低減されているこ
とが好ましい。例えば、絶縁体２２２の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ：
Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、絶縁体
２２２の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、
絶縁体２２２の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、
好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４
ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２２は、加熱により酸素
が放出される絶縁体を用いて形成することが好ましい。
絶縁体２５０ａは、トランジスタ２００ａの第１のゲート絶縁膜として機能でき、絶縁体
２２０、絶縁体２２２、および絶縁体２２４は、トランジスタ２００ａの第２のゲート絶
縁膜として機能できる。なお、トランジスタ２００ａでは、絶縁体２２０、絶縁体２２２
、および絶縁体２２４を積層する構成について示しているが、本発明はこれに限られるも
のではない。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４のうちいずれか
２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属
酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを
用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いること
で、トランジスタのオフ電流を低減することができる。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいた
め、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法な
どを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いること
ができる。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれ
た一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは
スズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタ
ン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネ
オジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素
Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉ
ｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔ
ａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウ
ム、チタン、タンタル、クロム、タングステン、などの金属元素を添加することで、金属
化合物となり、低抵抗化する場合がある。なお、好ましくは、アルミニウム、チタン、タ
ンタル、タングステンなどを用いることが好ましい。酸化物半導体に、金属元素を添加す
るには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化
膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該
膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素
が該膜などに吸収され、酸素欠損を形成し、酸化物半導体の当該界面近傍が低抵抗化する
場合がある。
上記界面近傍に形成された酸素欠損の周辺は、歪を有している。また、上記膜をスパッタ
リング法によって成膜する場合、スパッタリングガスに希ガスが含まれると、上記膜の成
膜中に、希ガスが酸化物半導体中へ混入する場合がある。酸化物半導体中へ希ガスが混入
することで、上記界面近傍、および希ガスの周辺では、歪、または構造の乱れが生じる。
なお、上記希ガスとしては、Ｈｅ、Ａｒなどが挙げられる。なお、ＨｅよりもＡｒの方が
、原子半径が大きいため好ましい。当該Ａｒが酸化物半導体中に混入することで、好適に
歪み、または構造の乱れが生じる。これらの歪、または構造の乱れた領域では、結合した
酸素の数が少ない金属原子が増えると考えられる。結合した酸素の数が少ない金属原子が
増えることで、上記界面近傍、および希ガスの周辺が低抵抗化する場合がある。
また、酸化物半導体として、結晶性の酸化物半導体を用いる場合、上記の歪、または構造
の乱れた領域では、結晶性が崩れ、非晶質のように観察される場合がある。
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸
化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での
熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から金
属元素が酸化物半導体へ拡散し、酸化物半導体に金属元素を添加することができる。
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵
抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸
化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損か
ら抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸
素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によっ
て、酸化物半導体の低抵抗化した領域は、より低抵抗化し、低抵抗化していない酸化物半
導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。
また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度
が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸
素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加す
る。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成
することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
従って、酸化物半導体に対し、選択的に金属元素、並びに、水素、および窒素などの不純
物元素を添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることが
できる。つまり、酸化物２３０を選択的に低抵抗化することで、島状に加工した酸化物２
３０に、キャリア密度が低い半導体として機能する領域と、ソース、またはドレインとし
て機能する低抵抗化した領域を設けることができる。
なお、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、
酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きい
ことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素
Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原
子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、
元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍ
に対するＩｎの原子数比より大きいことが好ましい。
以上のような金属酸化物を酸化物２３０ａとして用いて、酸化物２３０ａの伝導帯下端の
エネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。
また、言い換えると、酸化物２３０ａの電子親和力が、酸化物２３０ｂの電子親和力より
小さいことが好ましい。
ここで、酸化物２３０ａおよび酸化物２３０ｂにおいて、伝導帯下端のエネルギー準位は
なだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができ
る。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面において形成さ
れる混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物２３０ａと酸化物２３０ｂが、酸素以外に共通の元素を有する（主成
分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物
２３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物２３０ａとして、Ｉｎ－Ｇａ－Ｚｎ酸
化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物２３０ｂに形成されるナローギャップ部分とな
る。酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることがで
きるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
電子親和力または伝導帯下端のエネルギー準位Ｅｃは、図２１に示すように、真空準位Ｅ
ｖａｃと価電子帯上端のエネルギー準位Ｅｖとの差であるイオン化ポテンシャルＩｐと、
エネルギーギャップＥｇから求めることができる。イオン化ポテンシャルＩｐは、例えば
、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定することができる。エネルギーギャッ
プＥｇは、例えば、分光エリプソメータを用いて測定することができる。
また、図２（Ｂ）に示すように、導電体２６０ａ、絶縁体２７０ａおよび絶縁体２７１ａ
からなる構造体は、その側面が絶縁体２２２の上面に対し、略垂直であることが好ましい
。ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電
体２６０ａ、絶縁体２７０ａおよび絶縁体２７１ａからなる構造体の側面と絶縁体２２２
の上面のなす角が鋭角になる構成にしてもよい。
絶縁体２７５ａは、少なくとも、導電体２６０ａ、および絶縁体２７０ａの側面に接して
設けられる。絶縁体２７５ａは、絶縁体２７５ａとなる絶縁体を成膜してから、異方性エ
ッチングを行って形成する。該エッチングによって、絶縁体２７５ａは、導電体２６０ａ
、および絶縁体２７０ａの側面に接して形成する。
ここで、トランジスタ２００ａは、導電体２６０ａと、導電体２４０と、の間に寄生容量
が形成される場合がある。同様に、トランジスタ２００ｂは、導電体２６０ｂと、導電体
２４０と、の間に寄生容量が形成される場合がある。
従って、トランジスタ２００ａに絶縁体２７５ａを設け、トランジスタ２００ｂに、絶縁
体２７５ｂを設けることで、それぞれの寄生容量を低減することができる。絶縁体２７５
ａおよび絶縁体２７５ｂとしては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化
シリコンおよび窒化シリコンを用いることができる。寄生容量を低減することで、トラン
ジスタ２００ａおよびトランジスタ２００ｂを高速に動作することができる。
ここで、図３に示すように、トランジスタ２００ａ、およびトランジスタ２００ｂを覆う
ように、絶縁体２７４を設けてもよい。
例えば、絶縁体２７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジ
ルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグ
ネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることがで
きる。特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜
であっても、水素、および窒素の拡散を抑制することができる。
また、酸化アルミニウムは、酸化物２３０と近接した状態で、熱処理を行うことで、酸化
物２３０中の水素を引き抜く場合がある。従って、酸化物２３０中の水素濃度を低減する
ことができる。また、絶縁体２７４と、酸化物２３０とを近接した状態で熱処理を行うこ
とで、絶縁体２７４から酸化物２３０、絶縁体２２４、絶縁体２２２、絶縁体２５０ａ、
絶縁体２５０ｂ、絶縁体２７５ａ、または絶縁体２７５ｂに酸素を供給できる場合がある
。
［容量素子１００ａおよび容量素子１００ｂ］
図１、および図２に示すように、容量素子１００ａは、トランジスタ２００ａと重畳する
領域に設ける。同様に、容量素子１００ｂは、トランジスタ２００ｂと重畳する領域に設
ける。また、図６（Ａ）にＷ５－Ｗ６の一点鎖線で示す部分の断面図を図６（Ｂ）に示す
。
なお、容量素子１００ｂは、容量素子１００ａが有する構造と、それぞれ対応する構造を
有する。従って、図中では、容量素子１００ａ、および容量素子１００ｂにおいて、対応
する構成には、基本的に、３桁の同数字を符号として付与する。従って、以下では、特に
ことわりが無い限り容量素子１００ｂについては、容量素子１００ａの説明を参酌するこ
とができる。
容量素子１００ａは、導電体１１０ａ、絶縁体１３０、絶縁体１３０上の導電体１２０ａ
を有する。また、容量素子１００ｂは、導電体１１０ｂ、絶縁体１３０、絶縁体１３０上
の導電体１２０ｂを有する。
ここで、トランジスタ２００ａ上に容量素子１００ａ、トランジスタ２００ｂ上に容量素
子１００ｂを設ける。
容量素子１００ａは、絶縁体２８０が有する開口において、底面、および側面において、
下部電極として機能する導電体１１０ａと、上部電極として機能する導電体１２０ａが、
誘電体として機能する絶縁体１３０を挟んで対向する構成である。従って、単位面積当た
りの静電容量を大きくすることができる。
特に、絶縁体２８０が有する開口の深さを深くすることで、投影面積は変わらず、容量素
子１００ａの静電容量を大きくすることができる。従って、容量素子１００ａは、シリン
ダー型（底面積よりも、側面積の方が大きい）とすることが好ましい。
上記構成とすることで、容量素子１００ａの単位面積当たりの静電容量を大きくでき、半
導体装置の微細化または高集積化を推し進めることができる。また、絶縁体２８０の膜厚
により、容量素子１００ａの静電容量の値を、適宜設定することができる。従って、設計
自由度が高い半導体装置を提供することができる。
また、絶縁体１３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミ
ニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。ア
ルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニ
ウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミ
ネート）などを用いることが好ましい。
また、絶縁体１３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニ
ウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選
び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウ
ムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウム
および酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このよ
うな積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子１００
ａとすることができる。
なお、トランジスタ２００ａの第１のゲート電極として機能する導電体２６０ａの側面に
は、絶縁体２７５ａが設けられている。導電体２６０ａと導電体１１０ａの間に、絶縁体
２７５ａが設けられることで、導電体２６０ａと導電体１１０ａの間の寄生容量を低減す
ることができる。
なお、導電体１１０ａ、または導電体１２０ａは、積層構造であってもよい。例えば、導
電体１１０ａ、または導電体１２０ａは、チタン、窒化チタン、タンタル、または窒化タ
ンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分と
する導電性材料と、の積層構造としてもよい。また、導電体１１０ａ、または導電体１２
０ａは、単層構造としてもよいし、３層以上の積層構造としてもよい。
＜基板＞
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基
板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基
板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがあ
る。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、ま
たは炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛
、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部
に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性
樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板な
どがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に
導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基
板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設
けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などが
ある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタ
を設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタ
を剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基
板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだ
シート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。ま
た、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。ま
たは、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ
以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μ
ｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置
を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも
伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する
場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和す
ることができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそ
れらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど
環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨
張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下であ
る材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリア
ミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある
。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物
、金属酸化窒化物、金属窒化酸化物などがある。
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲
うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体２
１０、絶縁体２１４、絶縁体２２２、絶縁体２７０ａ、絶縁体２７０ｂとして、水素など
の不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホ
ウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素
、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジ
ム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体２１０、絶縁体２１４、絶縁体２２２、絶縁体２７０ａ、絶縁体２
７０ｂとしては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ム、シリコンおよびハフニウムを含む酸化物、アルミニウムおよびハフニウムを含む酸化
物または酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用
いればよい。なお、例えば、絶縁体２１０、絶縁体２１４、絶縁体２２２、絶縁体２７０
ａ、絶縁体２７０ｂは、酸化アルミニウムおよび酸化ハフニウムなどを有することが好ま
しい。
絶縁体２７１ａ、絶縁体２７１ｂ、絶縁体２７５ａ、および絶縁体２７５ｂとしては、例
えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リ
ン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン
、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いれば
よい。例えば、絶縁体２７１ａ、絶縁体２７１ｂ、絶縁体２７５ａ、および絶縁体２７５
ｂとしては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ま
しい。
絶縁体２２２、絶縁体２２４、絶縁体２５０ａ、絶縁体２５０ｂ、絶縁体１３０は、比誘
電率の高い絶縁体を有することが好ましい。例えば、絶縁体２２２、絶縁体２２４、絶縁
体２５０ａ、絶縁体２５０ｂ、絶縁体１３０は、酸化ガリウム、酸化ハフニウム、酸化ジ
ルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニ
ウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハ
フニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有す
ることが好ましい。
または、絶縁体２２２、絶縁体２２４、絶縁体２５０ａ、絶縁体２５０ｂ、絶縁体１３０
は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有
することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、
比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造と
することができる。例えば、絶縁体２５０ａおよび絶縁体２５０ｂにおいて、酸化アルミ
ニウム、酸化ガリウムまたは酸化ハフニウムを酸化物２３０＿１ｃおよび２３０＿２ｃと
接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、
酸化物２３０に混入することを抑制することができる。また、例えば、絶縁体２５０ａお
よび絶縁体２５０ｂにおいて、酸化シリコンまたは酸化窒化シリコンを酸化物２３０＿１
ｃおよび２３０＿２ｃと接する構造とすることで、酸化アルミニウム、酸化ガリウムまた
は酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンタ
ーが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタ
のしきい値電圧をプラス方向に変動させることができる場合がある。
絶縁体２１２、絶縁体２１６、絶縁体２８０、絶縁体２８４、絶縁体２７５ａ、および絶
縁体２７５ｂは、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体２１２
、絶縁体２１６、絶縁体２８０、絶縁体２８４、絶縁体２７５ａ、および絶縁体２７５ｂ
は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加
した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコ
ン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体
２１２、絶縁体２１６、絶縁体２８０、絶縁体２８４、絶縁体２７５ａ、および絶縁体２
７５ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素
を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化
シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好まし
い。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせ
ることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、
例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリ
イミド、ポリカーボネートまたはアクリルなどがある。
＜導電体＞
導電体２０３ａ、導電体２０３ｂ、導電体２０５＿１、導電体２０５＿２、導電体２６０
ａ、導電体２６０ｂ、導電体２４０、導電体１１０ａ、導電体１１０ｂ、導電体１２０ａ
および導電体１２０ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、
ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マン
ガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ば
れた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含
有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドな
どのシリサイドを用いてもよい。
また、特に、導電体２６０ａおよび導電体２６０ｂとして、酸化物２３０に適用可能な金
属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述し
た金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タン
タルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛
酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むイン
ジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物２３
０に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混
入する水素を捕獲することができる場合がある。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金
属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構
造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素
を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述
した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる
ことが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよ
い。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離
脱した酸素がチャネル形成領域に供給されやすくなる。
＜金属酸化物＞
酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。
以下では、本発明に係る半導体層および酸化物２３０に適用可能な金属酸化物について説
明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれ
た一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは
スズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタ
ン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネ
オジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素
Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌ
ｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ
）、及びＣＡＣと記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣ
は機能、または材料の構成の一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、材料の一部では導電性の機能と
、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。
なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に
用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、
絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の
機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆ
させる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することがで
きる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を
分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性
領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性
の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベ
ルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に
偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察され
る場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶
縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ
以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを
有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉ
ｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナ
ローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に
、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップ
を有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有す
る成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記Ｃ
ＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に
用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、
及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材
（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けら
れる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉ
ｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結
晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏ
ｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体
などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結
し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領
域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の
向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合が
ある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。
なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウン
ダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界
の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向におい
て酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変
化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素
Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構
造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換
可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）
層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ
）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結
晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりに
くいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低
下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物
半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定
する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ
結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体
と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ
ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の
酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ
－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジ
スタを実現することができる。また、信頼性の高いトランジスタを実現することができる
。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸
化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低
くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準
位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体
は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、
さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすれば
よい。
また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低い
ため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる
場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を
低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近
接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アル
カリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物
半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素
の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（
ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により
得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔ
ｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が
含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。こ
のため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが
好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはア
ルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１
６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に
用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体におい
て、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃
度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子
が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャ
リアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用い
たトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素は
できる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭ
Ｓにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１
０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、
さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いること
で、安定した電気特性を付与することができる。
＜半導体装置の作製方法＞
次に、本発明の一態様に係るトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１
００ａおよび容量素子１００ｂを有する半導体装置の作製方法を図７乃至図２０を用いて
説明する。また、図７乃至図２０において、各図の（Ａ）は、上面図である。各図の（Ｂ
）は各図の（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。また、各図の（Ｃ
）は、各図の（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図である。
まず、基板（図示しない）を準備し、当該基板上に絶縁体２１０を成膜する。絶縁体２１
０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅ
ａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅ
ｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶ
Ｄ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用い
る原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（
ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズ
マを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で
ある。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）
などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、
蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合が
ある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じ
ないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜
中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのダメージを小さくすることが可能な成膜方法である。ま
た、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる
。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは
異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって
、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に
、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の
高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速
度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが
好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御するこ
とができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の
組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す
ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い
て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす
ることができる。したがって、半導体装置の生産性を高めることができる場合がある。
例えば、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜すると
よい。また、絶縁体２１０は、多層構造としてもよい。例えばスパッタリング法によって
酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウム
を成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該
酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造とし
てもよい。
次に絶縁体２１０上に、導電体２０３ａおよび導電体２０３ｂとなる導電膜を成膜する。
導電体２０３ａおよび導電体２０３ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ
法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体２
０３ａおよび導電体２０３ｂとなる導電膜は、多層膜とすることができる。例えば、導電
体２０３ａおよび導電体２０３ｂとなる導電膜としてタングステンを成膜するとよい。
次に、リソグラフィー法を用いて、導電体２０３ａおよび導電体２０３ｂとなる導電膜を
加工し、導電体２０３ａおよび導電体２０３ｂを形成する。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光さ
れた領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当
該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを
所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマ
レーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジス
トを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に
液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代
えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用
いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなど
のドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理
後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチン
グ処理を行うことができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。
ハードマスクを用いる場合、導電体２０３ａおよび導電体２０３ｂとなる導電膜上にハー
ドマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハード
マスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
導電体２０３ａおよび導電体２０３ｂとなる導電膜のエッチングは、レジストマスクを除
去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エ
ッチング中にレジストマスクが消失することがある。導電体２０３ａおよび導電体２０３
ｂとなる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方
、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずし
もハードマスクを除去する必要は無い。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：
Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いるこ
とができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型
電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の
電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極に同じ
周波数の高周波電源を印加する構成でもよい。または平行平板型電極に周波数の異なる高
周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装
置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、
誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ
）エッチング装置などを用いることができる。
次に、絶縁体２１０上、導電体２０３ａ上および導電体２０３ｂ上に絶縁体２１２となる
絶縁膜を成膜する。絶縁体２１２となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体２１
２となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜するとよい。
ここで、絶縁体２１２となる絶縁膜の膜厚は、導電体２０３ａの膜厚および導電体２０３
ｂの膜厚以上とすることが好ましい。例えば、導電体２０３ａの膜厚および導電体２０３
ｂの膜厚を１とすると、絶縁体２１２となる絶縁膜の膜厚は、１以上３以下とする。
次に、絶縁体２１２となる絶縁膜にＣＭＰ（ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体２１２となる絶縁膜の一部を除去し、導
電体２０３ａの表面および導電体２０３ｂの表面を露出させる。これにより、上面が平坦
な、導電体２０３ａおよび導電体２０３ｂと、絶縁体２１２を形成することができる（図
７参照。）。
ここでは、上記と異なる導電体２０３ａおよび導電体２０３ｂの形成方法について以下に
説明する。
絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、
ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、絶
縁体２１２に絶縁体２１０に達する開口を形成する。開口とは、例えば、溝やスリットな
ども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形
成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工に
は好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして溝を形成する際のエ
ッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成
する絶縁体２１２に酸化シリコン膜を用いた場合は、絶縁体２１０は窒化シリコン膜、酸
化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
開口の形成後に、導電体２０３ａおよび導電体２０３ｂとなる導電膜を成膜する。該導電
膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化
タンタル、窒化タングステン、窒化チタンなどを用いることができる。または上記導電体
と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタン
グステン合金との積層膜とすることができる。導電体２０３ａおよび導電体２０３ｂとな
る導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法な
どを用いて行うことができる。
例えば、導電体２０３ａおよび導電体２０３ｂとなる導電膜を、多層構造とする場合、ス
パッタリング法によって、窒化タンタルの上に窒化チタンを積層した膜を成膜するとよい
。当該金属窒化物を導電体２０３ａおよび導電体２０３ｂとなる導電膜の下層に用いるこ
とにより、後述する導電体２０３ａおよび導電体２０３ｂとなる導電膜の上層の導電膜と
して、銅などの拡散しやすい金属を用いても、当該金属が導電体２０３ａおよび導電体２
０３ｂから外に拡散するのを防ぐことができる。
次に、導電体２０３ａおよび導電体２０３ｂとなる導電膜の上層の導電膜を成膜する。該
導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡ
ＬＤ法などを用いて行うことができる。例えば、導電体２０３ａおよび導電体２０３ｂと
なる導電膜の上層の導電膜として、銅などの低抵抗導電性材料を成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０３ａおよび導電体２０３ｂとなる導電膜の上
層、ならびに導電体２０３ａおよび導電体２０３ｂとなる導電膜の下層の一部を除去し、
絶縁体２１２を露出する。その結果、開口部のみに、導電体２０３ａおよび導電体２０３
ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体２０３ａおよび導電体２
０３ｂを形成することができる。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除
去される場合がある。以上が、導電体２０３ａおよび導電体２０３ｂの異なる形成方法で
ある。
次に、導電体２０３ａ上および導電体２０３ｂ上に絶縁体２１４を成膜する。絶縁体２１
４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用
いて行うことができる。例えば、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを
成膜する。このように、絶縁体２１４として、窒化シリコンなどのように銅が透過しにく
い絶縁体を用いることにより、導電体２０３ａおよび導電体２０３ｂに銅など拡散しやす
い金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる
。
次に絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング
法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例え
ば、絶縁体２１６として、ＣＶＤ法によって酸化シリコンを成膜する。
次に、絶縁体２１４および絶縁体２１６に凹部を形成することで、導電体２０３ａおよび
導電体２０３ｂを露出する。なお、ここで、凹部とは、例えば、穴、溝（スリット）、ま
たは開口部なども含まれる。凹部の形成はウェットエッチングを用いてもよいが、ドライ
エッチングを用いるほうが微細加工には好ましい。
凹部の形成後に、導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜を成膜する
。導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜は、酸素の透過を抑制する
機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン
、窒化チタンなどを用いることができる。または上記導電体と、タンタル、タングステン
、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とす
ることができる。導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜の成膜は、
スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うこと
ができる。
次に、導電体２０５＿１ａおよび導電体２０５＿２ａとなる導電膜上に、導電体２０５＿
１ｂおよび導電体２０５＿２ｂとなる導電膜を成膜する。導電体２０５＿１ｂおよび導電
体２０５＿２ｂとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ
法またはＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行うことで、絶縁体２１６上の導電体２０５＿１ａおよび導電体２０
５＿２ａとなる導電膜と、導電体２０５＿１ｂおよび導電体２０５＿２ｂとなる導電膜と
、を除去する。その結果、凹部のみに、導電体２０５＿１ａおよび導電体２０５＿２ａと
なる導電膜と、導電体２０５＿１ｂおよび導電体２０５＿２ｂとなる導電膜と、が残存す
ることで上面が平坦な導電体２０５＿１および導電体２０５＿２を形成することができる
（図７参照。）。
次に、絶縁体２１６上、導電体２０５＿１上および導電体２０５＿２上に絶縁体２２０を
成膜する。絶縁体２２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法ま
たはＡＬＤ法などを用いて行うことができる。
次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下
、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で
行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０
ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態
で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理し
た後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％
以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体２２４に含
まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理にお
いて、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、
例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが
好ましい。または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を
有してもよい。高密度プラズマを用いることにより高密度の酸素ラジカルを生成すること
ができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカル
を効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを
含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行っ
てもよい。尚、第１の加熱処理は行わなくても良い場合がある。
また、該加熱処理は、絶縁体２２０成膜後、絶縁体２２２の成膜後および絶縁体２２４の
成膜後それぞれに行うこともできる。該加熱処理は、上記条件を用いることができるが、
絶縁体２２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
例えば、第１の加熱処理として、絶縁体２２４成膜後に窒素雰囲気にて４００℃の温度で
１時間の処理を行なった。
次に、絶縁体２２４上に酸化膜２３０Ａと酸化膜２３０Ｂを順に成膜する（図７参照。）
。なお、酸化膜２３０Ａと酸化膜２３０Ｂは、大気環境にさらさずに連続して成膜するこ
とが好ましい。大気環境に暴露せずに成膜することで、酸化膜２３０Ａ上に大気環境から
の不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと、酸化膜２３０
Ｂ、との界面近傍を清浄に保つことができる。
酸化膜２３０Ａと酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬ
Ｄ法またはＡＬＤ法などを用いて行うことができる。
例えば、酸化膜２３０Ａと酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、
スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリ
ングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やす
ことができる。また、酸化膜２３０Ａと酸化膜２３０Ｂをスパッタリング法によって成膜
する場合は、Ｉｎ－Ｍ－Ｚｎ酸化物ターゲットを用いることができる。
特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２
２４に供給される場合がある。
なお、酸化膜２３０Ａの成膜時にスパッタリングガスに含まれる酸素の割合は７０％以上
、好ましくは８０％以上、より好ましくは１００％とすればよい。
酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素
の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠
乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、
比較的高い電界効果移動度が得られる。
酸化膜２３０Ｂに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜２３０Ａに過剰酸素
を含む酸化膜を用いることが好ましい。また、酸化膜２３０Ａの成膜後に酸素ドープ処理
を行ってもよい。
例えば、酸化膜２３０Ａを、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４
［原子数比］のターゲットを用いて成膜し、酸化膜２３０Ｂを、スパッタリング法によっ
て、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いる
ことができる。第２の加熱処理によって、酸化膜２３０Ａおよび酸化膜２３０Ｂ中の水素
や水などの不純物を除去することなどができる。例えば、窒素雰囲気にて４００℃の温度
で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理
を行う。
次に、酸化膜２３０Ａおよび酸化膜２３０Ｂを島状に加工して、酸化物２３０（酸化物２
３０ａおよび酸化物２３０ｂ）を形成する。この時、酸化物２３０ａおよび酸化物２３０
ｂと重ならない領域の絶縁体２２４がエッチングされて、絶縁体２２２の表面が露出する
場合がある（図８参照。）。
ここで、酸化物２３０は、少なくとも一部が導電体２０５と重なるように形成する。また
、酸化物２３０の側面は、絶縁体２２２の上面に対し、略垂直であることが好ましい。酸
化物２３０の側面が、絶縁体２２２の上面に対し、略垂直であることで、複数のトランジ
スタ２００を設ける際に、小面積化、高密度化が可能となる。なお、酸化物２３０の側面
と絶縁体２２２の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物２３０
の側面と絶縁体２２２の上面のなす角は大きいほど好ましい。
また、酸化物２３０の側面と、酸化物２３０の上面との間に、湾曲面を有してもよい。つ
まり、側面の端部と上面の端部は、湾曲していることが好ましい（ラウンド状ともいう）
。湾曲面は、例えば、酸化物２３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ
以下、好ましくは、５ｎｍ以上６ｎｍ以下とすることが好ましい。端部に角を有さないこ
とで、以降の成膜工程における膜の被覆性が向上する。
なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライ
エッチング法やウェットエッチング法を用いることができる。ドライエッチング法による
加工は微細加工に適している。
また、エッチングマスクとしては、レジストマスクの代わりに絶縁体や導電体からなるハ
ードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜２３０Ｂ上にハードマス
ク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク
材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜
２３０Ａおよび酸化膜２３０Ｂのエッチングは、レジストマスクを除去してから行っても
良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジス
トマスクが消失することがある。酸化膜２３０Ａおよび酸化膜２３０Ｂのエッチング後に
ハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に
影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は
無い。
これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因
した不純物が酸化物２３０ａおよび酸化物２３０ｂなどの表面または内部に付着または拡
散することがある。不純物としては、例えば、フッ素または塩素などがある。
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いた
ウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上
記洗浄を適宜組み合わせて行ってもよい。
ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で
希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超
音波洗浄を行ってもよい。
次に、第３の加熱処理を行っても良い。加熱処理の条件は、上述の第１の加熱処理の条件
を用いることができる。
次に、絶縁体２２２、および酸化物２３０の上に、酸化物２３０ｃとなる酸化膜を成膜す
る（図９参照。）。酸化物２３０ｃとなる酸化膜の成膜は、スパッタリング法、ＣＶＤ法
、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
なお、酸化物２３０ｃとなる酸化膜は、島状に加工して、酸化物２３０ｃを形成してもよ
い。絶縁体２５０ａ、絶縁体２５０ｂ、導電体２６０ａおよび導電体２６０ｂ形成前に、
酸化物２３０ｃとなる酸化膜を加工することで、後工程で形成される絶縁体２５０ａ、絶
縁体２５０ｂ、導電体２６０ａおよび導電体２６０ｂの下側に位置する酸化物２３０ｃと
なる酸化膜の一部を除去することができる。これにより、隣り合うセルの酸化物２３０ｃ
となる酸化膜が分離され、セル間のリークを防ぐことができ、好ましい。本実施の形態で
は、酸化物２３０ｃとなる酸化膜の加工を行い、酸化物２３０ｃを形成する。
酸化物２３０ｃとなる酸化膜の加工は、ドライエッチングやウェットエッチングを用いる
ことができる。
次に、絶縁体２２２および酸化物２３０ｃの上に、絶縁膜２５０、導電膜２６０、絶縁膜
２７０および絶縁膜２７１を、順に成膜する（図９参照。）。
絶縁膜２５０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ
法などを用いて行うことができる。ここで、絶縁膜２５０を積層構造としてもよい。例え
ば、絶縁膜２５０を、２層構造とする場合、スパッタリング法を用い、酸素を含む雰囲気
下で、絶縁膜２５０の２層目の成膜することで、絶縁膜２５０の１層目に酸素を添加する
ことができる。
ここで、第４の加熱処理を行なってもよい。第４の加熱処理は、第１の加熱処理条件を用
いることができる。該加熱処理によって、絶縁膜２５０中の水分濃度および水素濃度を低
減させることができる。
導電膜２６０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ
法などを用いて行うことができる。
絶縁膜２７０および絶縁膜２７１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、Ｐ
ＬＤ法またはＡＬＤ法などを用いて行うことができ、特に、絶縁膜２７０は、ＡＬＤ法を
用いて成膜することが好ましい。絶縁膜２７０を、ＡＬＤ法を用いて成膜することで、膜
厚を０．５ｎｍ以上１０ｎｍ以下程度、好ましくは０．５ｎｍ以上３ｎｍ以下程度にする
ことができる。なお、絶縁膜２７０の成膜は省略することができる。
また、絶縁膜２７１は、導電膜２６０を加工する際のハードマスクとして用いることがで
きる。また、絶縁膜２７１は、積層構造とすることができる。例えば、酸化窒化シリコン
と、該酸化窒化シリコン上に窒化シリコンを配置してもよい。
ここで、第５の加熱処理を行なってもよい。加熱処理は、第１の加熱処理条件を用いるこ
とができる。
次に、リソグラフィー法を用いて、絶縁膜２７１をエッチングして、絶縁体２７１ａおよ
び絶縁体２７１ｂを形成する。次に、絶縁体２７１ａおよび絶縁体２７１ｂをハードマス
クとして、導電膜２６０、および絶縁膜２７０を、エッチングして、導電体２６０ａ、お
よび絶縁体２７０ａと、導電体２６０ｂ、および絶縁体２７０ｂと、を形成する（図１０
参照。）。
ここで、導電体２６０ａ、および絶縁体２７０ａの断面形状が、可能な限りテーパー形状
を有しないことが好ましい。同様に、導電体２６０ｂ、および絶縁体２７０ｂの断面形状
が、可能な限りテーパー形状を有しないことが好ましい。導電体２６０ａ、および絶縁体
２７０ａの側面と、酸化物２３０の底面と、のなす角度は、８０度以上１００度以下が好
ましい。同様に、導電体２６０ｂ、および絶縁体２７０ｂの側面と、酸化物２３０の底面
と、のなす角度は、８０度以上１００度以下が好ましい。これにより、後の工程で、絶縁
体２７５ａ、絶縁体２７５ｂを形成する際、絶縁体２７５ａ、絶縁体２７５ｂを残存させ
やすくなる。
また、該エッチングにより、絶縁膜２５０の導電体２６０ａ、および導電体２６０ｂと重
ならない領域の上部がエッチングされる場合がある。この場合、絶縁膜２５０の導電体２
６０ａ、および導電体２６０ｂと重なる領域の膜厚が、導電体２６０ａ、および導電体２
６０ｂと重ならない領域の膜厚より厚くなる。
ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピ
ング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域２３１
および領域２３２を形成してもよい。ここで、酸化物２３０の導電体２６０ａ、および導
電体２６０ｂと重なる領域には、当該イオンが到達することができないが、導電体２６０
ａ、および導電体２６０ｂと重ならない領域は、当該イオンが達するので、自己整合的に
領域２３１および領域２３２を形成することができる。また、絶縁膜２５０、および酸化
物２３０ｃを介して上記の方法を行うことによって酸化物２３０への注入ダメージを低減
することができる。
イオンドーピング法、プラズマイマージョンイオンインプランテーション法などで質量分
離を行う場合は、添加するイオン種およびその濃度を厳密に制御することができる。一方
、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原
子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。
なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換え
てもよい。
ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用
いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、
リン、硫黄、塩素、チタン、希ガス元素等が挙げられる。また、希ガス元素の代表例とし
ては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
次に、絶縁膜２５０と、導電体２６０ａ、絶縁体２７０ａおよび絶縁体２７１ａと、導電
体２６０ｂ、絶縁体２７０ｂおよび絶縁体２７１ｂと、を覆って、絶縁膜２７５を成膜す
る。絶縁膜２７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡ
ＬＤ法などを用いて行うことができる。例えば、絶縁膜２７５としては、ＣＶＤ法によっ
て、酸化シリコンを成膜するとよい（図１１参照。）
次に、絶縁膜２７５に異方性のエッチング処理を行うことで、酸化物２３０ｃ、絶縁膜２
５０、および絶縁膜２７５を加工し、酸化物２３０＿１ｃ、絶縁体２５０ａ、および絶縁
体２７５ａと、酸化物２３０＿２ｃ、絶縁体２５０ｂおよび絶縁体２７５ｂと、を形成す
る。絶縁体２７５ａは、少なくとも、導電体２６０ａ、および絶縁体２７１ａに接して形
成され、絶縁体２７５ｂは、少なくとも、導電体２６０ｂ、および絶縁体２７１ｂに接し
て形成される。異方性のエッチング処理としては、ドライエッチング処理を行うことが好
ましい。これにより、基板面に略平行な面に成膜された、酸化物２３０ｃ、絶縁膜２５０
および絶縁膜２７５を除去して、酸化物２３０＿１ｃ、酸化物２３０＿２ｃ、絶縁体２５
０ａ、絶縁体２５０ｂ、絶縁体２７５ａおよび絶縁体２７５ｂを自己整合的に形成するこ
とができる（図１２参照。）。
続いて、酸化物２３０＿１ｃ、絶縁体２５０ａ、導電体２６０ａ、絶縁体２７０ａ、絶縁
体２７１ａ、および絶縁体２７５ａと、酸化物２３０＿２ｃ、絶縁体２５０ｂ、導電体２
６０ｂ、絶縁体２７０ｂ、絶縁体２７１ｂ、および絶縁体２７５ｂと、を介して、絶縁体
２２４、および酸化物２３０上に膜２４２Ａを成膜する（図１３参照。）。
膜２４２Ａは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用い
る。膜２４２Ａは、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステ
ン、クロムなどの金属元素を含む膜とする。なお、膜２４２Ａの成膜は、スパッタリング
法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
続いて、加熱処理を行う。窒素を含む雰囲気下での熱処理により、膜２４２Ａから、膜２
４２Ａの成分である金属元素が酸化物２３０へ、または酸化物２３０の成分である金属元
素が膜２４２Ａへと、拡散し、酸化物２３０の表層に低抵抗化された領域２４２を形成す
ることができる。その後、膜２４２Ａを、除去してもよい（図１４参照。）。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに
好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活
性ガス雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。
また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、
１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、２５０
℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃
以上４５０℃以下で行えばよい。
ここで、膜２４２Ａの金属元素、および酸化物２３０の金属元素により、金属化合物を形
成することで、低抵抗化された領域２４２が形成される。なお、領域２４２は、膜２４２
Ａの成分と、酸化物２３０の成分とを含む金属化合物を有する層とする。例えば、領域２
４２は、酸化物２３０の金属元素と、膜２４２Ａの金属元素とが、合金化した層を有して
いてもよい。合金化することで、金属元素は比較的安定な状態となり、信頼性の高い半導
体装置を提供することができる。
また、酸化物２３０中の水素は、領域２３１に拡散し、領域２３１に存在する酸素欠損の
中に入った場合、比較的安定な状態となる。また、領域２３４に存在する酸素欠損中の水
素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域２３１に拡散し、領
域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によ
って、領域２３１は、より低抵抗化し、領域２３４は、高純度化（水、水素などの不純物
の低減）し、より高抵抗化する。
上記領域２４２の形成工程、または加熱処理において、酸化物２３０の領域２３１、およ
び領域２３１に近接する領域２３２の酸素が、領域２４２に吸収されることで、領域２３
１、および領域２３２に酸素欠損が生じる場合がある。酸化物２３０中の水素が、当該酸
素欠損に入ることで、領域２３１、および領域２３２のキャリア密度は、増加する。従っ
て、酸化物２３０の領域２３１、および領域２３２は、ｎ型となり、低抵抗化される。
上記構成とすることで、酸化物２３０の各領域を自己整合的に形成することができる。よ
って、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
したがって、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合
う電気特性を有するトランジスタを容易に提供することができる。
次に、絶縁体２８０を成膜する。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコー
ト法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オ
フセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法な
どを用いて行うことができる。本実施の形態では、絶縁体２８０として、酸化窒化シリコ
ンを用いる。
絶縁体２８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体
２８０は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体２
８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去して
いくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理と
しては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理
として、ＣＭＰ処理を用いる。
また、絶縁体２８０の膜厚を調整することにより、容量素子１００ａ、および容量素子
１００ｂの静電容量を決定することができる。従って、容量素子１００ａ、および容量素
子１００ｂに求められる静電容量に合わせて、絶縁体２８０の膜厚を適宜設定すればよい
。
なお、図では、絶縁体２８０を単層構造にしているが、２層以上の積層構造としてもよい
。例えば、基板の反りを抑制するために、圧縮応力を有する層と、引っ張り応力を有する
層を積層することで、内部応力を相殺してもよい。
次に、絶縁体２８０に、酸化物２３０の領域２３１に達する開口を形成する（図１５参照
。）。当該工程は、開口のアスペクト比が大きいため、例えば、ハードマスクを用いて、
異方性エッチングを行うことが好ましい。また、アスペクト比が大きい異方性エッチング
には、ドライエッチングを用いることが好ましい。
なお、絶縁体２８０に設けられた開口は、絶縁体２７５ａ、または絶縁体２７５ｂのいず
れか一方、または両方が露出するように設けることが好ましい。従って、導電体１１０ａ
、または導電体１１０ｂのいずれか一方、または両方は、それぞれ絶縁体２７５ａ、また
は絶縁体２７５ｂの側面に接して設けられる。
従って、上記開口を形成する条件は、絶縁体２７５ａおよび絶縁体２７５ｂをほとんどエ
ッチングしない条件、即ち絶縁体２７５ａおよび絶縁体２７５ｂのエッチング速度に比べ
て絶縁体２８０のエッチング速度が大きいことが好ましい。絶縁体２７５ａおよび絶縁体
２７５ｂのエッチング速度を１とすると、絶縁体２８０のエッチング速度は５以上が好ま
しく、より好ましくは１０以上である。この様な開口条件とすることで、開口部を領域２
３１へ自己整合的に配置することができるので微細なトランジスタの作製ができる。また
、リソグラフィー工程において、導電体２６０ａおよび導電体２６０ｂと、開口と、のそ
れぞれの位置ずれに対する許容範囲が大きくなるので歩留まりの向上が期待できる。
ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピ
ング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域２３１
へイオン注入を行ってもよい。開口以外は、絶縁体２８０によって酸化物２３０へイオン
が到達することができない。即ち、自己整合的に開口へイオン注入することができる。こ
のイオン注入によって、開口の領域２３１のキャリア密度をより高くすることができるの
で、導電体１１０ａ、および導電体１１０ｂと、領域２３１と、のコンタクト抵抗を低減
することができる場合がある。
イオンドーピング法、プラズマイマージョンイオンインプランテーション法などで質量分
離を行う場合は、添加するイオン種およびその濃度を厳密に制御することができる。一方
、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原
子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。
なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換え
てもよい。
ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用
いればよい。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、
リン、硫黄、塩素、チタン、希ガス元素等が挙げられる。また、希ガス元素の代表例とし
ては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
次に、絶縁体２８０に設けられた開口を覆って、導電体１１０ａ、および導電体１１０ｂ
となる導電膜を成膜する。導電体１１０ａ、および導電体１１０ｂは、当該開口の内壁お
よび底面に接して形成される。従って、導電体１１０ａ、および導電体１１０ｂとなる導
電膜は、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好
ましく、本実施の形態では、例えば、ＡＬＤ法を用いて窒化チタンを成膜する。
次に、絶縁体２８０に設けられた開口を埋めるように、導電体１１０ａ、および導電体１
１０ｂとなる導電膜を介して、充填剤を成膜する。充填剤は、この後の工程で行うＣＭＰ
処理ができる程度に、絶縁体２８０に設けられた開口を埋め込むことができればよい。よ
って、充填剤は開口を完全にふさがなくてもよい。充填剤は絶縁体を用いてもよいし、導
電体を用いてもよい。
次に、ＣＭＰ処理を行って、絶縁体２８０より上の層を除去し、導電体１１０ａ、および
導電体１１０ｂを形成する。例えば、絶縁体２８０を、ＣＭＰ処理に対するストッパーと
して用いてもよい。
次に、エッチング処理を行って、絶縁体２８０に設けられた開口内の充填剤を除去する（
図１６参照。）。エッチング処理としては、ウェットエッチング法およびドライエッチン
グ法のいずれを用いてもよい。例えば、ウェットエッチング法により、エッチャントとし
てフッ酸系の溶液などを用いることで、容易に充填剤を除去することができる。
次に、導電体１１０ａ、導電体１１０ｂおよび絶縁体２８０の上に絶縁体１３０を成膜す
る（図１７参照。）。絶縁体１３０は、アスペクト比の大きい絶縁体２８０に設けられた
開口の内側に、導電体１１０ａ、および導電体１１０ｂを介して形成される。従って、絶
縁体１３０は、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜するこ
とが好ましい。
また、ＡＬＤ法などの成膜方法を用いて絶縁体１３０を成膜し、被覆性良く導電体１１０
を覆うことで、容量素子１００の上部電極と下部電極が短絡することを防ぐことができる
。
また、絶縁体１３０として上記のＨｉｇｈ－ｋ材料、特にハフニウムを含む酸化物を用い
る場合は、結晶構造を有せしめ、比誘電率を増加させるために、加熱処理を行うこともで
きる。
また、絶縁体１３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニ
ウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選
び積層構造としても良い。本実施の形態では、ＡＬＤ法によって、酸化ハフニウム、酸化
アルミニウムおよび酸化ハフニウムを順に成膜する。
次に、絶縁体１３０の上に導電体１２０ａ、および導電体１２０ｂとなる導電膜を成膜す
る。導電体１２０ａ、および導電体１２０ｂとなる導電膜は、アスペクト比の大きい絶縁
体２８０に設けられた開口の内側に、導電体１１０ａ、または導電体１１０ｂ、並びに絶
縁体１３０を介して、形成されることが好ましい。このため、導電体１２０ａ、および導
電体１２０ｂとなる導電膜は、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用
いて成膜することが好ましい。特に、導電体１２０ａ、および導電体１２０ｂとなる導電
膜は、ＣＶＤ法などの埋め込み性の良い成膜方法を用いて成膜することが好ましく、例え
ば、ＣＶＤ法を用いてタングステンを成膜するとよい。
なお、図では、導電体１２０ａ、および導電体１２０ｂとなる導電膜を単層構造として示
したが、２層以上の積層構造にしてもよい。
続いて、導電体１２０ａ、および導電体１２０ｂとなる導電膜を加工し、導電体１２０ａ
、および導電体１２０ｂを形成する（図１８参照）。
次に、導電体１２０ａ、導電体１２０ｂ、および絶縁体１３０の上に絶縁体２８４を成
膜する。続いて、絶縁体２８０、絶縁体１３０、および絶縁体２８４に、酸化物２３０の
領域２３１に達する開口を形成する（図１９参照。）。当該開口はアスペクト比が大きい
ので、異方性エッチングを行うことが好ましい。なお、絶縁体２８０、絶縁体１３０、お
よび絶縁体２８４に設けられた開口は、絶縁体２８０に設けられた開口と同様の方法を用
いてエッチングすればよい。
ここで、絶縁体２８０、絶縁体１３０、および絶縁体２８４に設けられた開口は、絶縁体
２７５ａ、または絶縁体２７５ｂのいずれか一方、または両方が露出するように設けるこ
とが好ましい。従って、導電体２４０は、絶縁体２７５ａ、または絶縁体２７５ｂの一方
、または両方の側面に接して設けられる。
従って、当該開口条件は、絶縁体２７５ａ、または絶縁体２７５ｂをほとんどエッチング
しない条件、即ち絶縁体２７５ａ、または絶縁体２７５ｂのエッチング速度に比べて絶縁
体２８０のエッチング速度が大きいことが好ましい。絶縁体２７５ａ、または絶縁体２７
５ｂのエッチング速度を１とすると、絶縁体２８０のエッチング速度は５以上が好ましく
、より好ましくは１０以上である。この様な開口条件とすることで、開口部を領域２３１
へ自己整合的に配置することができるので微細なトランジスタの作製ができる。また、リ
ソグラフィー工程において、導電体２６０ａおよび導電体２６０ｂと、開口と、のそれぞ
れの位置ずれに対する許容範囲が大きくなるので歩留まりの向上が期待できる。
ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピ
ング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域２３１
へイオン注入を行ってもよい。開口以外は、絶縁体２８０によって酸化物２３０へイオン
が到達することができない。即ち、自己整合的に開口へイオン注入することができる。こ
のイオン注入によって、開口の領域２３１のキャリア密度をより高くすることができるの
で、導電体２４０と、領域２３１と、のコンタクト抵抗を低減することができる場合があ
る。
次に、導電体２４０となる導電膜を成膜する。導電体２４０となる導電膜は、水または水
素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい
。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と
、の積層とすることができる。導電体２４０となる導電膜の成膜は、スパッタリング法、
ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を行うことで、絶縁体２８４上の、導電体２４０となる導電膜を除去す
る。その結果、上記開口のみに、該導電膜を残存することで上面が平坦な導電体２４０を
形成することができる（図２０参照。）。
また、開口の側壁部に酸化アルミニウムを形成した後に、導電体２４０を形成してもよい
。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、
導電体２４０の酸化を防止することができる。また、導電体２４０から、水、水素などの
不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口に
ＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成す
ることができる。
次に、絶縁体２８４上、および導電体２４０上に、導電体２４６となる導電膜を成膜する
。導電体２４６となる導電膜は、積層構造とすることが望ましい。たとえば、窒化タンタ
ル、チタン、窒化チタンなどと、アルミニウム、タングステン、モリブデン、銅などとの
積層とすることができる。導電体２４６となる導電膜の成膜は、スパッタリング法、ＣＶ
Ｄ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、リソグラフィー法を用いて、導電体２４６となる導電膜を加工し、導電体２４６を
形成する。
以上により、図１に示す、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１０
０ａおよび容量素子１００ｂを有する半導体装置を作製することができる。
＜半導体装置の変形例＞
図２２、および図２３には、容量素子１００ａ、容量素子１００ｂ、トランジスタ２００
ａ、およびトランジスタ２００ｂを有する半導体装置の一例を示す。各図（Ａ）は半導体
装置の上面を示す。なお、図の明瞭化のため、各図（Ａ）において一部の膜は省略されて
いる。また、図２２（Ｂ）は、図２２（Ａ）に示す一点鎖線Ａ１－Ａ２に対応する断面図
である。また、図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ａ３－Ａ４に対応する断面
図である。
なお、図２２、および図２３に示す半導体装置において、図１、および図２に示した半導
体装置を構成する構造と同機能を有する構造には、同符号を付記する。
図２２、および図２３に示す構成は、図１、および図２に示す構造と、容量素子１００ａ
とトランジスタ２００ａとの間に、コンタクトとして機能する導電体２４０ａを有するこ
とが異なる。また、同様に、容量素子１００ｂとトランジスタ２００ｂとの間に、コンタ
クトとして機能する導電体２４０ｃを有することが異なる。導電体２４０ａ、および導電
体２４０ｃは、絶縁体２８０、絶縁体２８４、および絶縁体２８６に設けられた開口内に
形成されている。
従って、絶縁体２８４上に、絶縁体２８６、および絶縁体２８８が設けられ、容量素子１
００ａ、および容量素子１００ｂは、絶縁体２８８に設けられた開口内に設けられる。な
お、絶縁体２８６は、絶縁体２８８に開口を設ける際のエッチングストッパ膜として機能
してもよい。
つまり、図２２、および図２３に示す構成は、図１、および図２に示す構成と異なり、容
量素子１００ａ、および容量素子１００ｂは、他の層に設けられる。つまり、導電体２４
０ａと、導電体２４０ｂ、および導電体２４０ｃの構造が、容量素子１００ａ、および容
量素子１００ｂの設計値に依存しないため、設計自由度が向上する。また、当該構成とす
ることにより、容量素子１００ａ、および容量素子１００ｂの設計自由度も向上する。
また、トランジスタ２００ａ、およびトランジスタ２００ｂと接続するコンタクトとして
機能する導電体２４０ｂが、絶縁体２８０に設けられた開口に形成されていることが異な
る。従って、導電体２４６は、絶縁体２８０上に設けられ、導電体２４６上に絶縁体２８
４が設けられている。
なお、導電体２４０ａ、および導電体２４０ｃは、同時に形成することができる。従って
、図２２、および図２３に示す構成は、大幅に工程が増加することなく、製造することが
できる。
また、図１、および図２に示す構造では、酸化物２３０を、酸化物２３０の長辺が、導電
体２６０ａ、または導電体２６０ｂの延伸方向と概略直交するように設けている。一方、
図２２、および図２３に示す構造は、酸化物２３０を、酸化物２３０の長辺が、導電体２
６０ａ、または導電体２６０ｂの延伸方向に対して傾けて配置されるレイアウトとなるよ
うに設けている。
例えば、酸化物２３０の長辺と導電体２６０ａの延伸方向、または導電体２６０ｂの延伸
方向と、のなす角が、２０°以上７０°以下、好ましくは３０°以上６０°以下になるよ
うに、酸化物２３０を設ければよい。
上記構成により、酸化物２３０を傾けて配置することにより、セルアレイの専有面積を小
さくすることができる。
＜半導体装置の応用例＞
上記においては、半導体装置の構成例としてトランジスタ２００ａ、トランジスタ２００
ｂ、容量素子１００ａおよび容量素子１００ｂを挙げたが、本実施の形態に示す半導体装
置はこれに限られるものではない。例えば、図２４に示すようにセル６００と、セル６０
０と同様の構成を有するセル６０１が容量部を介して接続されている構成としてもよい。
なお、本明細書では、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ
、および容量素子１００ｂを有する半導体装置をセルと称する。トランジスタ２００ａ、
トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂの構成については、上
述のトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１
００ｂに係る記載を参酌することができる。
図２４は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容
量素子１００ｂを有するセル６００と、セル６００と同様の構成を有するセル６０１が容
量部を介して接続されている断面図である。
図２４に示すように、セル６００が有する容量素子１００ｂの 他方の電極として機能す
る導電体１２０ｂは、セル６０１が有する容量素子１００ｃの他方の電極をも兼ねる構成
となっている。また、図示しないが、セル６００が有する容量素子１００ａの他方の電極
として機能する導電体１２０ａが、セル６００の左側に隣接するセルの容量素子の他方の
電極を兼ねている。セル６０１の右側のセルについても同様の構成となっている。従って
、セルアレイを構成することができる。当該セルアレイの構成とすることで、隣り合うセ
ルの間隔を小さくすることができるので、セルアレイの投影面積を小さくすることができ
、高集積化が可能となる。
上述のように、本実施の形態に示す構成で、トランジスタ２００ａ、トランジスタ２００
ｂ、容量素子１００ａおよび容量素子１００ｂを形成することにより、セルの面積を低減
し、半導体装置の微細化または高集積化を図ることができる。
［セルアレイの構造］
ここで、本実施の形態のセルアレイの一例を、図２５に示す。例えば、図２４に示すセル
の構成を、行列、またはマトリクス状に配置することで、セルアレイを構成することがで
きる。
図２５は、図２４に示すセルの構成を、マトリクス状に配置した一形態を示す回路図であ
る。図２５に示すセルアレイでは、配線ＢＬが行方向に延伸され、配線ＷＬが列方向に延
伸される。
図２５に示すように、セルを構成するトランジスタ２００ａとトランジスタ２００ｂのソ
ースおよびドレインの一方が共通の配線ＢＬ（ＢＬ０１、ＢＬ０２、ＢＬ０３）と電気的
に接続する。また、当該配線ＢＬは、行方向に配置されたセルが有するトランジスタ２０
０ａとトランジスタ２００ｂのソースおよびドレインの一方とも電気的に接続する。一方
、セルを構成する、トランジスタ２００ａの第１のゲートと、トランジスタ２００ｂの第
１のゲートは、それぞれ異なる配線ＷＬ（ＷＬ０１乃至ＷＬ０６）と電気的に接続する。
また、これらの配線ＷＬは、列方向に配置されたセルが有する、トランジスタ２００ａの
第１のゲートと、トランジスタ２００ｂの第１のゲートと、それぞれ電気的に接続する。
例えば、図２５に示す、ＢＬ０２、ＷＬ０３、ＷＬ０４と接続されたセルでは、図２５に
示すように、導電体２４０がＢＬ０２と電気的に接続され、導電体２６０ａがＷＬ０３と
電気的に接続され、導電体２６０ｂがＷＬ０４と電気的に接続される。
また、各セルが有するトランジスタ２００ａおよびトランジスタ２００ｂには第２のゲー
トＢＧが設けられていてもよい。ＢＧに印加される電位により、トランジスタのしきい値
を制御することができる。当該ＢＧはトランジスタ４００と接続されており、ＢＧに印加
される電位は、トランジスタ４００によって制御することができる。また、セルが有する
、容量素子１００ａの導電体１２０ａ、および容量素子１００ｂの導電体１２０ｂは、そ
れぞれ、異なる配線ＰＬと電気的に接続する。
また、図２５に示す回路図の配線ＷＬと酸化物２３０のレイアウトを示した模式図を、図
２６に示す。図２６に示すように、酸化物２３０および配線ＷＬをマトリクス状に配置す
ることで、図２５に示す回路図の半導体装置を形成することができる。ここで、配線ＢＬ
は、配線ＷＬおよび酸化物２３０とは異なる層に設けることが好ましい。特に、配線ＢＬ
よりも、下層に容量素子１００ａ、および容量素子１００ｂを設けることで、酸化物２３
０の長辺方向と、配線ＢＬが、概略平行になるレイアウトを実現することができる。従っ
て、セルのレイアウトを単純化することができ、設計の自由度が向上し、工程コストを低
減することができる。
また、図２６では、酸化物２３０の長辺が配線ＷＬの延伸方向と概略直交するように、酸
化物２３０および配線ＷＬを設けたが、これに限られるものではない。
例えば、図２７に示すように、酸化物２３０の長辺が配線ＷＬの延伸方向と直交せず、酸
化物２３０の長辺が配線ＷＬの延伸方向に対して傾けて配置されるレイアウトにしてもよ
い。好ましくは、酸化物２３０の長辺と配線ＷＬの延伸方向とのなす角が、２０°以上７
０°以下、好ましくは３０°以上６０°以下になるように、酸化物２３０と配線ＷＬを設
ければよい。酸化物２３０を傾けて配置することにより、セルアレイの専有面積を小さく
することができる。
また、当該セルアレイを平面のみでなく積層する構成としてもよい。複数のセルアレイを
積層することにより、セルアレイの専有面積を増やすことなく、セルを集積して配置する
ことができる。つまり、３Ｄセルアレイを構成することができる。
以上のように、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供
することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置
を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置
を提供することができる。または、本発明の一態様により、オン電流の大きいトランジス
タを提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を
提供することができる。または、本発明の一態様により、消費電力が低減された半導体装
置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を
提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図２８を用いて説明する。
［記憶装置１］
図２８に示す記憶装置は、トランジスタ２００ａ、容量素子１００ａ、トランジスタ２
００ｂ、容量素子１００ｂ、およびトランジスタ３００と、を有している。図２８は、ト
ランジスタ２００ａ、トランジスタ２００ｂ、およびトランジスタ３００のチャネル長方
向の断面図である。図２９は、図２８にＷ１－Ｗ２の一点鎖線で示す部位の断面図である
。つまり、トランジスタ３００近傍のトランジスタ３００のチャネル幅方向の断面図であ
る。
トランジスタ２００ａ、およびトランジスタ２００ｂは、酸化物半導体を有する半導体
層にチャネルが形成されるトランジスタである。トランジスタ２００ａ、およびトランジ
スタ２００ｂは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわた
り記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あ
るいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減
することができる。
図２８に示す記憶装置において、配線３００１はトランジスタ３００のソースおよびド
レインの一方と電気的に接続され、配線３００２はトランジスタ３００のソースおよびド
レインの他方と電気的に接続され、配線３００７はトランジスタ３００のゲートと電気的
に接続されている。また、配線３００３はトランジスタ２００ａのソースおよびドレイン
の一方、およびトランジスタ２００ｂのソースおよびドレインの一方と電気的に接続され
、配線３００４ａはトランジスタ２００ａの第１のゲートと電気的に接続され、配線３０
０４ｂはトランジスタ２００ｂの第１のゲートと電気的に接続され、配線３００６ａはト
ランジスタ２００ａの第２のゲートと電気的に接続され、配線３００６ｂはトランジスタ
２００ｂの第２のゲートと電気的に接続されている。また、配線３００５ａは容量素子１
００ａの電極の一方と電気的に接続され、配線３００５ｂは容量素子１００ｂの電極の一
方と電気的に接続されている。
図２８に示す半導体装置は、後述するＤＯＳＲＡＭのような酸化物トランジスタを設け
た記憶装置に適用することができる。トランジスタ２００ａ、およびトランジスタ２００
ｂのオフ電流が小さく、ソースおよびドレインの他方（容量素子１００ａ、および容量素
子１００ｂの電極の他方ということもできる。）の電位が保持可能という特性を有するこ
とで、情報の書き込み、保持、読み出しが可能である。
＜記憶装置１の構造＞
本発明の一態様の半導体装置は、図２８に示すようにトランジスタ３００、トランジス
タ２００ａ、およびトランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂ
を有する。トランジスタ２００ａ、およびトランジスタ２００ｂはトランジスタ３００の
上方に設けられ、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよ
び容量素子１００ｂは同じ層に配置される。なお、トランジスタ２００ａ、トランジスタ
２００ｂ、容量素子１００ａおよび容量素子１００ｂの構成については、先の実施の形態
を参酌することができる。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板
３１１の一部からなる半導体領域３１３、およびソースまたはドレインとして機能する低
抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図２９に示すように、半導体領域３１３の上面およびチャネル
幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トラン
ジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりト
ランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与
を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる
。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース、またはドレ
インとなる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半
導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または
、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素
）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結
晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた
構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３０
０をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ
）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半
導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ
型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する
元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材
料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる
。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、
しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタル
などの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体
にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特に
タングステンを用いることが耐熱性の点で好ましい。
なお、図２８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構
成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶
縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸
化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、
酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を
平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、
平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化され
ていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジ
スタ２００ａ、およびトランジスタ２００ｂが設けられる領域に、水素や不純物が拡散し
ないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリ
コンを用いることができる。ここで、トランジスタ２００ａ、およびトランジスタ２００
ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性
が低下する場合がある。従って、トランジスタ２００ａ、およびトランジスタ２００ｂと
、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素
の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することが
できる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が
５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積
当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａ
ｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶
縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体
３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下
がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低
減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６にはトランジ
スタ３００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている
。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。また
、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与す
る場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが
一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電
体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属
材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層また
は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンな
どの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または
、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材
料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２８にお
いて、絶縁体３５０、絶縁体３５２および絶縁体３５４が順に積層して設けられている。
また、絶縁体３５０、絶縁体３５２および絶縁体３５４には、導電体３５６が形成されて
いる。導電体３５６は、プラグ、または配線として機能する。なお導電体３５６は、導電
体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有す
る絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有す
る導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有
する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、ト
ランジスタ３００とトランジスタ２００ａ、およびトランジスタ２００ｂとは、バリア層
により分離することができ、トランジスタ３００からトランジスタ２００ａ、およびトラ
ンジスタ２００ｂへの水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用い
るとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線とし
ての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができ
る。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性
を有する絶縁体３５０と接する構造であることが好ましい。
上記において、導電体３５６を含む配線層、について説明したが、本実施の形態に係る
記憶装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３
層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよ
い。
また、絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図２
８において、絶縁体３６０、絶縁体３６２、および導電体３６６を含む配線層、絶縁体３
７２、絶縁体３７４、および導電体３７６を含む配線層が順に積層して設けられている。
また、絶縁体３６０、絶縁体３６２、および導電体３６６を含む配線層と、絶縁体３７２
、絶縁体３７４、および導電体３７６を含む配線層との間に、複数の配線層を有していて
もよい。なお、導電体３６６、および導電体３７６は、プラグ、または配線として機能す
る。また、絶縁体３６０乃至絶縁体３７４は、上述した絶縁体と同様の材料を用いて設け
ることができる。
絶縁体３７４上には絶縁体２１０、および絶縁体２１２が、順に積層して設けられてい
る。絶縁体２１０、および絶縁体２１２のいずれかは、酸素や水素に対してバリア性のあ
る物質を用いることが好ましい。
絶縁体２１０には、例えば、基板３１１、またはトランジスタ３００を設ける領域など
から、トランジスタ２００ａ、およびトランジスタ２００ｂを設ける領域に、水素や不純
物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２
４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用
いることができる。ここで、トランジスタ２００ａ、およびトランジスタ２００ｂ等の酸
化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下す
る場合がある。従って、トランジスタ２００ａ、およびトランジスタ２００ｂと、トラン
ジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を
抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０には、酸化アル
ミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水
素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、
酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分など
の不純物のトランジスタ２００ａ、およびトランジスタ２００ｂへの混入を防止すること
ができる。また、トランジスタ２００ａ、およびトランジスタ２００ｂを構成する酸化物
からの酸素の放出を抑制することができる。そのため、トランジスタ２００ａ、およびト
ランジスタ２００ｂに対する保護膜として用いることに適している。
また、例えば、絶縁体２１２には、絶縁体３２０と同様の材料を用いることができる。
また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減す
ることができる。例えば、絶縁体２１２として、酸化シリコン膜や酸化窒化シリコン膜な
どを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体
２１８、及びトランジスタ２００ａやトランジスタ２００ｂを構成する導電体等が埋め込
まれている。なお、導電体２１８は、トランジスタ２００ａ、およびトランジスタ２００
ｂ、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有
する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設ける
ことができる。
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素
、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、ト
ランジスタ３００とトランジスタ２００ａ、およびトランジスタ２００ｂとは、酸素、水
素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００
からトランジスタ２００ａ、およびトランジスタ２００ｂへの水素の拡散を抑制すること
ができる。
絶縁体２１２の上方には、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１
００ａおよび容量素子１００ｂが設けられている。なお、トランジスタ２００ａ、トラン
ジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂの構造は、先の実施の形態で
説明したトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素
子１００ｂを用いればよい。また、図２８に示すトランジスタ２００ａ、トランジスタ２
００ｂ、容量素子１００ａおよび容量素子１００ｂは一例であり、その構造に限定されず
、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
また、導電体２４８を導電体２１８と接するように設けることで、トランジスタ３００
と接続される導電体２５３をトランジスタ２００ａ、およびトランジスタ２００ｂの上方
に取り出すことができる。図２８においては、配線３００２をトランジスタ２００ａ、お
よびトランジスタ２００ｂの上方に取り出したが、これに限られることなく、配線３００
１または配線３００７などをトランジスタ２００ａ、およびトランジスタ２００ｂの上方
に取り出す構成にしてもよい。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するト
ランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向
上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを
提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを
提供することができる。または、消費電力が低減された半導体装置を提供することができ
る。
＜記憶装置２＞
図３０に示す半導体装置は、トランジスタ４００と、トランジスタ２００ａ、トランジ
スタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する記憶装置である。以下
に、記憶装置としての一形態を、図３０を用いて説明する。
本実施の形態に示す半導体装置における、トランジスタ４００、トランジスタ２００ａ
、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂの接続関係の一例を
示した回路図を図３０（Ａ）に示す。また、図３０（Ａ）に示す配線１００３から配線１
０１０などを対応させた半導体装置の断面図を図３０（Ｂ）に示す。また、図３０（Ｂ）
にＷ３－Ｗ４の一点鎖線で示す部位の断面図を図３０（Ｃ）に示す。図３０（Ｃ）は、ト
ランジスタ４００のチャネル形成領域におけるチャネル幅方向の断面図である。
図３０に示すように、トランジスタ２００ａは、ゲートが配線１００４ａと、ソースお
よびドレインの一方が配線１００３と、電気的に接続される。また、トランジスタ２００
ａのソース及びドレインの他方が容量素子１００ａの電極の一方を兼ねている。容量素子
１００ａの電極の他方が配線１００５ａと電気的に接続される。トランジスタ２００ｂは
、ゲートが配線１００４ｂと、ソースおよびドレインの一方が配線１００３と、電気的に
接続される。また、トランジスタ２００ｂのソース及びドレインの他方が容量素子１００
ｂの電極の一方を兼ねている。容量素子１００ｂの電極の他方が配線１００５ｂと電気的
に接続される。また、トランジスタ４００のドレインが配線１０１０と電気的に接続され
る。また、図３０（Ｂ）に示すように、トランジスタ２００ａの第２のゲート、トランジ
スタ２００ｂの第２のゲート、トランジスタ４００のソース、トランジスタ４００の第１
のゲート、およびトランジスタ４００の第２のゲートが、配線１００６ａ、配線１００６
ｂ、配線１００７、配線１００８、および配線１００９を介して電気的に接続される。
ここで、配線１００４ａに電位を印加することで、トランジスタ２００ａのオン状態、
オフ状態を制御することができる。トランジスタ２００ａをオン状態として、配線１００
３に電位を印加することで、トランジスタ２００ａを介して、容量素子１００ａに電荷を
供給することができる。このとき、トランジスタ２００ａをオフ状態にすることで、容量
素子１００ａに供給された電荷を保持することができる。また、配線１００５ａは、任意
の電位を与えることで、容量結合によって、トランジスタ２００ａと容量素子１００ａの
接続部分の電位を制御することができる。例えば、配線１００５ａに接地電位を与えると
、上記電荷を保持しやすくなる。
同様に配線１００４ｂに電位を印加することで、トランジスタ２００ｂのオン状態、オ
フ状態を制御することができる。トランジスタ２００ｂをオン状態として、配線１００３
に電位を印加することで、トランジスタ２００ｂを介して、容量素子１００ｂに電荷を供
給することができる。このとき、トランジスタ２００ｂをオフ状態にすることで、容量素
子１００ｂに供給された電荷を保持することができる。また、配線１００５ｂは、任意の
電位を与えることで、容量結合によって、トランジスタ２００ｂと容量素子１００ｂの接
続部分の電位を制御することができる。例えば、配線１００５ｂに接地電位を与えると、
上記電荷を保持しやすくなる。また、配線１０１０に負の電位を印加することで、トラン
ジスタ４００を介して、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの
第２のゲートに負の電位を与え、トランジスタ２００ａおよびトランジスタ２００ｂのし
きい値電圧を０Ｖより大きくし、オフ電流を低減し、第１のゲート電圧が０Ｖのときのド
レイン電流を非常に小さくすることができる。
トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、ト
ランジスタ４００のソースとトランジスタ２００ａおよびトランジスタ２００ｂのそれぞ
れの第２のゲートとを接続する構成にすることで、配線１０１０によって、トランジスタ
２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲート電圧を制御することがで
きる。トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートの負
電位を保持するとき、トランジスタ４００の第１のゲートソース間の電圧、および第２の
ゲートソース間の電圧は、０Ｖになる。トランジスタ４００の第１のゲート電圧が０Ｖの
ときのドレイン電流が非常に小さく、しきい値電圧がトランジスタ２００ａおよびトラン
ジスタ２００ｂより大きいので、この構成とすることにより、トランジスタ４００に電源
供給をしなくてもトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２の
ゲートの負電位を長時間維持することができる。
さらに、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲート
の負電位を保持することで、トランジスタ２００ａおよびトランジスタ２００ｂに電源供
給をしなくてもトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第１のゲ
ート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。つまり、トラン
ジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ４００に電源供給をしなくて
も、容量素子１００ａおよび容量素子１００ｂに電荷を長時間保持することができる。例
えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間
の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフ
レッシュ動作を必要としない記憶装置を提供することができる。
なお、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ４００、容量素子
１００ａおよび容量素子１００ｂの接続関係は、図３０（Ａ）および図３０（Ｂ）に示す
ものに限定されない。必要な回路構成に応じて適宜接続関係を変更することができる。
＜記憶装置２の構造＞
図３０（Ｂ）は、容量素子１００ａ、容量素子１００ｂ、トランジスタ２００ａ、トラ
ンジスタ２００ｂおよびトランジスタ４００を有する記憶装置の断面図である。なお、図
３０に示す記憶装置において、先の実施の形態、および＜記憶装置１の構造＞に示した半
導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する
。
本発明の一態様の記憶装置は、図３０に示すようにトランジスタ４００、トランジスタ
２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する。
トランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ
および容量素子１００ｂは同じ層に配置される。
なお、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素
子１００ｂとしては、先の実施の形態、および図１で説明した半導体装置が有する容量素
子及びトランジスタを用いればよい。なお、図３０に示す容量素子１００ａ、容量素子１
００ｂ、トランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ４００は一例
であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用い
ればよい。
トランジスタ４００は、トランジスタ２００と同じ層に形成されており、並行して作製
することができるトランジスタである。トランジスタ４００は、第１のゲート電極として
機能する導電体４６０と、第２のゲート電極として機能する導電体４０５と、導電体４６
０上の絶縁体４７０と、絶縁体４７０上の絶縁体４７１と、導電体４６０の側面と接する
絶縁体４７５と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体４２
４（絶縁体４２４ａ、および絶縁体４２４ｂ）、および絶縁体４５０と、チャネルが形成
される領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する酸化
物４３１ａ、および酸化物４３１ｂと、ソースまたはドレインの他方として機能する酸化
物４３２ａ、および酸化物４３２ｂと、を有する。また、第２のゲート電極として機能す
る導電体４０５は、配線として機能する導電体４０３と、電気的に接続されている。
トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。絶縁
体４２４は、絶縁体２２４と、同じ層である。酸化物４３１ａ、および酸化物４３２ａは
、酸化物２３０ａと、同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物
２３０ｂと、同じ層である。酸化物４３０ｃは、酸化物２３０＿１ｃおよび酸化物２３０
＿２ｃと同じ層である。絶縁体４５０は、絶縁体２５０ａおよび絶縁体２５０ｂと、同じ
層である。導電体４６０は、導電体２６０ａおよび導電体２６０ｂと、同じ層である。ま
た、絶縁体４７０は、絶縁体２７０ａおよび絶縁体２７０ｂと、同じ層である。また、絶
縁体４７１は、絶縁体２７１ａおよび絶縁体２７１ｂと、同じ層である。絶縁体４７５は
、絶縁体２７５ａおよび絶縁体２７５ｂと、同じ層である。
トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同
様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、
トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲー
ト電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができ
る。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置におい
て、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化
物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することが
できる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細
化または高集積化を図ることができる。または、微細化または高集積化された半導体装置
を生産性良く提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、図３１および図３２を用いて、本発明の一態様に係る、酸化物を半
導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用
されている記憶装置の一例として、ＤＯＳＲＡＭ（登録商標）について説明する。ＤＯＳ
ＲＡＭとは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の
略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。
ＤＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「
ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量
素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極
小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メ
モリとして機能させることができる。
＜ＤＯＳＲＡＭ１４００＞
図３１にＤＯＳＲＡＭの構成例を示す。図３１に示すように、ＤＯＳＲＡＭ１４００は
、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスア
ンプアレイ１４２０（以下、「ＭＣ－ＳＡアレイ１４２０」と呼ぶ。）を有する。
行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４
１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンス
アンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１
４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ－ＳＡアレイ１４２０は
メモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ
、ＧＢＬＲを有する。
（ＭＣ－ＳＡアレイ１４２０）
ＭＣ－ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２
３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルア
レイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ロー
カルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている
。
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ
１４２５＜０＞－１４２５＜Ｎ－１＞を有する。図３２（Ａ）にローカルメモリセルアレ
イ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１
４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図３２（Ａ）の
例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォ
ールデッドビット線型であってもよい。
図３２（Ｂ）に共通のビット線ＢＬＬ（ＢＬＲ）に接続される、ペア状の一組のメモリ
セル１４４５ａおよびメモリセル１４４５ｂの回路構成例を示す。メモリセル１４４５ａ
はトランジスタＭＷ１ａ、容量素子ＣＳ１ａ、端子Ｂ１ａ、Ｂ２ａを有し、ワード線ＷＬ
ａ、ビット線ＢＬＬ（ＢＬＲ）に接続される。また、メモリセル１４４５ｂはトランジス
タＭＷ１ｂ、容量素子ＣＳ１ｂ、端子Ｂ１ｂ、Ｂ２ｂを有し、ワード線ＷＬｂ、ビット線
ＢＬＬ（ＢＬＲ）に接続される。なお、以下において、メモリセル１４４５ａおよびメモ
リセル１４４５ｂのいずれかを特に限定しない場合は、メモリセル１４４５およびそれに
付属する構成にａまたはｂの符号を付さない場合がある。
トランジスタＭＷ１ａは容量素子ＣＳ１ａの充放電を制御する機能をもち、トランジス
タＭＷ１ｂは容量素子ＣＳ１ｂの充放電を制御する機能をもつ。トランジスタＭＷ１ａの
ゲートはワード線ＷＬａに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電
気的に接続され、第２端子は容量素子ＣＳ１ａの第１端子に電気的に接続されている。ま
た、トランジスタＭＷ１ｂのゲートはワード線ＷＬｂに電気的に接続され、第１端子はビ
ット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ｂの第１端子に
電気的に接続されている。
トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。容量素子ＣＳ１
の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電
源電圧）が入力される。
上記実施の形態に示す半導体装置をメモリセル１４４５ａ、１４４５ｂに用いる場合、
トランジスタＭＷ１ａとしてトランジスタ２００ａ、トランジスタＭＷ１ｂとしてトラン
ジスタ２００ｂを用い、容量素子ＣＳ１ａとして容量素子１００ａを用い、容量素子ＣＳ
１ｂとして容量素子１００ｂを用いることができる。これにより、トランジスタと容量素
子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係
る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位
面積当たりの記憶容量を増加させることができる。
トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に
接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を
変更することができる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であ
ってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよ
い。
トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、第１端子、または
第２端子に電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設
けなくてもよい。
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞－
１４２６＜Ｎ－１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチア
レイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビッ
ト線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージ
する機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。ス
イッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット
線対との間を導通状態にする機能を有する。
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線の
ことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較
される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶこと
ができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここで
は、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線Ｇ
ＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビ
ット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。
コントローラ１４０５は、外部から入力されるコマンド信号を論理演算して、動作モード
を決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４
１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部
アドレス信号を生成する機能を有する。
（行回路１４１０）
行回路１４１０は、ＭＣ－ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４
１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、ア
クセス対象行のワード線ＷＬを選択する選択信号を生成する。
列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２
３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選
択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、
各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センス
アンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１
４２６は独立して駆動される。
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号
ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書
き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電
気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢ
ＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グロ
ーバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入
出力回路１４１７によって行われる。
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって
、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グ
ローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するロー
カルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット
線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４
２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ
１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行
のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれ
る。
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ロー
カルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレ
イ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデ
ータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列の
ビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４
によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定
する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレ
イ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスア
ンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し
動作が完了する。
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には
原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび
読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量
化が容易である。
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて
小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがっ
て、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレ
ッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、
ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像
処理に利用されるフレームメモリに好適である。
ＭＣ－ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ
１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くする
ことで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することがで
きる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けるこ
とで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４０
０のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
従って、ＯＳトランジスタを用いたＤＯＳＲＡＭは、大容量化が容易である。さらにＯ
Ｓトランジスタを用いたＤＯＳＲＡＭは、長時間の保持が可能であるため、リフレッシュ
動作のペナルティが実質無視できる。さらに、ＯＳトランジスタを用いたＤＯＳＲＡＭは
、バックゲートの電位を利用し、周辺回路のパワーゲーティングを行うことができる。
ここで、ＯＳトランジスタを用いたＤＯＳＲＡＭと、一般的なＤＲＡＭの消費電力を比
較したグラフを図３３に示す。なお、縦軸は、実際の場合における、一般的なＤＲＡＭの
消費電力を１とした割合（Ａ．Ｕ．：任意単位）である。また、実際の場合は、１日のう
ち、１０％がアクティブ、９０％がスタンバイ、またはセルフリフレッシュモードである
と想定している。図に示すように、ＯＳトランジスタを用いたＤＯＳＲＡＭの消費電力は
、リフレッシュ動作の頻度を低減した場合、一般的なＤＲＡＭの消費電力の約２０％削減
できると推定される。また、ＯＳトランジスタを用いたＤＯＳＲＡＭの消費電力は、パワ
ーゲーティングを行った場合、約６０％を削減できると推定される。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態４）
本実施の形態では、図３４を用いて、上記実施の形態に示す半導体装置を適用した、Ａ
Ｉシステムについて説明を行う。
図３４はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４
１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲ
ＡＭ４０１３と、ＦＰＧＡ４０１４と、を有する。ＤＯＳＲＡＭ４０１２として、上記実
施の形態に示す、ＤＯＳＲＡＭ１４００を用いることができる。
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０
２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、Ｐ
ＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６
と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０
２８と、を有する。
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像
コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、
を有する。
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することがで
きる。
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタ
ル／アナログ）変換回路、および積和演算回路を有する。
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳ
トランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または
推論に必要な積和演算を、低消費電力で実行することが可能になる。
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯ
ＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納す
るメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉ
トランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層
された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を
小さくすることができる。
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。
上記入力データをＳＲＡＭ４０２４に格納する場合、ＳＲＡＭ４０２４は回路面積に制限
があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。Ｄ
ＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可
能であり、ＳＲＡＭ４０２４に比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１
２は、上記入力データを効率よく格納することができる。
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡ
Ｍ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡ
Ｍを指す。本実施の形態のＮＯＳＲＡＭもＤＯＳＲＡＭと同様に、ＯＳメモリを適用する
ことができる。
ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉ
ｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて
、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのよう
に、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限
が無い。
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値デ
ータを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１
ビット当たりのメモリセル面積を小さくすることができる。
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶すること
ができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメ
モリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶す
ることができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳ
ＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてア
ナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した
多値データがアナログデータに含まれる場合もある。
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡ
Ｍ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介し
て、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けら
れたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを
格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビ
ット線を長くすることができるので、記憶容量を大きくすることができる。
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。本実施の形態のＦＰ
ＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリを適用することが
できる。ここでは、このようなＦＰＧＡを「ＯＳ－ＦＰＧＡ」と呼ぶ。ＡＩシステム４０
４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニ
ューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型
ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、
深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成すること
ができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より
高速に実行することができる。
ＦＰＧＡ４０１４はＯＳ－ＦＰＧＡである。ＯＳ－ＦＰＧＡは、ＳＲＡＭで構成される
ＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替
え機能を追加しても面積増加が少ない。また、ＯＳ－ＦＰＧＡはブースティングによりデ
ータやパラメータを高速に伝えることができる。
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳ
ＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることがで
きる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワ
ークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４
０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製す
ることができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる
。
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰ
ＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じ
て、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または
複数を、選択して設ければよい。
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク
（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワー
ク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク
（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少
なくとも１つを実行するためのプログラムを保存することができる。また、当該プログラ
ムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが
多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩ
システム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演
算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。
そうすることで、学習と推論を高速に実行することができる。
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算
のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０
２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有す
る。
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好
ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給が
オフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結
果、ＡＩシステム４０４１は、電力を節約することができる。
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬ
Ｌ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有す
ることが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を
制御するアナログ電位を保持することができる。
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。その
ため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメ
モリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６
は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうするこ
とで、データのやり取りを高速に行うことができる。
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成
することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、
ニューラルネットワークの計算を実行することができる。
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ
Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保
存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフ
ェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、Ａ
Ｉシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。
音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）
を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行
うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有
する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒ
ｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）など
を含む。
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習また
は推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３
５を有することが好ましい。
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いて
もよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラ
ッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成す
る）ことが非常に難しい。
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい
。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。
さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が
複雑になる。
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。
しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いる
ことが好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態５）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図３５を用い
て説明を行う。
図３５（Ａ）は、図３４で説明したＡＩシステム４０４１を並列に配置し、バス線を介
してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
図３５（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１
乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至
ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
また図３５（Ｂ）は、図３４で説明したＡＩシステム４０４１を図３５（Ａ）と同様に
並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシ
ステム４０４１Ｂである。
図３５（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１
乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４
０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎの
それぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。
通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉ
ｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネッ
ト、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａ
ｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡ
Ｎ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒ
ｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコン
ピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行
う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕ
ｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕ
ｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ
ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏ
ｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ－ＣＤＭＡ（登録商標）などの通
信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅ
ｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
図３５（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を
別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、
血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった
各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々
のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあ
たりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学
習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシス
テムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握すること
ができるといったことが期待できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態６）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す
。
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処
理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－ＦＰＧＡおよびＤＯＳＲ
ＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
図３６に、ＡＩシステムを組み込んだＩＣの一例を示す。図３６に示すＡＩシステムＩ
Ｃ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００
は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わさ
れて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装さ
れた基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示し
た各種の回路が１のダイに設けられている。回路部７００３は積層構造をもち、Ｓｉトラ
ンジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳ
トランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるた
め、ＡＩシステムＩＣ７０００の小型化が容易である。
図３６では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－
ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ
層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる
。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが
可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセ
スを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態７）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図３７に
、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図３７（Ａ）に、モニタ８３０を示す。モニタ８３０は、表示部８３１、筐体８３２、
スピーカ８３３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操
作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
またモニタ８３０は、リモコン操作機８３４により、操作することができる。
またモニタ８３０は、放送電波を受信して、テレビジョン装置として機能することがで
きる。
モニタ８３０が受信できる放送電波としては、地上波、または衛星から送信される電波
などが挙げられる。また放送電波として、アナログ放送、デジタル放送などがあり、また
映像及び音声、または音声のみの放送などがある。例えばＵＨＦ帯（３００ＭＨｚ以上３
ＧＨｚ以下）またはＶＨＦ帯（３０ＭＨｚ以上３００ＭＨｚ以下）のうちの特定の周波数
帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受
信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報
を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示
部８３１に表示させることができる。例えば、４Ｋ－２Ｋ、８Ｋ－４Ｋ、１６Ｋ－８Ｋ、
またはそれ以上の解像度を有する映像を表示させることができる。
また、インターネットやＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、Ｗｉ－Ｆ
ｉ（登録商標）などのコンピュータネットワークを介したデータ伝送技術により送信され
た放送のデータを用いて、表示部８３１に表示する画像を生成する構成としてもよい。こ
のとき、モニタ８３０にチューナを有さなくてもよい。
また、モニタ８３０は、コンピュータと接続し、コンピュータ用モニタとして用いるこ
とができる。また、コンピュータと接続したモニタ８３０は、複数の人が同時に閲覧可能
となり、会議システムに用いることができる。また、ネットワークを介したコンピュータ
の情報の表示や、モニタ８３０自体のネットワークへの接続により、モニタ８３０をテレ
ビ会議システムに用いることができる。
また、モニタ８３０はデジタルサイネージとして用いることもできる。
例えば、本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いること
ができる。本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いること
で、高速な動作や信号処理を低消費電力にて実現できる。
また、本発明の一態様の半導体装置を用いたＡＩシステムをモニタ８３０の画像処理部
に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画
像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、
フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができ
る。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場
合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダイナ
ミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
図３７（Ｂ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２
９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操
作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９
４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の
内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続
部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２
９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２
の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示
の切り換えを行うことができる。
例えば、本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いること
ができる。本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いること
で、高速な動作や信号処理を低消費電力にて実現できる。
また、本発明の一態様の半導体装置を用いたＡＩシステムをビデオカメラ２９４０の画
像処理部に用いることで、ビデオカメラ２９４０周囲の環境に応じた撮影が実現できる。
具体的には、周囲の明るさに応じて最適な露出で撮影を行うことができる。また、逆光に
おける撮影や屋内と屋外など、明るさの異なる状況を同時に撮影する場合では、ハイダイ
ナミックレンジ（ＨＤＲ）撮影を行うことができる。
また、ＡＩシステムは、撮影者の癖を学習し、撮影のアシストを行うことができる。具
体的には、撮影者の手振れの癖を学習し、撮影中の手振れを補正することで、撮影した画
像には手振れによる画像の乱れが極力含まれないようにすることができる。また、撮影中
にズーム機能を用いる際には、被写体が常に画像の中心で撮影されるようにレンズの向き
などを制御することができる。
図３７（Ｃ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９
１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ
２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタ
ッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、
バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブ
レット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いる
ことができる。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した情報端末２９１０
の制御情報や、制御プログラムなどを長期間保持することができる。
また、本発明の一態様の半導体装置を用いたＡＩシステムを情報端末２９１０の画像処
理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理など
の画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理
や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することが
できる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくす
る場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダ
イナミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
また、ＡＩシステムは、ユーザーの癖を学習し、情報端末２９１０の操作のアシストを
行うことができる。ＡＩシステムを搭載した情報端末２９１０は、ユーザーの指の動きや
、目線などからタッチ入力を予測することができる。
図３７（Ｄ）に示すラップトップ型パーソナルコンピュータ２９２０は、筐体２９２１
、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有
する。また、ラップトップ型パーソナルコンピュータ２９２０は、筐体２９２１の内側に
アンテナ、バッテリなどを備える。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、ラップトップ型パーソナル
コンピュータ２９２０の制御情報や、制御プログラムなどを長期間保持することができる
。
また、本発明の一態様の半導体装置を用いたＡＩシステムをラップトップ型パーソナル
コンピュータ２９２０の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色
調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコ
ンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間
補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換する
だけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナ
ミックレンジを広げる、ハイダイナミックレンジ（ＨＤＲ）処理も、階調変換処理に含ま
れる。
また、ＡＩシステムは、ユーザーの癖を学習し、ラップトップ型パーソナルコンピュー
タ２９２０の操作のアシストを行うことができる。ＡＩシステムを搭載したラップトップ
型パーソナルコンピュータ２９２０は、ユーザーの指の動きや、目線などから表示部２９
２２へのタッチ入力を予測することができる。また、テキストの入力においては、過去の
テキスト入力情報や、前後のテキストや写真などの図から入力予測を行い、変換のアシス
トを行う。これにより、入力ミスや変換ミスを極力低減することができる。
図３７（Ｅ）は、自動車の一例を示す外観図、図３７（Ｆ）は、ナビゲーション装置８
６０を示している。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２
９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテ
リなどを備える。ナビゲーション装置８６０は、表示部８６１、操作ボタン８６２、及び
外部入力端子８６３を具備する。自動車２９８０とナビゲーション装置８６０は、それぞ
れ独立していても良いが、ナビゲーション装置８６０が自動車２９８０に組み込まれ、連
動して機能する構成とするのが好ましい。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、自動車２９８０やナビゲー
ション装置８６０の制御情報や、制御プログラムなどを長期間保持することができる。ま
た、本発明の一態様の半導体装置を用いたＡＩシステムを自動車２９８０の制御装置など
に用いることで、ＡＩシステムは、ドライバーの運転技術や癖を学習し、安全運転のアシ
ストや、ガソリンやバッテリなどの燃料を効率的に利用する運転のアシストを行うことが
できる。安全運転のアシストとしては、ドライバーの運転技術や癖を学習するだけでなく
、自動車２９８０の速度や移動方法といった自動車の挙動、ナビゲーション装置８６０に
保存された道路情報などを複合的に学習し、走行中のレーンから外れることの防止や、他
の自動車、歩行者、構造体などとの衝突回避が実現できる。具体的には、進行方向に急カ
ーブが存在する場合、ナビゲーション装置８６０はその道路情報を自動車２９８０に送信
し、自動車２９８０の速度の制御や、ハンドル操作のアシストを行うことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施すること
が可能である。
１００ 容量素子
１００ａ 容量素子
１００ｂ 容量素子
１１０ 導電体
１１０ａ 導電体
１１０ｂ 導電体
１２０ａ 導電体
１２０ｂ 導電体
１３０ 絶縁体
２００ トランジスタ
２００ａ トランジスタ
２００ｂ トランジスタ
２０３ａ 導電体
２０３ｂ 導電体
２０５ 導電体
２０５＿１ 導電体
２０５＿１ａ 導電体
２０５＿１ｂ 導電体
２０５＿２ 導電体
２０５＿２ａ 導電体
２０５＿２ｂ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２３０ 酸化物
２３０＿１ｃ 酸化物
２３０＿２ｃ 酸化物
２３０ａ 酸化物
２３０Ａ 酸化膜
２３０ｂ 酸化物
２３０Ｂ 酸化膜
２３０ｃ 酸化物
２３０Ｃ 酸化膜
２３１ 領域
２３１ａ 領域
２３１ｂ 領域
２３２ 領域
２３２ａ 領域
２３２ｂ 領域
２３４ 領域
２４０ 導電体
２４０ａ 導電体
２４０ｂ 導電体
２４０ｃ 導電体
２４２ 領域
２４２Ａ 膜
２４６ 導電体
２４８ 導電体
２５０ 絶縁膜
２５０ａ 絶縁体
２５０ｂ 絶縁体
２５３ 導電体
２６０ 導電膜
２６０ａ 導電体
２６０ｂ 導電体
２７０ 絶縁膜
２７０ａ 絶縁体
２７０ｂ 絶縁体
２７１ 絶縁膜
２７１ａ 絶縁体
２７１ｂ 絶縁体
２７４ 絶縁体
２７５ 絶縁膜
２７５ａ 絶縁体
２７５ｂ 絶縁体
２８０ 絶縁体
２８４ 絶縁体
２８６ 絶縁体
２８８ 絶縁体
３００ トランジスタ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６６ 導電体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
４００ トランジスタ
４０３ 導電体
４０５ 導電体
４０５ａ 導電体
４０５ｂ 導電体
４２４ 絶縁体
４３０ｃ 酸化物
４３１ａ 酸化物
４３１ｂ 酸化物
４３２ａ 酸化物
４３２ｂ 酸化物
４５０ 絶縁体
４５２ 絶縁体
４６０ 導電体
４６０ａ 導電体
４６０ｂ 導電体
４７０ 絶縁体
４７１ 絶縁体
４７２ 絶縁体
４７４ 絶縁体
４７５ 絶縁体
６００ セル
６０１ セル
８３０ モニタ
８３１ 表示部
８３２ 筐体
８３３ スピーカ
８３４ リモコン操作機
８６０ ナビゲーション装置
８６１ 表示部
８６２ 操作ボタン
８６３ 外部入力端子
１００３ 配線
１００４ａ 配線
１００４ｂ 配線
１００５ａ 配線
１００５ｂ 配線
１００６ａ 配線
１００６ｂ 配線
１００７ 配線
１００８ 配線
１００９ 配線
１０１０ 配線
１４００ ＤＯＳＲＡＭ
１４０５ コントローラ
１４１０ 行回路
１４１１ デコーダ
１４１２ ワード線ドライバ回路
１４１３ 列セレクタ
１４１４ センスアンプドライバ回路
１４１５ 列回路
１４１６ グローバルセンスアンプアレイ
１４１７ 入出力回路
１４２０ ＭＣ－ＳＡアレイ
１４２２ メモリセルアレイ
１４２３ センスアンプアレイ
１４２５ ローカルメモリセルアレイ
１４２６ ローカルセンスアンプアレイ
１４４４ スイッチアレイ
１４４５ メモリセル
１４４５ａ メモリセル
１４４５ｂ メモリセル
１４４６ センスアンプ
１４４７ グローバルセンスアンプ
２０００ ＣＤＭＡ
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ ラップトップ型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作スイッチ
２９４５ レンズ
２９４６ 接続部
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト
３００１ 配線
３００２ 配線
３００３ 配線
３００４ａ 配線
３００４ｂ 配線
３００５ａ 配線
３００５ｂ 配線
３００６ａ 配線
３００６ｂ 配線
３００７ 配線
３５６４ 導電体
４０１０ 演算部
４０１１ アナログ演算回路
４０１２ ＤＯＳＲＡＭ
４０１３ ＮＯＳＲＡＭ
４０１４ ＦＰＧＡ
４０２０ 制御部
４０２１ ＣＰＵ
４０２２ ＧＰＵ
４０２３ ＰＬＬ
４０２５ ＰＲＯＭ
４０２６ メモリコントローラ
４０２７ 電源回路
４０２８ ＰＭＵ
４０３０ 入出力部
４０３１ 外部記憶制御回路
４０３２ 音声コーデック
４０３３ 映像コーデック
４０３４ 汎用入出力モジュール
４０３５ 通信モジュール
４０４１ ＡＩシステム
４０４１＿ｎ ＡＩシステム
４０４１＿１ ＡＩシステム
４０４１Ａ ＡＩシステム
４０４１Ｂ ＡＩシステム
４０９８ バス線
４０９９ ネットワーク
７０００ ＡＩシステムＩＣ
７００１ リード
７００３ 回路部
７０３１ Ｓｉトランジスタ層
７０３２ 配線層
７０３３ ＯＳトランジスタ層

Claims (1)

  1. 半導体層と、
    前記半導体層の第１の領域に接する第１の導電体と、
    前記半導体層の第２の領域に接する第２の導電体と、
    前記半導体層の第３の領域に接する第３の導電体と、
    前記第１の導電体上の第４の導電体と、を有し、
    前記半導体層は、前記第１の領域と前記第２の領域の間に第１のトランジスタのチャネル形成領域を有し、
    前記半導体層は、前記第２の領域と前記第３の領域の間に第２のトランジスタのチャネル形成領域を有し、
    前記第１の導電体は、第１の容量素子の一方の端子としての機能を有し、
    前記第３の導電体は、第２の容量素子の一方の端子としての機能を有し、
    前記第２の導電体は、前記第４の導電体に電気的に接する半導体装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240063206A (ko) 2017-09-06 2024-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20220189766A1 (en) * 2019-04-10 2022-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11164816B2 (en) * 2019-09-05 2021-11-02 Nanya Technology Corporation Semiconductor device and method for fabricating the same
DE102020119940A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfachgatetransistorstruktur
US11856751B2 (en) * 2021-03-12 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Drain sharing for memory cell thin film access transistors and methods for forming the same
WO2023156877A1 (ja) * 2022-02-18 2023-08-24 株式会社半導体エネルギー研究所 半導体装置
WO2023161757A1 (ja) * 2022-02-25 2023-08-31 株式会社半導体エネルギー研究所 半導体装置
WO2023161754A1 (ja) * 2022-02-25 2023-08-31 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器
US11768237B2 (en) * 2022-05-10 2023-09-26 Google Llc Leakage screening based on use-case power prediction

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125034A (ja) 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
US6225158B1 (en) 1998-05-28 2001-05-01 International Business Machines Corporation Trench storage dynamic random access memory cell with vertical transfer device
KR100292938B1 (ko) 1998-07-16 2001-07-12 윤종용 고집적디램셀커패시터및그의제조방법
US6271131B1 (en) * 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
JP2001024169A (ja) 1999-07-08 2001-01-26 Hitachi Ltd 半導体装置およびその製造方法
US6794238B2 (en) 2001-11-07 2004-09-21 Micron Technology, Inc. Process for forming metallized contacts to periphery transistors
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
EP2494597A4 (en) 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
TWI492368B (zh) 2011-01-14 2015-07-11 Semiconductor Energy Lab 半導體記憶裝置
US8686486B2 (en) 2011-03-31 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Memory device
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9647125B2 (en) 2013-05-20 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
KR102481037B1 (ko) 2014-10-01 2022-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선층 및 그 제작 방법
WO2016055903A1 (en) 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
US9685560B2 (en) 2015-03-02 2017-06-20 Semiconductor Energy Laboratory Co., Ltd. Transistor, method for manufacturing transistor, semiconductor device, and electronic device
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10424671B2 (en) 2015-07-29 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
US10411013B2 (en) 2016-01-22 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US20170221899A1 (en) 2016-01-29 2017-08-03 Semiconductor Energy Laboratory Co., Ltd. Microcontroller System
DE112018002191T5 (de) 2017-04-28 2020-01-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung

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