JP2022075359A - 集積回路、電源回路 - Google Patents

Abstract

【課題】入力コンデンサを充電するための入力電流を適切に変化させ、力率を改善する集積回路を提供する。【解決手段】ＡＣ－ＤＣコンバータの力率改善ＩＣ２６ａは、該コンバータのトランスの主コイルに流れるインダクタ電流が第１所定値より小さくなると、第１電圧Ｖｒａｍｐｌから所定の傾きで上昇する発振電圧Ｖｒを出力する発振回路と、出力電圧に応じた帰還電圧Ｖｆｂと、基準電圧ＶＲＥＦ１との差に応じた誤差電圧Ｖｃｏｍｐを出力する誤差電圧出力回路と、インダクタ電流が第１所定値より小さくなると、端子ＯＵＴにゲート電極が接続されたトランジスタをオンし、発振電圧が誤差電圧に基づいた第２電圧（Ｖｃｏｍｐ）となると、オフする駆動回路と、交流電圧を全波整流した整流電圧のレベルが高くなるとトランジスタのオン時間が短くなるよう、整流電圧に基づき、第１及び第２電圧のうち少なくとも何れか一方を変化させて出力する出力回路と、を備える。【選択図】図２

Description

本発明は、集積回路及び電源回路に関する。

一般に、交流電圧の波形と、入力電流の波形と、を相似形にして力率を改善する集積回路がある（例えば、特許文献１～９）。

米国特許第７５３８５２５号明細書 米国特許出願公開第２０１９／０３０５６６４号明細書 国際公開第２０１８／０８７９６０号 米国特許第６９４６８１９号明細書 米国特許第６９８４９６３号明細書 米国特許第５６８９１７６号明細書 米国特許第５５９２１２８号明細書 特開２０１５－０３９２６１号公報 特開２００６－０９４６９７号公報

ところで、ＡＣ－ＤＣコンバータの入力コンデンサに交流電圧が印加されると、入力電流には、歪みが生じることがあるため、力率は悪化する。

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、入力電流を適切に変化させ、力率を改善する集積回路を提供することにある。

前述した課題を解決する本発明にかかる集積回路の第１の態様は、交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記インダクタ電流が第１所定値より小さくなると、第１電圧から所定の傾きで上昇する発振電圧を出力する発振回路と、前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた誤差電圧を出力する誤差電圧出力回路と、前記インダクタ電流が前記第１所定値より小さくなると、前記トランジスタをオンし、前記発振電圧が前記誤差電圧に基づいた第２電圧となると、前記トランジスタをオフする駆動回路と、前記交流電圧を全波整流した整流電圧のレベルが高くなると前記トランジスタのオン時間が短くなるよう、前記整流電圧に基づいて、前記第１及び第２電圧のうち少なくとも何れか一方を変化させて出力する出力回路と、を備える。

前述した課題を解決する本発明にかかる集積回路の第２の態様は、交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、前記インダクタ電流が所定値より小さくなると、上昇する発振電圧を出力する発振回路と、前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた誤差電圧を出力する誤差電圧出力回路と、前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンし、前記発振電圧が前記誤差電圧となると、前記トランジスタをオフする駆動回路と、を備え、前記発振回路は、前記交流電圧を全波整流した整流電圧のレベルが高くなると前記トランジスタのオン時間が短くなり、前記出力電圧が低下すると前記トランジスタのオン時間が長くなるよう、前記発振電圧の傾きを変化させて出力する。

前述した課題を解決する本発明にかかる電源回路は、交流電圧から出力電圧を生成する電源回路であって、前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記トランジスタをスイッチングする集積回路と、を備え、前記集積回路は、前記インダクタ電流が所定値より小さくなると、第１電圧から所定の傾きで上昇する発振電圧を出力する発振回路と、前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた誤差電圧を出力する誤差電圧出力回路と、前記インダクタ電流が前記所定値より小さくなると、前記トランジスタをオンし、前記発振電圧が前記誤差電圧に基づいた第２電圧となると、前記トランジスタをオフする駆動回路と、前記交流電圧を全波整流した整流電圧のレベルが高くなると前記トランジスタのオン時間が短くなるよう、前記整流電圧に基づいて、前記第１及び第２電圧のうち少なくとも何れか一方を変化させて出力する出力回路と、を備える。

本発明によれば、入力電流を適切に変化させ、力率を改善する集積回路を提供することができる。

ＡＣ－ＤＣコンバータ１０ａの一例を示す図である。 力率改善ＩＣ２６ａの一例を示す図である。 交流電圧Ｖａｃと整流電圧Ｖｈと分圧電圧Ｖｈｄｉｖとの関係を示す図である。 発振回路４０及び出力回路６０の一例を示す図である。 力率改善ＩＣ２６ａの動作を示す図である。 発振回路４０及び出力回路６１の一例を示す図である。 分圧電圧Ｖｈｄｉｖと出力回路６１のゲインＧとの関係を示す図である。 負荷１１が重負荷となる場合の力率改善ＩＣ２６ａの動作を示す図である。 力率改善ＩＣ２６ｃの一例を示す図である。 出力回路６２の一例を示す図である。 負荷１１が重負荷となる場合の力率改善ＩＣ２６ｃの動作を示す図である。 ＡＣ－ＤＣコンバータ１０ｂの一例を示す図である。 力率改善ＩＣ２６ｄの一例を示す図である。 ピーク電圧Ｖｐｅａｋと検出電圧Ｖｌｏａｄの関係を示す図である。 出力回路６３の一例を示す図である。 負荷１１が重負荷となる場合の力率改善ＩＣ２６ｄの動作を示す図である。 力率改善ＩＣ２６ｅの一例を示す図である。 出力回路６４の一例を示す図である。 力率改善ＩＣ２６ｅの動作を示す図である。 力率改善ＩＣ２６ｆの一例を示す図である。 発振回路４１の一例を示す図である。 負荷１１が重負荷となる場合の力率改善ＩＣ２６ｆの動作の一例を示す図である。 力率改善ＩＣ２６ｇの一例を示す図である。 発振回路４２の一例を示す図である。 負荷１１が重負荷となる場合の力率改善ＩＣ２６ｇの動作の一例を示す図である。 力率改善ＩＣ２６ｈの一例を示す図である。 交流成分検出回路２００の一例を示す図である。 ノイズ成分を有する電圧Ｖｃｏｍｐと、発振電圧Ｖｒとに基づく駆動信号Ｖｐ１の変動を示す図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０ａの構成の一例を示す図である。ＡＣ－ＤＣコンバータ１０ａは、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。

負荷１１は、例えば、ＤＣ－ＤＣコンバータや直流電圧で動作する電子機器である。

＜＜＜ＡＣ－ＤＣコンバータ１０ａの概要＞＞＞
ＡＣ－ＤＣコンバータ１０ａは、入力ラインフィルタ２０、全波整流回路２１、コンデンサ２２，２５，３３，３４、トランス２３、ダイオード２４，２８，２９、力率改善ＩＣ２６、ＮＭＯＳトランジスタ２７、及び抵抗３０～３２を含んで構成される。

入力ラインフィルタ２０は、交流電圧Ｖａｃが印加されるノードＮ１，Ｎ２と、全波整流回路２１（後述）と、の間に設けられ、商用電源からＡＣ－ＤＣコンバータ１０ａへのノイズを除去する回路である。なお、本実施形態では、交流電圧Ｖａｃが印加されるノードＮ１，Ｎ２における電流を入力電流Ｉｉｎとする。また、ここで、交流電圧Ｖａｃは、例えば、１００～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。

全波整流回路２１は、ノイズが除去された所定の交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒｅｃとして、コンデンサ２２と、トランス２３の主コイルＬ１とに印加する。

なお、整流電圧Ｖｒｅｃは、主コイルＬ１に直接印加されているが、例えば、抵抗（不図示）等の素子を介して主コイルＬ１に印加されても良い。また、本実施形態において、「印加」とは、所定のノードに直接的に電圧が供給されることのみならず、抵抗（不図示）等の素子を介して間接的に電圧が供給されること、及び分圧された電圧が供給されることも含む。

コンデンサ２２は、整流電圧Ｖｒｅｃを平滑化する素子であり、トランス２３は、主コイルＬ１と、主コイルＬ１に磁気的に結合された補助コイルＬ２とを有する。ここで、本実施形態では、補助コイルＬ２に生じる電圧が、主コイルＬ１に生じる電圧とは極性が逆になるよう、補助コイルＬ２は巻かれている。そして、力率改善ＩＣ２６（後述）の端子ＺＣＤには、補助コイルＬ２で発生する電圧Ｖｚｃｄが印加される。

また、主コイルＬ１は、ダイオード２４、コンデンサ２５、及びＮＭＯＳトランジスタ２７とともに昇圧チョッパー回路を構成する。このため、コンデンサ２５の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、出力電圧Ｖｏｕｔは、例えば、４００Ｖである。

力率改善ＩＣ２６は、ＡＣ－ＤＣコンバータ１０ａの力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２７のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２６は、主コイルＬ１に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２７を駆動する。

力率改善ＩＣ２６の詳細については後述するが、力率改善ＩＣ２６には、端子ＦＢ，ＺＣＤ，ＣＯＭＰ，ＯＵＴ，ＶＨが設けられている。なお、力率改善ＩＣ２６には、上述した５つの端子ＦＢ，ＺＣＤ，ＣＯＭＰ，ＯＵＴ，ＶＨ以外にも端子が設けられているが、ここでは便宜上省略されている。

ＮＭＯＳトランジスタ２７は、ＡＣ－ＤＣコンバータ１０ａの負荷１１への電力を制御するためのトランジスタである。なお、本実施形態では、ＮＭＯＳトランジスタ２７は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ２７は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタであっても良い。また、ＮＭＯＳトランジスタ２７のゲート電極は、端子ＯＵＴからの信号により駆動されるように接続されている。

抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２７をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３０，３１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。

抵抗３２及びコンデンサ３３，３４は、フィードバック制御される力率改善ＩＣ２６の位相補償用の素子である。端子ＣＯＭＰと、接地との間に、抵抗３２及びコンデンサ３３が直列に設けられ、これらに対し並列にコンデンサ３４が設けられている。

ダイオード２８，２９は、全波整流回路を構成し、全波整流回路２１の前段に接続され、力率改善ＩＣ２６の端子ＶＨに交流電圧Ｖａｃに応じた電圧Ｖｈを印加する回路である。電圧Ｖｈは、全波整流回路２１の前段のノードから取った交流電圧Ｖａｃを整流することで得られる。これにより、コンデンサ２２の影響を受けることがなく、より正確な電圧Ｖｈの位相角の検出を可能にする。具体的には、ダイオード２８は、全波整流回路２１の前段の非接地側のラインにアノードが接続される。一方、ダイオード２９は、全波整流回路２１の前段の接地側のラインにアノードが接続される。ダイオード２８，２９のカソードは接続され、力率改善ＩＣ２６の端子ＶＨに接続される。なお、ダイオード２８，２９のカソードの電圧を分圧した分圧電圧を力率改善ＩＣ２６の端子ＶＨに印加するようにしてもよい。

＜＜＜ＡＣ－ＤＣコンバータ１０ａの動作＞＞＞
以下、ＡＣ－ＤＣコンバータ１０ａの動作を力率改善ＩＣ２６の動作と伴に説明し、一般的な力率改善ＩＣ２６がどのようにＡＣ－ＤＣコンバータ１０ａの力率を改善するかを説明する。

まず、交流電圧ＶａｃがノードＮ１，Ｎ２に印加されると、入力ラインフィルタ２０を介して交流電圧Ｖａｃが全波整流回路２１に印加される。全波整流回路２１は、交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒｅｃを出力する。コンデンサ２２は、整流電圧Ｖｒｅｃを平滑化し、平滑化された整流電圧Ｖｒｅｃは、主コイルＬ１に印加される。

つぎに、力率改善ＩＣ２６は、主コイルＬ１に流れるインダクタ電流ＩＬがほぼゼロになると、ＮＭＯＳトランジスタ２７をオンする。この時、インダクタ電流ＩＬは、ＮＭＯＳトランジスタ２７を介して接地に流れる。

そして、力率改善ＩＣ２６は、帰還電圧Ｖｆｂに応じた期間が経過すると、ＮＭＯＳトランジスタ２７をオフする。この時、主コイルＬ１は、ＮＭＯＳトランジスタがオンされている際に流れたインダクタ電流ＩＬを流し続けようとするエネルギーを蓄積している。

このエネルギーに基づいて、ダイオード２４のアノードの電圧がコンデンサ２５に生じる電圧Ｖｏｕｔより順方向電圧Ｖｆ分だけ高くなると、主コイルＬ１は、ダイオード２４を介してインダクタ電流ＩＬに応じた電流を流し、コンデンサ２５を充電する。そして、コンデンサ２５に生じる電圧は、出力電圧Ｖｏｕｔとなる。

さらに、力率改善ＩＣ２６は、主コイルＬ１がエネルギーを放出し、インダクタ電流ＩＬがほぼゼロとなると、再度、ＮＭＯＳトランジスタ２７をオンする。このように、力率改善ＩＣ２６は、インダクタ電流ＩＬがほぼゼロになると、ＮＭＯＳトランジスタ２７をオンし、帰還電圧Ｖｆｂに応じた期間が経過すると、ＮＭＯＳトランジスタ２７をオフする。以降、力率改善ＩＣ２６は、ＮＭＯＳトランジスタ２７をオンオフし続ける。

このように動作することによって、力率改善ＩＣ２６は、インダクタ電流ＩＬの平均値（すなわち、入力電流Ｉｉｎ）の波形を交流電圧Ｖａｃの波形と相似形とし、ＡＣ－ＤＣコンバータ１０ａの力率を改善する。

しかしながら、交流電圧Ｖａｃの電圧の絶対値と、コンデンサ２２の電圧の電圧値との差が、全波整流回路２１を構成するダイオードブリッジのダイオード（不図示）の順方向電圧Ｖｆより小さい場合、ダイオード（不図示）には電流が流れない。

すなわち、交流電圧Ｖａｃの電圧の絶対値が小さい付近において、コンデンサ２２を充電するための電流が流れなくなり、その結果、入力電流Ｉｉｎが流れなくなる（以降、この現象を「デッドアングル」と称する）。この場合、入力電流Ｉｉｎの波形が交流電圧Ｖａｃの波形と相似形とならず、力率や全高周波歪み（以降、「ＴＨＤ（Total Harmonic Distortion）」とする。）が悪化する原因となる。なお、「交流電圧Ｖａｃの電圧の絶対値が小さい」は、交流電圧Ｖａｃのレベルが正の場合、交流電圧Ｖａｃのレベルが低いことを意味する。

このため、交流電圧Ｖａｃの電圧の絶対値が小さい付近において、コンデンサ２２を放電させ、コンデンサ２２の電圧の電圧値を低下させるため、インダクタ電流ＩＬを流す必要がある。そして、後述の力率改善ＩＣ２６は、交流電圧Ｖａｃの電圧の絶対値が小さい付近において、インダクタ電流ＩＬを多く流し、デッドアングルを解消することによりＡＣ－ＤＣコンバータ１０ａ等の力率等を改善することができるものである。なお、コンデンサ２２は、「第１コンデンサ」に相当し、主コイルＬ１は、「インダクタ」に相当する。また、主コイルＬ１に流れる電流は、「インダクタ電流ＩＬ」である。

＝＝＝＝＝力率改善ＩＣ２６ａの構成＝＝＝＝＝
図２は、力率改善ＩＣ２６の第１実施形態である力率改善ＩＣ２６ａの一例を示す図である。力率改善ＩＣ２６ａは、発振回路４０、駆動回路５０、出力回路６０、分圧回路７０及び誤差電圧出力回路７１を含んで構成される。なお、図２において、便宜上、図１と異なる位置に端子を描いているが、夫々の端子に接続される配線、素子等は、図１及び図２で同じである。

発振回路４０は、ＮＭＯＳトランジスタ２７をオンオフする際に必要となる発振電圧Ｖｒを生成する回路である。具体的には、発振回路４０は、インダクタ電流ＩＬがほぼゼロより小さくなり、“Ｈ”レベルの駆動信号Ｖｐ１が入力されると、出力回路６０（後述）が出力するバイアス電圧Ｖｒａｍｐｌ（後述）から所定の傾きで振幅が徐々に大きくなる発振電圧Ｖｒを出力する。発振回路４０の詳細は後述する。

駆動回路５０は、駆動信号Ｖｄｒを出力し、ＮＭＯＳトランジスタ２７を駆動する回路である。具体的には、駆動回路５０は、インダクタ電流ＩＬがほぼゼロより小さくなると、ＮＭＯＳトランジスタ２７をオンし、発振電圧Ｖｒが帰還電圧Ｖｆｂに応じた電圧となると、ＮＭＯＳトランジスタ２７をオフする。そして、駆動回路５０は、ゼロ電流検出回路８０、遅延回路８１、ＯＲ回路８２、ＳＲフリップフロップ８３、ターンオンタイマ回路８４、コンパレータ８５、バッファ８６を含んで構成される。

ゼロ電流検出回路８０は、端子ＺＣＤの電圧Ｖｚｃｄに基づいて、インダクタ電流ＩＬの電流値が、ほぼゼロを示す“電流値Ｉａ”（以下、便宜上、「ほぼゼロ」を単にゼロと称する。）であるかを検出する回路である。なお、本実施形態のゼロ電流検出回路８０は、インダクタ電流ＩＬの電流値が、“ゼロ”である“電流値Ｉａ”であることを検出すると、ハイレベル（以下、「“Ｈ”レベル」とする。）の信号Ｖｚを出力する。なお、ゼロ電流検出回路８０は、インダクタ電流ＩＬが“電流値Ｉａ”となる際の補助コイルＬ２の所定電圧と、電圧Ｖｚｃｄとを比較するコンパレータ（不図示）を含んで構成される。

遅延回路８１は、ゼロ電流検出回路８０から“Ｈ”レベルの信号Ｖｚが出力されると、所定時間だけ遅延させてパルス信号Ｖｐ２を出力する。

ＯＲ回路８２は、パルス信号Ｖｐ２，Ｖｐ３の論理和を演算して出力する。具体的には、ＯＲ回路８２は、遅延回路８１が“Ｈ”レベルのパルス信号Ｖｐ２を出力するか又は、ターンオンタイマ回路８４（後述）が“Ｈ”レベルのパルス信号Ｖｐ３を出力すると、“Ｈ”レベルのセット信号Ｓｓを出力する。このため、本実施形態では、ＯＲ回路８２からは、パルス信号Ｖｐ２または、パルス信号Ｖｐ３が、セット信号Ｓｓとして出力される。

ＳＲフリップフロップ８３は、ＯＲ回路が“Ｈ”レベルのセット信号Ｓｓを出力すると、“Ｈ”レベルの駆動信号Ｖｐ１を出力する。一方、ＳＲフリップフロップ８３は、コンパレータ８５（後述）が“Ｈ”レベルのリセット信号Ｓｒを出力すると、ローレベル（以下、「“Ｌ”レベル」とする。）の駆動信号Ｖｐ１を出力する。

ターンオンタイマ回路８４は、力率改善ＩＣ２６ａの起動時や、交流電圧Ｖａｃが供給されなくなり、パルス信号Ｖｐ２が出力されない場合に、ＮＭＯＳトランジスタ２７をオンするためのパルス信号Ｖｐ３を出力する。具体的には、パルス信号Ｖｐ２が所定期間出力されない場合、“Ｈ”レベルのパルス信号Ｖｐ３を所定周期毎に出力する。

コンパレータ８５は、帰還電圧Ｖｆｂに応じて誤差電圧出力回路７１（後述）によって出力される電圧Ｖｃｏｍｐと、発信信号Ｖｒとを比較する回路である。具体的には、電圧Ｖｃｏｍｐがコンパレータ８５の反転入力端子に印加され、発振電圧Ｖｒがコンパレータ８５の非反転入力端子に印加されている。このため、コンパレータ８５は、発振電圧Ｖｒのレベルが電圧Ｖｃｏｍｐのレベルより低い場合、“Ｌ”レベルのリセット信号Ｓｒを出力し、発振電圧Ｖｒのレベルが電圧Ｖｃｏｍｐのレベルより高くなると、“Ｈ”レベルのリセット信号Ｓｒを出力する。

バッファ８６は、駆動信号Ｖｐ１に基づいてＮＭＯＳトランジスタ２７を駆動する回路である。具体的には、バッファ８６は、入力される信号と同じ論理レベルの信号Ｖｄｒで、ゲート容量等の大きいＮＭＯＳトランジスタ２７を駆動する。また、バッファ８６は、“Ｈ”レベルの駆動信号Ｖｐ１に基づいて、ＮＭＯＳトランジスタ２７をオンし、“Ｌ”レベルの駆動信号Ｖｐ１に基づいて、ＮＭＯＳトランジスタ２７をオフする。

出力回路６０は、発振回路４０にバイアス電圧Ｖｒａｍｐｌを出力する回路である。具体的には、出力回路６０は、分圧回路７０（後述）が出力する分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間が短くなるよう、分圧電圧Ｖｈｄｉｖに基づいて、バイアス電圧Ｖｒａｍｐｌを出力する回路であり、詳細は後述する。

分圧回路７０は、交流電圧Ｖａｃを全波整流した電圧Ｖｈを分圧した分圧電圧Ｖｈｄｉｖを生成する回路であり、図３を参照して以下に説明する。ここで、図３は、交流電圧Ｖａｃと、交流電圧Ｖａｃを全波整流した電圧Ｖｈと、分圧回路７０によって生成される分圧電圧Ｖｈｄｉｖと、の関係を示す図である。

分圧回路７０は、抵抗８７，８８を含む。具体的には、抵抗８７の一端は、端子ＶＨに接続され、他端は、抵抗８８の一端と直列に接続される。また、抵抗８８の他端は、接地される。この結果、抵抗８７，８８が接続されたノードには、電圧Ｖｈｄｉｖが生成される。

また、交流電圧Ｖａｃは、位相角に応じて周期的に電圧レベルが変化し、電圧Ｖｈ及び分圧電圧Ｖｈｄｉｖもまた、同様に位相角に応じて周期的に電圧レベルが変化する。具体的には、交流電圧Ｖａｃのレベルは、位相角が０度から９０度となる場合、上昇し、位相角が９０度から２７０度となる場合、降下する。そして、交流電圧Ｖａｃのレベルは、位相角が２７０度から３６０度となる場合、上昇する。一方、電圧Ｖｈのレベルは、位相角が０度から９０度となる場合、上昇し、位相角が９０度から１８０度となる場合、降下する。電圧Ｖｈのレベルは、位相角が１８０度から３６０度となる場合、同様に変化する。分圧電圧Ｖｈｄｉｖは、電圧Ｖｈを分圧した電圧であるので、電圧Ｖｈと同様に、位相角に応じて周期的に変化する。

なお、分圧回路７０が力率改善ＩＣ２６ａ内に設けられる例を説明するが、力率改善ＩＣ２６ａの外部に分圧回路があり、交流電圧Ｖａｃをダイオード２８，２９により整流し、分圧回路により分圧した電圧が、端子ＶＨに印加されていることとしてもよい。また、分圧回路７０内の抵抗を、抵抗８７，８８として説明したが、これに限られることはなく、どのような抵抗の数の組み合わせであってもよい。

図２に戻り、誤差電圧出力回路７１について説明する。誤差電圧出力回路７１は、トランスコンダクタンスアンプ８９である。そして、トランスコンダクタンスアンプ８９は、目的レベルの出力電圧Ｖｏｕｔに応じた基準電圧ＶＲＥＦ１と、帰還電圧Ｖｆｂとの誤差に応じて誤差電流Ｉｅを生成し、端子ＣＯＭＰを介してコンデンサ３３，３４を充電し、電圧Ｖｃｏｍｐを生成する。また、誤差電圧出力回路７１は、電圧Ｖｃｏｍｐを出力する。なお、電圧Ｖｃｏｍｐは、「誤差電圧」に相当し、“電流値Ｉａ”は、「第１所定値」に相当する。

＜＜＜発振回路４０及び出力回路６０の一例＞＞＞
図４は、発振回路４０及び出力回路６０の一例を示す図である。出力回路６０は、分圧電圧Ｖｈｄｉｖをバイアス電圧Ｖｒａｍｐｌとして発振回路４０に出力するバッファ回路１００である。

発振回路４０は、発信電圧Ｖｒを出力する回路であり、コンデンサ１１０，１１１、充放電回路９０を含む。また、充放電回路９０は、コンデンサ１１０を充放電して所定の傾きの発振電圧Ｖｒを生成する回路であり、定電流Ｉｒａｍｐ０を出力する定電流源１１２、インバータ１１３、ＮＭＯＳトランジスタ１１４を含む。

コンデンサ１１０は、インダクタ電流ＩＬがほぼゼロになり、“Ｈ”レベルの駆動信号Ｖｐ１が入力されると、ＮＭＯＳトランジスタ１１４がオフされ、定電流源１１２からの定電流Ｉｒａｍｐ０で充電される。また、コンデンサ１１１は、出力回路６０からのバイアス電圧Ｖｒａｍｐｌを保持するように充電される。

そのため、発振電圧Ｖｒは、コンデンサ１１１の電圧（すなわち、バイアス電圧Ｖｒａｍｐｌ）にコンデンサ１１０の電圧を加算した電圧となる。また、発振電圧Ｖｒは、“Ｈ”レベルの駆動信号Ｖｐ１が入力されると、コンデンサ１１０の電圧が所定の傾きで徐々に上昇することで、バイアス電圧Ｖｒａｍｐｌから所定の傾きで徐々に上昇する。

一方、コンデンサ１１０は、“Ｌ”レベルの駆動信号Ｖｐ１が入力されると、ＮＭＯＳトランジスタ１１４がオンされ、放電される。この時、コンデンサ１１０に蓄積された電荷は、バッファ回路１００の出力段のトランジスタ（不図示）及びＮＭＯＳトランジスタ１１４等を介して接地に引き抜かれる。コンデンサ１１０が放電されることで、発振電圧Ｖｒは、バイアス電圧Ｖｒａｍｐｌとなる。なお、コンデンサ１１０は、「第２コンデンサ」に相当する。

＜＜＜力率改善ＩＣ２６ａの動作＞＞＞
図５は、力率改善ＩＣ２６ａの動作を示す図である。時刻ｔ０において、交流電圧Ｖａｃを全波整流した電圧Ｖｈの位相角は０度であり、電圧Ｖｈを分圧した分圧電圧Ｖｈｄｉｖのレベルは最も低い。そして、出力回路６０は、分圧電圧Ｖｈｄｉｖをバイアス電圧Ｖｒａｍｐｌとして出力する。そのため、バイアス電圧Ｖｒａｍｐｌは、分圧電圧Ｖｈｄｉｖの上昇に応じて上昇し始める。

時刻ｔ１において、インダクタ電流ＩＬがほぼゼロより小さくなると、遅延回路８１は、“Ｈ”レベルのパルス信号Ｖｐ２を出力する。そして、ＳＲフリップフロップ８３が、“Ｈ”レベルの駆動信号Ｖｐ１を出力し、その結果、力率改善ＩＣ２６ａは、ＮＭＯＳトランジスタ２７をオンする。この時、バイアス電圧Ｖｒａｍｐｌは、時刻ｔ０の時よりも高くなっている。

ＮＭＯＳトランジスタ２７がオンすると、充放電回路９０は、コンデンサ１１０を定電流Ｉｒａｍｐ０で充電し始める。そして、発振電圧Ｖｒは、出力回路６０が出力するバイアス電圧Ｖｒａｍｐｌと、コンデンサ１１０の電圧とを加算した電圧となる。この時、発振電圧Ｖｒは、コンデンサ１１０が定電流Ｉｒａｍｐ０で充電されるため、所定の傾きで徐々に上昇する。

時刻ｔ２において、発振電圧Ｖｒが電圧Ｖｃｏｍｐとなると、コンパレータ８５は、“Ｈ”レベルのリセット信号Ｓｒを出力する。これにより、ＳＲフリップフロップ８３は、“Ｌ”レベルの駆動信号Ｖｐ１を出力し、その結果、力率改善ＩＣ２６ａは、ＮＭＯＳトランジスタ２７をオフする。

ＮＭＯＳトランジスタがオフすると、充放電回路９０は、コンデンサ１１０を放電し、発振電圧Ｖｒは、バイアス電圧Ｖｒａｍｐｌとなる。そして、時刻ｔ２から時刻ｔ３までにおいて、力率改善ＩＣ２６ａは、同様にＮＭＯＳトランジスタの駆動を繰り返す。また、時刻ｔ２から時刻ｔ３までにおいて、バイアス電圧Ｖｒａｍｐｌは、分圧電圧Ｖｈｄｉｖの上昇に応じて上昇する。このため、ＮＭＯＳトランジスタ２７のオン時間は、徐々に短くなる。

時刻ｔ３において、力率改善ＩＣ２６ａは、ＮＭＯＳトランジスタ２７をオンし、時刻ｔ４において、力率改善ＩＣ２６ａは、ＮＭＯＳトランジスタ２７をオフする。なお、時刻ｔ３から時刻ｔ４までのＮＭＯＳトランジスタ２７のオン時間は、時刻ｔ１から時刻ｔ２までのＮＭＯＳトランジスタ２７のオン時間より短い。これは、時刻ｔ３から時刻ｔ４までの期間において、電圧Ｖｈのレベルに応じて変化するバイアス電圧Ｖｒａｍｐｌ（すなわち、分圧電圧Ｖｈｄｉｖ）の電圧レベルが、時刻ｔ１から時刻ｔ２までの期間より高くなっているためである。

これにより、力率改善ＩＣ２６ａは、電圧Ｖｈのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間を短くすることができる。時刻ｔ４から時刻ｔ５までにおいて、力率改善ＩＣ２６ａは、同様にＮＭＯＳトランジスタの駆動を繰り返す。また、時刻ｔ４から時刻ｔ５までにおいて、バイアス電圧Ｖｒａｍｐｌは、分圧電圧Ｖｈｄｉｖの低下に応じて低下する。そのため、時刻ｔ４以降において、ＮＭＯＳトランジスタ２７のオン時間は徐々に長くなる。

時刻ｔ５において、交流電圧Ｖａｃを全波整流した電圧Ｖｈの位相角は１８０度であり、電圧Ｖｈを分圧した分圧電圧Ｖｈｄｉｖのレベルは最も低い。なお、バイアス電圧Ｖｒａｍｐｌは、「第１電圧」に相当し、電圧Ｖｃｏｍｐは、「第２電圧」に相当する。

以上の動作から、力率改善ＩＣ２６ａは、電圧Ｖｈのレベルが低い、すなわち、交流電圧Ｖａｃの電圧の絶対値が小さい付近において、ＮＭＯＳトランジスタ２７のオン時間が長くなる。したがって、力率改善ＩＣ２６ａは、交流電圧Ｖａｃの電圧の絶対値が小さい付近、つまり、低位相角の領域においてインダクタ電流ＩＬを多く流すことができるため、デッドアングルを低減することができる。この結果、力率改善ＩＣ２６ａは、力率及びＴＨＤを改善することができる。また、出力回路６０がバイアス電圧Ｖｒａｍｐｌを変化させることにより、ＮＭＯＳトランジスタ２７のスイッチングノイズ等による電圧Ｖｃｏｍｐのノイズ成分の影響に関わらず、ＮＭＯＳトランジスタ２７のオン時間を変化させることができる。

なお、図５において、図２の実施形態の力率改善ＩＣ２６ａの動作への理解を助けるため、駆動信号Ｖｐ１は数パルス分のみ描かれている。しかしながら、ＮＭＯＳトランジスタ２７のスイッチング周波数は、例えば数ｋＨｚであり、交流電圧Ｖａｃの周波数である５０～６０Ｈｚよりも十分高い周波数である。このため、実際には、交流電圧Ｖａｃの一周期の期間において、非常に多くの駆動信号Ｖｐ１が含まれることになる。

＝＝＝＝＝力率改善ＩＣ２６ｂの構成＝＝＝＝＝
力率改善ＩＣ２６の第２実施形態である力率改善ＩＣ２６ｂは、出力回路として出力回路６１を用いている点が、力率改善ＩＣ２６ａと相違する。なお、同じ参照符号が付されている対象は、図２の力率改善ＩＣ２６ａと同様である。

＜＜＜出力回路６１の構成＞＞＞
図６は、発振回路４０及び出力回路６１の一例を示す図である。出力回路６１は、分圧電圧Ｖｈｄｉｖを、分圧電圧Ｖｈｄｉｖのレベルに応じたゲインＧで増幅し、バイアス電圧Ｖｒａｍｐｌとして出力する増幅回路である。具体的には、出力回路６１は、図７に示すように、分圧電圧Ｖｈｄｉｖのレベルが上昇すると、ゲインＧを低下させ、バイアス電圧Ｖｒａｍｐｌの上昇を低減させる。

出力回路６１は、オペアンプ１２０、抵抗１２１、可変抵抗１２２を含んで構成される。分圧電圧Ｖｈｄｉｖと、バイアス電圧Ｖｒａｍｐｌとは、以下の式で示される関係となる。

Ｖｒａｍｐｌ＝（Ｒ１＋Ｒ２）／Ｒ１×Ｖｈｄｉｖ ・・・（１）
＝Ｇ×Ｖｈｄｉｖ ・・・（２）
ここで、抵抗値Ｒ１は、抵抗１２１の抵抗値であり、抵抗値Ｒ２は、可変抵抗１２２の抵抗値である。そして、分圧電圧Ｖｈｉｄｖのレベルが上昇すると、抵抗値Ｒ２が低下し、出力回路６１のゲインＧが低下するよう、出力回路６１は構成されている。

これにより、力率改善ＩＣ２６ｂは、交流電圧Ｖａｃの電圧の絶対値が小さい付近、つまり、低位相角の領域においてインダクタ電流ＩＬを多く流すことができるため、デッドアングルを低減することができる。この結果、力率改善ＩＣ２６ｂは、力率及びＴＨＤを改善することができる。

＜＜＜重負荷時の力率改善ＩＣ２６ａの動作＞＞＞
図８は、負荷１１が重負荷となる場合の力率改善ＩＣ２６ａの動作を示す図である。ここで、負荷１１が“重負荷”となる状態は、負荷１１が“軽負荷”の状態と比較して、負荷１１の消費電力が増加し、ＡＣ－ＤＣコンバータ１０ａの入力電流Ｉｉｎが増加する状態を指す。なお、本実施形態で、「重負荷」とは、例えば、負荷１１に流れる電流が、所定の電流値（例えば、５Ａ）以上となることを指し、「軽負荷」とは、負荷１１に流れる電流が、所定の電流値未満となることを指す。

図８において、力率改善ＩＣ２６ａは、図５の場合と同様にＮＭＯＳトランジスタ２７を駆動し、図８の時刻ｔ１０から時刻ｔ１５は、図５の時刻ｔ０から時刻ｔ５に相当する。しかしながら、負荷１１が“重負荷”となるため、入力電流Ｉｉｎは、図５の場合より多く流れる。そして、力率改善ＩＣ２６ａは、交流電圧Ｖａｃの電圧の絶対値が小さい付近において、ＮＭＯＳトランジスタ２７のオン時間を長くしてインダクタ電流ＩＬを多く流す。一方、力率改善ＩＣ２６ａは、交流電圧Ｖａｃの電圧の絶対値が大きい付近において、ＮＭＯＳトランジスタ２７のオン時間を短くする。これにより、力率改善ＩＣ２６ａは、負荷１１が“重負荷”となる場合、交流電圧Ｖａｃの電圧の絶対値が大きい付近において、インダクタ電流ＩＬを十分に流せなくなる。この結果、力率改善ＩＣ２６ａは、インダクタ電流ＩＬの平均値（すなわち、入力電流Ｉｉｎ）の波形を交流電圧Ｖａｃの波形と相似形とすることができなくなる。

そのため、負荷１１が“重負荷”となっても、インダクタ電流ＩＬの平均値（すなわち、入力電流Ｉｉｎ）の波形を交流電圧Ｖａｃの波形と相似形とすることができる力率改善ＩＣ２６ｃ及び２６ｄの実施形態を以下に説明する。

＝＝＝＝＝力率改善ＩＣ２６ｃの構成＝＝＝＝＝
図９は、力率改善ＩＣ２６ｃの一例を示す図である。力率改善ＩＣ２６の第３実施形態である力率改善ＩＣ２６ｃは、出力回路として出力回路６２を用いる点が力率改善ＩＣ２６ａと相違する。なお、同じ参照符号が付されている対象は、図２の力率改善ＩＣ２６ａと同様である。

＜＜＜出力回路６２の構成＞＞＞
図１０は、出力回路６２の一例を示す図である。出力回路６２は、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとの差に応じた電圧を、バイアス電圧Ｖｒａｍｐｌとして発振回路４０に出力する回路である。具体的には、出力回路６２は、分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間を短くするよう、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐと、に基づいてバイアス電圧Ｖｒａｍｐｌを変化させて出力する。そして、出力回路６２は、帰還電圧Ｖｆｂが低下するとＮＭＯＳトランジスタ２７のオン時間が長くなるよう、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐと、に基づいてバイアス電圧Ｖｒａｍｐｌを変化させて出力する。また、出力回路６２は、電流生成回路１３０、電圧生成回路１５０を含んで構成される。

電流生成回路１３０は、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとの差に基づいて電流Ｉ１を生成する回路である。電流生成回路１３０は、オペアンプ１４０，１４１，１４４，１４５、抵抗１４２，１４３，１４７、ＮＭＯＳトランジスタ１４６、ＰＭＯＳトランジスタ１４８，１４９を含んで構成される。

オペアンプ１４０は、電圧Ｖｃｏｍｐを出力するバッファ回路を構成し、オペアンプ１４４は、分圧電圧Ｖｈｄｉｖを出力するバッファ回路を構成する。

オペアンプ１４１、抵抗１４２，１４３は、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとの差を増幅する差動増幅回路を構成する。オペアンプ１４１の出力電圧を電圧Ｖｘとすると、電圧Ｖｘは、以下の式で表される。

Ｖｘ＝（Ｒ３＋Ｒ４）／Ｒ３×（Ｖｈｄｉｖ－Ｒ４／（Ｒ３＋Ｒ４）×Ｖｃｏｍｐ） ・・・（３）
ここで、抵抗値Ｒ３は、抵抗１４２の抵抗値であり、抵抗値Ｒ４は、抵抗１４３の抵抗値である。

オペアンプ１４５は、電流Ｉ０が流れることによって抵抗１４７に生じる電圧と、分圧電圧Ｖｈｄｉｖとを加算した電圧が、電圧Ｖｘとなるよう、ＮＭＯＳトランジスタ１４６に流れる電流Ｉ０を制御する回路である。そのため、電流Ｉ０は、以下の式で表される。

Ｉ０＝（Ｖｘ－Ｖｈｄｉｖ）／Ｒ５ ・・・（４）
ここで、抵抗値Ｒ５は、抵抗１４７の抵抗値である。

そして、式（４）に、式（３）の電圧Ｖｘを代入すると、電流Ｉ０は、以下の式で表される。

Ｉ０＝（Ｖｈｄｉｖ－Ｖｃｏｍｐ）×Ｒ４／Ｒ３／Ｒ５ ・・・（５）
ＰＭＯＳトランジスタ１４８，１４９は、カレントミラー回路を構成し、電流Ｉ０に応じた電流Ｉ１を出力する回路である。電流Ｉ０とＩ１との比Ｋ０は、ＰＭＯＳトランジスタ１４８，１４９のサイズの比で決定される比である。そして、電流Ｉ１は、電流Ｉ０を用いて、以下の式で表される。

Ｉ１＝Ｋ０×Ｉ０
＝Ｋ０×（Ｖｈｄｉｖ－Ｖｃｏｍｐ）×Ｒ４／Ｒ３／Ｒ５ ・・・（６）
電圧生成回路１５０は、電流Ｉ１が抵抗１５１に流れることによって生じる電圧を、バイアス電圧Ｖｒａｍｐｌとして出力するバッファ回路である。電圧生成回路１５０は、抵抗１５１、オペアンプ１５２を含んで構成される。

電流生成回路１３０からの電流Ｉ１が抵抗１５１に流れると、電圧Ｖｙが生じるとすると、電圧Ｖｙは、式（６）を用いて以下の式で表される。

Ｖｙ＝Ｒ６×Ｉ１
＝Ｋ０×（Ｖｈｄｉｖ－Ｖｃｏｍｐ）×Ｒ４／Ｒ３／Ｒ５×Ｒ６ ・・・（７）
ここで、抵抗値Ｒ６は、抵抗１５１の抵抗値である。

オペアンプ１５２は、非反転入力端子に入力された電圧Ｖｙを、バイアス電圧Ｖｒａｍｐｌとして出力するバッファ回路を構成するため、電圧Ｖｒａｍｐｌは、電圧Ｖｙに等しく、電圧Ｖｒａｍｐｌは、以下の式で表される。

Ｖｒａｍｐｌ＝Ｖｙ
＝Ｋ０×（Ｖｈｄｉｖ－Ｖｃｏｍｐ）×Ｒ４／Ｒ３／Ｒ５×Ｒ６ ・・・（８）

＜＜＜力率改善ＩＣ２６ｃの動作＞＞＞
図１１は、負荷１１が重負荷となる場合の力率改善ＩＣ２６ｃの動作を示す図である。時刻ｔ２０において、交流電圧Ｖａｃを全波整流した電圧Ｖｈの位相角は０度であり、電圧Ｖｈを分圧した分圧電圧Ｖｈｄｉｖのレベルは最も低い。そして、出力回路６２は、式（８）で示されるバイアス電圧Ｖｒａｍｐｌを出力する。

ここで、本実施形態では、分圧電圧Ｖｈｄｉｖの位相角が低位相角である場合に、分圧電圧Ｖｈｄｉｖが、電圧Ｖｃｏｍｐより小さくなるよう、分圧回路７０の抵抗８７，８８の抵抗値が設定されている。したがって、時刻ｔ２０において、分圧電圧Ｖｈｄｉｖが電圧Ｖｃｏｍｐより小さいため、バイアス電圧Ｖｒａｍｐｌは、例えば、ほぼ接地の電圧レベルとなる。

時刻ｔ２１において、インダクタ電流ＩＬがほぼゼロより小さくなると、力率改善ＩＣ２６ｃは、ＮＭＯＳトランジスタ２７をオンする。そして、発振電圧Ｖｒは、所定の傾きで徐々に上昇する。また、時刻ｔ２１において、バイアス電圧Ｖｒａｍｐｌは、まだほぼ接地の電圧レベルである。

時刻ｔ２２において、発振電圧Ｖｒが、電圧Ｖｃｏｍｐより大きくなると、力率改善ＩＣ２６ｃは、ＮＭＯＳトランジスタ２７をオフする。なお、時刻ｔ２０から時刻ｔ２２までにおいて、バイアス電圧Ｖｒａｍｐｌは、電流生成回路１３０の電流Ｉ１が流れないことにより、ほぼ一定値となる。また、時刻ｔ２２から時刻ｔ２３において、力率改善ＩＣ２６ｃは、同様にＮＭＯＳトランジスタの駆動を繰り返す。

時刻ｔ２３において、力率改善ＩＣ２６ｃは、ＮＭＯＳトランジスタ２７をオンし、時刻ｔ２４において、力率改善ＩＣ２６ｃは、ＮＭＯＳトランジスタ２７をオフする。なお、時刻ｔ２３から時刻ｔ２４までのＮＭＯＳトランジスタ２７のオン時間は、時刻ｔ２１から時刻ｔ２２までのＮＭＯＭＳトランジスタのオン時間より短い。これは、時刻ｔ２３から時刻ｔ２４までにおいて、分圧電圧Ｖｈｄｉｖが電圧Ｖｃｏｍｐより大きくなり、バイアス電圧Ｖｒａｍｐｌがほぼ接地の電圧レベルより高くなるためである。また、時刻ｔ２０から時刻ｔ２３までにおいて、分圧電圧Ｖｈｄｉｖが上昇するため、ＮＭＯＳトランジスタ２７のオン時間は、徐々に短くなる。

しかしながら、力率改善ＩＣ２６ａの場合と比較して、負荷１１が“重負荷”となる場合、バイアス電圧Ｖｒａｍｐｌが低下している。このため、入力電流Ｉｉｎは、時刻ｔ２０から時刻ｔ２５までにおいて、力率改善ＩＣ２６ａの場合より多く流れる。また、時刻ｔ２４から時刻ｔ２５において、力率改善ＩＣ２６ｃは、同様にＮＭＯＳトランジスタの駆動を繰り返す。また、時刻ｔ２４から時刻ｔ２５までにおいて、バイアス電圧Ｖｒａｍｐｌは、分圧電圧Ｖｈｄｉｖの低下に応じて低下した後、ほぼ接地の電圧レベルとなる。そのため、時刻ｔ２４以降において、ＮＭＯＳトランジスタ２７のオン時間は徐々に長くなる。

時刻ｔ２５において、交流電圧Ｖａｃを全波整流した電圧Ｖｈの位相角は１８０度であり、電圧Ｖｈを分圧した分圧電圧Ｖｈｄｉｖのレベルは最も低い。

以上の動作から、力率改善ＩＣ２６ｃは、電圧Ｖｈのレベルが高い、すなわち、交流電圧Ｖａｃの電圧の絶対値が大きい付近において、力率改善ＩＣ２６ａのバイアス電圧Ｖｒａｍｐｌより、力率改善ＩＣ２６ｃのバイアス電圧Ｖｒａｍｐｌは低下する。このため、力率改善ＩＣ２６ａよりもＮＭＯＳトランジスタ２７のオン時間が長くなる。したがって、力率改善ＩＣ２６ｃは、交流電圧Ｖａｃの電圧の絶対値が大きい付近、つまり、高位相角の領域においてインダクタ電流ＩＬを多く流すことができる。このため、力率改善ＩＣ２６ｃは、負荷１１が“重負荷”となっても、入力電流Ｉｉｎの波形を交流電圧Ｖａｃの波形と相似形とすることができる。この結果、力率改善ＩＣ２６ｃは、力率及びＴＨＤを改善することができる。

なお、図１１において、図９の実施形態の力率改善ＩＣ２６ｃの動作への理解を助けるため、駆動信号Ｖｐ１は数パルス分のみ描かれている。しかしながら、ＮＭＯＳトランジスタ２７のスイッチング周波数は、例えば数ｋＨｚであり、交流電圧Ｖａｃの周波数である５０～６０Ｈｚよりも十分高い周波数である。このため、実際には、交流電圧Ｖａｃの一周期の期間において、非常に多くの駆動信号Ｖｐ１が含まれることになる。

図９の力率改善ＩＣ２６ｃの実施形態においては、電圧Ｖｃｏｍｐに基づいて、交流電圧Ｖａｃの電圧の絶対値が大きい付近、つまり、高位相角の領域においてインダクタ電流ＩＬを多く流すようにした。しかしながら、ＮＭＯＳトランジスタ２７がオンする際のインダクタ電流ＩＬの測定値に基づいて負荷１１の状態を推定し、ＡＣ－ＤＣコンバータ１０ｂを制御することで、負荷１１が“重負荷”となる際の力率の悪化を低減することもできる。そのため、ＡＣ－ＤＣコンバータ１０ｂにおいて用いられ、次に説明される力率改善ＩＣ２６ｄは、この方法で、負荷１１が“重負荷”となっても、インダクタ電流ＩＬの平均値（すなわち、入力電流Ｉｉｎ）の波形を交流電圧Ｖａｃの波形と相似形とする。

＜＜＜ＡＣ－ＤＣコンバータ１０ｂの構成＞＞＞
図１２は、ＡＣ－ＤＣコンバータ１０ｂの一例を示す図である。ＡＣ－ＤＣコンバータ１０ｂは、ＮＭＯＳトランジスタ２７がオンする際のインダクタ電流ＩＬを測定するための抵抗３５がある点が、ＡＣ－ＤＣコンバータ１０ａと相違する。

＝＝＝＝＝力率改善ＩＣ２６ｄの構成＝＝＝＝＝
図１３は、力率改善ＩＣ２６ｄの一例を示す図である。力率改善ＩＣ２６の第４実施形態である力率改善ＩＣ２６ｄは、ＮＭＯＳトランジスタ２７がオンされる際にインダクタ電流ＩＬが流れることによって抵抗３５に生じる電圧が印加される端子Ａを有している。そして、力率改善ＩＣ２６ｄは、出力回路として出力回路６３を有し、更に、端子Ａの電圧に基づいて負荷１１の状態を検出する負荷検出回路７２を含んでいる点が、力率改善ＩＣ２６ａと相違する。なお、同じ参照符号が付されている対象は、図２の力率改善ＩＣ２６ａと同様である。

負荷検出回路７２は、負荷１１の状態を検出する回路である。具体的には、負荷検出回路７２は、端子Ａの電圧に基づいて、負荷１１に流れる負荷電流Ｉｌｏａｄに応じた検出電圧Ｖｌｏａｄを出力する。

図１４は、ピーク電圧Ｖｐｅａｋと検出電圧Ｖｌｏａｄの関係を示す図である。ここで、ピーク電圧Ｖｐｅａｋは、ＮＭＯＳトランジスタ２７がオンされる際にインダクタ電流ＩＬが抵抗３５に流れると、端子Ａに印加される電圧のピーク電圧を示す電圧である。

そして、図１４に示されるように、負荷検出回路７２は、ピーク電圧Ｖｐｅａｋが電圧値Ｖｐｅａｋ０を超えると、ピーク電圧Ｖｐｅａｋの電圧値から電圧値Ｖｐｅａｋ０を引いた電圧値に比例した検出電圧Ｖｌｏａｄを出力する。一方、ピーク電圧Ｖｐｅａｋが、電圧値Ｖｐｅａｋ０を超えない場合、検出電圧Ｖｌｏａｄは、ゼロとなる。なお、電圧値Ｖｐｅａｋ０が「第２所定値」に相当する。

＜＜＜出力回路６３の構成＞＞＞
図１５は、出力回路６３の一例を示す図である。出力回路６３は、出力回路６２の場合の電圧Ｖｃｏｍｐの代わりに、分圧電圧Ｖｈｄｉｖと、検出電圧Ｖｌｏａｄとの差に応じた電圧を、バイアス電圧Ｖｒａｍｐｌとして発振回路４０に出力する回路である。出力回路６３は、電流生成回路１３０、電圧生成回路１５０を含んで構成される。

電流生成回路１３０と、電圧生成回路１５０とは、出力回路６２と同じである。したがって、出力回路６３は、以下の式で表されるバイアス電圧Ｖｒａｍｐｌを出力する。

Ｖｒａｍｐｌ＝Ｋ０×（Ｖｈｄｉｖ－Ｖｌｏａｄ）×Ｒ４／Ｒ３／Ｒ５×Ｒ６ ・・・（９）

＜＜＜力率改善ＩＣ２６ｄの動作＞＞＞
図１６は、負荷１１が重負荷となる場合の力率改善ＩＣ２６ｄの動作を示す図である。力率改善ＩＣ２６ｄの動作は、バイアス電圧Ｖｒａｍｐｌが、分圧電圧Ｖｈｄｉｖと、検出電圧Ｖｌｏａｄとから生成される点で、図１１に示される力率改善ＩＣ２６ｃの動作とは相違する。しかしながら、バイアス電圧ＶｒａｍｐｌとＮＭＯＳトランジスタ２７のオン時間の関係は同様である。また、力率改善ＩＣ２６ｄの動作は、力率改善ＩＣ２６ｃの動作と同じであるため、説明を割愛する。なお、図１６の時刻ｔ３０から時刻ｔ３５は、図１１の時刻ｔ２０から時刻ｔ２５に対応する。

以上の動作から、力率改善ＩＣ２６ｄは、電圧Ｖｈのレベルが高い、すなわち、交流電圧Ｖａｃの電圧の絶対値が大きい付近において、力率改善ＩＣ２６ａよりもＮＭＯＳトランジスタ２７のオン時間が長くなる。したがって、力率改善ＩＣ２６ｄは、力率改善ＩＣ２６ｃと同様に、交流電圧Ｖａｃの電圧の絶対値が大きい付近、つまり、高位相角の領域においてインダクタ電流ＩＬを多く流すことができる。このため、力率改善ＩＣ２６ｄは、負荷１１が“重負荷”となっても、入力電流Ｉｉｎの波形を交流電圧Ｖａｃの波形と相似形とすることができる。この結果、力率改善ＩＣ２６ｄは、力率及びＴＨＤを改善することができる。

なお、図１６において、図１３の実施形態の力率改善ＩＣ２６ｄの動作への理解を助けるため、駆動信号Ｖｐ１は数パルス分のみ描かれている。しかしながら、ＮＭＯＳトランジスタ２７のスイッチング周波数は、例えば数ｋＨｚであり、交流電圧Ｖａｃの周波数である５０～６０Ｈｚよりも十分高い周波数である。このため、実際には、交流電圧Ｖａｃの一周期の期間において、非常に多くの駆動信号Ｖｐ１が含まれることになる。

＝＝＝＝＝力率改善ＩＣ２６ｅの構成＝＝＝＝＝
図１７は、力率改善ＩＣ２６ｅの一例を示す図である。力率改善ＩＣ２６の第５実施形態である力率改善ＩＣ２６ｅは、出力回路として出力回路６４を設け、発振回路４０のバイアス電圧Ｖｒａｍｐｌが所定の電圧である点が、力率改善ＩＣ２６ａと相違する。なお、同じ参照符号が付されている対象は、図２の力率改善ＩＣ２６ａと同様である。

＜＜＜出力回路６４の構成＞＞＞
図１８は、出力回路６４の一例を示す図である。出力回路６４は、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとの差に応じた電圧Ｖｃｏｍｐｘをコンパレータ８５に出力する回路である。具体的には、出力回路６４は、分圧電圧Ｖｈｄｉｖのレベルが高くなると、電圧Ｖｃｏｍｐから低下された電圧Ｖｃｏｍｐｘを出力し、分圧電圧Ｖｈｄｉｖのレベルが低くなると、電圧Ｖｃｏｍｐを上昇させた電圧Ｖｃｏｍｐｘを出力する。

出力回路６４は、バッファ回路１６０、反転増幅回路１７０を含んで構成される。バッファ回路１６０は、オペアンプ１６１を含んで構成される。また、オペアンプ１６１は、非反転入力端子に印加される分圧電圧Ｖｈｄｉｖを出力するバッファ回路を構成する。

反転増幅回路１７０は、オペアンプ１６１の出力電圧を反転させて増幅する回路である。反転増幅回路１７０は、抵抗１７１，１７３、オペアンプ１７２を含んで構成される。反転増幅回路１７０の出力電圧、すなわち、電圧Ｖｃｏｍｐｘは、以下の式で表される。

Ｖｃｏｍｐｘ＝－Ｒ８／Ｒ７×（Ｖｈｄｉｖ－Ｖｃｏｍｐ）＋Ｖｃｏｍｐ ・・・（１０）

＜＜＜力率改善ＩＣ２６ｅの動作＞＞＞
図１９は、力率改善ＩＣ２６ｅの動作を示す図である。時刻ｔ４０において、交流電圧Ｖａｃを全波整流した電圧Ｖｈの位相角は０度であり、電圧Ｖｈを分圧した分圧電圧Ｖｈｄｉｖのレベルは最も低い。そして、出力回路６４は、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとに基づいて電圧Ｖｃｏｍｐｘを出力する。そして、電圧Ｖｃｏｍｐｘは、時刻ｔ４０から時刻ｔ４３までにおいて、徐々に低下する。これにより、ＮＭＯＳトランジスタ２７のオン時間は、徐々に短くなる。

時刻ｔ４１において、インダクタ電流ＩＬがほぼゼロより小さくなると、遅延回路８１は、“Ｈ”レベルのパルス信号Ｖｐ２を出力する。そして、ＳＲフリップフロップ８３が、“Ｈ”レベルの駆動信号Ｖｐ１を出力し、その結果、力率改善ＩＣ２６ｅは、ＮＭＯＳトランジスタ２７をオンする。

ＮＭＯＳトランジスタ２７がオンすると、充放電回路９０は、コンデンサ１１０を定電流Ｉｒａｍｐ０で充電し始める。そして、発振電圧Ｖｒは、所定の電圧であるバイアス電圧Ｖｒａｍｐｌと、コンデンサ１１０の電圧とを加算した電圧となる。この時、発振電圧Ｖｒは、コンデンサ１１０が定電流Ｉｒａｍｐ０で充電されるため、所定の傾きで徐々に上昇する。

時刻ｔ４２において、発振電圧Ｖｒが電圧Ｖｃｏｍｐｘとなると、コンパレータ８５は、“Ｈ”レベルのリセット信号Ｓｒを出力する。これにより、ＳＲフリップフロップ８３は、“Ｌ”レベルの駆動信号Ｖｐ１を出力し、その結果、力率改善ＩＣ２６ｅは、ＮＭＯＳトランジスタ２７をオフする。

ＮＭＯＳトランジスタ２７がオフすると、充放電回路９０は、コンデンサ１１０を放電し、発振電圧Ｖｒは、所定の電圧であるバイアス電圧Ｖｒａｍｐｌとなる。そして、時刻ｔ４２から時刻ｔ４３までにおいて、力率改善ＩＣ２６ｅは、同様にＮＭＯＳトランジスタ２７の駆動を繰り返す。

時刻ｔ４３において、力率改善ＩＣ２６ｅは、ＮＭＯＳトランジスタ２７をオンし、時刻ｔ４４において、力率改善ＩＣ２６ｅは、ＮＭＯＳトランジスタ２７をオフする。なお、時刻ｔ４３から時刻ｔ４４までのＮＭＯＳトランジスタ２７のオン時間は、時刻ｔ４１から時刻ｔ４２までのＮＭＯＳトランジスタ２７のオン時間より短い。これは、時刻ｔ４３から時刻ｔ４４の期間において、電圧Ｖｈのレベルに応じて変化する電圧Ｖｃｏｍｐｘの電圧レベルが、時刻ｔ４１から時刻ｔ４２までの期間より低くなっているためである。これにより、力率改善ＩＣ２６ｅは、電圧Ｖｈのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間を短くすることができる。時刻ｔ４４から時刻ｔ４５において、力率改善ＩＣ２６ｅは、同様にＮＭＯＳトランジスタ２７の駆動を繰り返す。また、時刻ｔ４４以降、分圧電圧Ｖｈｄｉｖが低下するため、電圧Ｖｃｏｍｐｘは、徐々に上昇する。これにより、ＮＭＯＳトランジスタ２７のオン時間は、徐々に長くなる。

時刻ｔ４５において、交流電圧Ｖａｃを全波整流した電圧Ｖｈの位相角は１８０度であり、電圧Ｖｈを分圧した分圧電圧Ｖｈｄｉｖのレベルは最も低い。なお、図１７の力率改善ＩＣ２６ｅでは、電圧Ｖｃｏｍｐｘが「第２電圧」に相当する。

以上の動作から、力率改善ＩＣ２６ｅは、電圧Ｖｈのレベルが低い、すなわち、交流電圧Ｖａｃの電圧の絶対値が小さい付近において、ＮＭＯＳトランジスタ２７のオン時間が長くなる。したがって、力率改善ＩＣ２６ｅは、交流電圧Ｖａｃの電圧の絶対値が小さい付近、つまり、低位相角の領域においてインダクタ電流ＩＬを多く流すことができるため、デッドアングルを低減することができる。この結果、力率改善ＩＣ２６ｅは、力率及びＴＨＤを改善することができる。

なお、図１９において、図１７の実施形態の力率改善ＩＣ２６ｅの動作への理解を助けるため、駆動信号Ｖｐ１は数パルス分のみ描かれている。しかしながら、ＮＭＯＳトランジスタ２７のスイッチング周波数は、例えば数ｋＨｚであり、交流電圧Ｖａｃの周波数である５０～６０Ｈｚよりも十分高い周波数である。このため、実際には、交流電圧Ｖａｃの一周期の期間において、非常に多くの駆動信号Ｖｐ１が含まれることになる。

＝＝＝＝＝力率改善ＩＣ２６ｆの構成＝＝＝＝＝
図２０は、力率改善ＩＣ２６ｆの一例を示す図である。力率改善ＩＣ２６の第６実施形態である力率改善ＩＣ２６ｆは、出力回路がなく、発振回路４１を含む点が、力率改善ＩＣ２６ａと相違する。なお、同じ参照符号が付されている対象は、図２の力率改善ＩＣ２６ａと同様である。

＜＜＜発振回路４１の構成＞＞＞
図２１は、発振回路４１の一例を示す図である。発振回路４１は、発振電圧Ｖｒを出力する回路であり、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとに基づいて、発振電圧Ｖｒの傾きを変化させる回路である。具体的には、発振回路４１は、分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間が短くなり、帰還電圧Ｖｆｂが低下するとＮＭＯＳトランジスタ２７のオン時間が長くなるよう、発振電圧Ｖｒの傾きを変化させて出力する。

発振回路４１は、電流生成回路１３１、充放電回路９１、コンデンサ１１０，１１１、定電圧源１９０、オペアンプ１９１を含んで構成される。電流生成回路１３１は、電流生成回路１３０と概略同一であり、電流生成回路１３０のＰＭＯＳトランジスタ１４９の代わりのＰＭＯＳトランジスタ１８０は、充放電回路９１に含まれている。

また、充放電回路９１は、電流Ｉｒａｍｐ１でコンデンサ１１０を充放電し、電流Ｉｒａｍｐ１に応じて傾きが変化する発振電圧Ｖｒを生成する回路であり、インバータ１１３、ＮＭＯＳトランジスタ１１４、ＰＭＯＳトランジスタ１８０を含んで構成される。

コンデンサ１１０は、インダクタ電流ＩＬがほぼゼロになり、“Ｈ”レベルの駆動信号Ｖｐ１が入力されると、ＮＭＯＳトランジスタ１１４がオフされ、ＰＭＯＳトランジスタ１８０からの電流Ｉｒａｍｐ１で充電される。また、コンデンサ１１１は、オペアンプ１９１からのバイアス電圧Ｖｒａｍｐｌを保持するように充電される。ここで、バイアス電圧Ｖｒａｍｐｌは、電圧Ｖｒａｍｐｌを出力する定電圧源１９０と、オペアンプ１９１とで構成されるバッファ回路が出力する電圧である。

そのため、発振電圧Ｖｒは、コンデンサ１１１の電圧（すなわち、バイアス電圧Ｖｒａｍｐｌ）にコンデンサ１１０の電圧を加算した電圧となる。また、発振電圧Ｖｒは、“Ｈ”レベルの駆動信号Ｖｐ１が入力されると、電流Ｉｒａｍｐ１で充電されるコンデンサ１１０の電圧が徐々に上昇することで、バイアス電圧Ｖｒａｍｐｌから、電流Ｉｒａｍｐ１に応じた傾きで徐々に上昇する。

一方、コンデンサ１１０は、“Ｌ”レベルの駆動信号Ｖｐ１が入力されると、ＮＭＯＳトランジスタ１１４がオンされ、放電される。この時、コンデンサ１１０に蓄積された電荷は、オペアンプ１９１の出力段のトランジスタ（不図示）及びＮＭＯＳトランジスタ１１４等を介して接地に引き抜かれる。コンデンサ１１０が放電されることで、発振電圧Ｖｒは、バイアス電圧Ｖｒａｍｐｌとなる。

また、電流Ｉｒａｍｐ１は、図１０の電流生成回路１３０と同様に考えると、式（６）から、以下のように表される。

Ｉｒａｍｐ１＝Ｋ１×（Ｖｈｄｉｖ－Ｖｃｏｍｐ）×Ｒ４／Ｒ３／Ｒ５ ・・・（１１）
ここで、比Ｋ１は、ＰＭＯＳトランジスタ１４８，１８０のサイズの比に応じた比である。なお、電流Ｉｒａｍｐ１は、「整流電圧に応じた電圧と、誤差電圧とに応じた充電電流」に相当する。

＜＜＜力率改善ＩＣ２６ｆの動作＞＞＞
図２２は、負荷１１が重負荷となる場合の力率改善ＩＣ２６ｆの動作の一例を示す図である。時刻ｔ５０において、交流電圧Ｖａｃを全波整流した電圧Ｖｈの位相角は０度であり、電圧Ｖｈを分圧した分圧電圧Ｖｈｄｉｖのレベルは最も低い。また、時刻ｔ５０において、電流Ｉｒａｍｐ１は、分圧電圧Ｖｈｄｉｖが電圧Ｖｃｏｍｐより小さいため、一定の電流値となっている。

時刻ｔ５１において、インダクタ電流ＩＬがほぼゼロより小さくなると、遅延回路８１は、“Ｈ”レベルのパルス信号Ｖｐ２を出力する。そして、ＳＲフリップフロップ８３が、“Ｈ”レベルの駆動信号Ｖｐ１を出力し、その結果、力率改善ＩＣ２６ｆは、ＮＭＯＳトランジスタ２７をオンする。

ＮＭＯＳトランジスタ２７がオンすると、充放電回路９１は、コンデンサ１１０を電流Ｉｒａｍｐ１で充電し始める。そして、発振電圧Ｖｒは、所定の電圧であるバイアス電圧Ｖｒａｍｐｌと、コンデンサ１１０の電圧とを加算した電圧となる。この時、発振電圧Ｖｒは、コンデンサ１１０が電流Ｉｒａｍｐ１で充電されるため、電流Ｉｒａｍｐ１に応じた傾きで徐々に上昇する。

時刻ｔ５２において、発振電圧Ｖｒが電圧Ｖｃｏｍｐとなると、コンパレータ８５は、“Ｈ”レベルのリセット信号Ｓｒを出力する。これにより、ＳＲフリップフロップ８３は、“Ｌ”レベルの駆動信号Ｖｐ１を出力し、その結果、力率改善ＩＣ２６ｆは、ＮＭＯＳトランジスタ２７をオフする。

ＮＭＯＳトランジスタ２７がオフすると、充放電回路９１は、コンデンサ１１０を放電し、発振電圧Ｖｒは、所定の電圧であるバイアス電圧Ｖｒａｍｐｌとなる。そして、時刻ｔ５２から時刻ｔ５３までにおいて、力率改善ＩＣ２６ｆは、同様にＮＭＯＳトランジスタ２７の駆動を繰り返す。また、時刻ｔ５２以降、分圧電圧Ｖｈｄｉｖは、電圧Ｖｃｏｍｐより大きくなるため、電流Ｉｒａｍｐ１は、分圧電圧Ｖｈｄｉｖの上昇に応じて大きくなる。これにより、ＮＭＯＳトランジスタ２７のオン時間は、徐々に短くなる。

時刻ｔ５３において、力率改善ＩＣ２６ｆは、ＮＭＯＳトランジスタ２７をオンし、時刻ｔ５４において、力率改善ＩＣ２６ｆは、ＮＭＯＳトランジスタ２７をオフする。なお、時刻ｔ５３から時刻ｔ５４までのＮＭＯＳトランジスタ２７のオン時間は、時刻ｔ５１から時刻ｔ５２までのＮＭＯＳトランジスタ２７のオン時間より短い。

しかしながら、負荷１１が“軽負荷”である場合より、電圧Ｖｃｏｍｐは上昇しており、電流Ｉｒａｍｐ１は小さい。このため、時刻ｔ５０から時刻ｔ５５までの間のＮＭＯＳトランジスタ２７のオン時間は、負荷１１が“軽負荷”である場合より長い。これにより、力率改善ＩＣ２６ｆは、負荷１１が“重負荷”となる場合に、負荷１１が“軽負荷”である場合より入力電流Ｉｉｎを多く流すようになる。

これにより、力率改善ＩＣ２６ｆは、負荷１１が“重負荷”となっても、インダクタ電流ＩＬの平均値（すなわち、入力電流Ｉｉｎ）の波形を交流電圧Ｖａｃの波形と相似形とすることができる。時刻ｔ５４から時刻ｔ５５において、力率改善ＩＣ２６ｆは、同様にＮＭＯＳトランジスタ２７の駆動を繰り返す。また、時刻ｔ５４以降、電流Ｉｒａｍｐ１は、分圧電圧Ｖｈｄｉｖの低下に応じて小さくなる。これにより、ＮＭＯＳトランジスタ２７のオン時間は、徐々に長くなる。

時刻ｔ５５において、交流電圧Ｖａｃを全波整流した電圧Ｖｈの位相角は１８０度であり、電圧Ｖｈを分圧した分圧電圧Ｖｈｄｉｖのレベルは最も低い。

以上の動作から、力率改善ＩＣ２６ｆは、電圧Ｖｈのレベルが低い、すなわち、交流電圧Ｖａｃの電圧の絶対値が小さい付近において、ＮＭＯＳトランジスタ２７のオン時間が長くなる。したがって、力率改善ＩＣ２６ｆは、交流電圧Ｖａｃの電圧の絶対値が小さい付近、つまり、低位相角の領域においてインダクタ電流ＩＬを多く流すことができるため、デッドアングルを低減することができる。また、コンデンサ１１１がバイアス電圧Ｖｒａｍｐｌを保持することにより、発振電圧Ｖｒは、接地に生じるノイズからの影響を受けにくくなる。

また、力率改善ＩＣ２６ｆは、負荷１１が“重負荷”となると、電圧Ｖｈのレベルが高い、すなわち、交流電圧Ｖａｃの電圧の絶対値が大きい付近において、ＮＭＯＳトランジスタ２７のオン時間が長くなる。したがって、力率改善ＩＣ２６ｆは、交流電圧Ｖａｃの電圧の絶対値が大きい付近、つまり、高位相角の領域においてインダクタ電流ＩＬを多く流すことができる。このため、力率改善ＩＣ２６ｆは、負荷１１が“重負荷”となっても、入力電流Ｉｉｎの波形を交流電圧Ｖａｃの波形と相似形とすることができる。この結果、力率改善ＩＣ２６ｆは、力率及びＴＨＤを改善することができる。

なお、図２２において、図２０の実施形態の力率改善ＩＣ２６ｆの動作への理解を助けるため、駆動信号Ｖｐ１は数パルス分のみ描かれている。しかしながら、ＮＭＯＳトランジスタ２７のスイッチング周波数は、例えば数ｋＨｚであり、交流電圧Ｖａｃの周波数である５０～６０Ｈｚよりも十分高い周波数である。このため、実際には、交流電圧Ｖａｃの一周期の期間において、非常に多くの駆動信号Ｖｐ１が含まれることになる。

＝＝＝＝＝力率改善ＩＣ２６ｇの構成＝＝＝＝＝
図２３は、力率改善ＩＣ２６ｇの一例を示す図である。力率改善ＩＣ２６の第７実施形態である力率改善ＩＣ２６ｇは、出力回路がなく、発振回路４２を含む点が、力率改善ＩＣ２６ｄと相違する。なお、同じ参照符号が付されている対象は、図２の力率改善ＩＣ２６ａと同様である。

＜＜＜発振回路４２の構成＞＞＞
図２４は、発振回路４２の一例を示す図である。発振回路４２は、発振回路４１の場合の電圧Ｖｃｏｍｐの代わりに、分圧電圧Ｖｈｄｉｖと、検出電圧Ｖｌｏａｄとの差に応じた電流Ｉｒａｍｐ２でコンデンサ１１０を充電し、発振電圧Ｖｒを出力する回路である。発振回路４２は、発振回路４１と同様の回路で構成されている。

したがって、電流Ｉｒａｍｐ２は、図２１の電流生成回路１３１と同様に考えると、式（１１）から、以下のように表される。

Ｉｒａｍｐ２＝Ｋ１×（Ｖｈｄｉｖ－Ｖｌｏａｄ）×Ｒ４／Ｒ３／Ｒ５ ・・・（１２）
なお、電流Ｉｒａｍｐ２は、「整流電圧に応じた電圧と、検出電圧とに応じた充電電流」に相当する。

＜＜＜力率改善ＩＣ２６ｇの動作＞＞＞
図２５は、負荷１１が重負荷となる場合の力率改善ＩＣ２６ｇの動作の一例を示す図である。力率改善ＩＣ２６ｇの動作は、電流Ｉｒａｍｐ２が、分圧電圧Ｖｈｄｉｖと、検出電圧Ｖｌｏａｄとから生成される点で、図２０に示される力率改善ＩＣ２６ｆの動作とは相違する。しかしながら、電流Ｉｒａｍｐ２とＮＭＯＳトランジスタ２７のオン時間の関係は同様である。また、力率改善ＩＣ２６ｇの動作は、力率改善ＩＣ２６ｆの動作と同じであるため、説明を割愛する。なお、図２５の時刻ｔ６０から時刻ｔ６５は、図２２の時刻ｔ５０から時刻ｔ５５に対応する。

以上の動作から、力率改善ＩＣ２６ｇは、電圧Ｖｈのレベルが低い、すなわち、交流電圧Ｖａｃの電圧の絶対値が小さい付近において、ＮＭＯＳトランジスタ２７のオン時間が長くなる。したがって、力率改善ＩＣ２６ｇは、交流電圧Ｖａｃの電圧の絶対値が小さい付近、つまり、低位相角の領域においてインダクタ電流ＩＬを多く流すことができるため、デッドアングルを低減することができる。

また、力率改善ＩＣ２６ｇは、負荷１１が“重負荷”となると、電圧Ｖｈのレベルが高い、すなわち、交流電圧Ｖａｃの電圧の絶対値が大きい付近において、ＮＭＯＳトランジスタ２７のオン時間が長くなる。したがって、力率改善ＩＣ２６ｇは、交流電圧Ｖａｃの電圧の絶対値が大きい付近、つまり、高位相角の領域においてインダクタ電流ＩＬを多く流すことができる。このため、力率改善ＩＣ２６ｆは、負荷１１が“重負荷”となっても、入力電流Ｉｉｎの波形を交流電圧Ｖａｃの波形と相似形とすることができる。この結果、力率改善ＩＣ２６ｆは、力率及びＴＨＤを改善することができる。

なお、図２５において、図２３の実施形態の力率改善ＩＣ２６ｇの動作への理解を助けるため、駆動信号Ｖｐ１は数パルス分のみ描かれている。しかしながら、ＮＭＯＳトランジスタ２７のスイッチング周波数は、例えば数ｋＨｚであり、交流電圧Ｖａｃの周波数である５０～６０Ｈｚよりも十分高い周波数である。このため、実際には、交流電圧Ｖａｃの一周期の期間において、非常に多くの駆動信号Ｖｐ１が含まれることになる。

＝＝＝変形例＝＝＝
本実施形態では、力率改善ＩＣ２６ａにおいて、分圧電圧Ｖｈｄｉｖのレベルに応じてバイアス電圧Ｖｒａｍｐｌを変化させる例について説明した。また、力率改善ＩＣ２６ｅにおいて、分圧電圧Ｖｈｄｉｖのレベルに応じて電圧Ｖｃｏｍｐｘを変化させる例について説明した。しかしながら、図２６の力率改善ＩＣ２６ｈの第８実施形態に示すように、出力回路６５が、分圧電圧Ｖｈｄｉｖのレベルに応じてバイアス電圧Ｖｒａｍｐｌ及び電圧Ｖｃｏｍｐｘを変化させるようにしてもよい。なお、出力回路６５は、発振回路４０、出力回路６０、バッファ回路１６０、反転増幅回路１７０を含んで構成される。

また、本実施形態では、分圧回路７０で、交流電圧Ｖａｃを全波整流した電圧Ｖｈを分圧することで、電圧Ｖｈの交流成分を有する分圧電圧Ｖｈｄｉｖを生成している。しかしながら、図２７に示す交流成分検出回路２００が、補助コイルＬ２からの電圧Ｖｚｃｄに基づいて電圧Ｖｈの交流成分を有する電圧Ｖｈ＿ｃｏｍｐｏを生成し、力率改善ＩＣ２６が分圧電圧Ｖｈｄｉｖの代わりに電圧Ｖｈ＿ｃｏｍｐｏを用いてもよい。

具体的には、図２７に示すように、交流成分検出回路２００は、包絡線検出回路２０１、反転回路２０２を含んで構成される。そして、包絡線検出回路２０１は、主コイルＬ１に生じる電圧とは極性が逆になる電圧Ｖｚｃｄの負電圧のピークを検出する。また、反転回路２０２は、検出されたピークを反転して電圧Ｖｈ＿ｃｏｍｐｏとして出力する。これにより、交流成分検出回路２００は、電圧Ｖｚｃｄに基づいて、主コイルＬ１に生じる電圧と同極性の電圧Ｖｈ＿ｃｏｍｐｏを出力する。

＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０ａ，１０ｂについて説明した。発振回路４０は、バイアス電圧Ｖｒａｍｐｌから、定電流Ｉｒａｍｐ０に応じた所定の傾きで上昇する発振電圧Ｖｒを出力する。これにより、詳細は後述するが、例えば、力率改善ＩＣ２６ａは、電圧Ｖｃｏｍｐのノイズ成分によるＮＭＯＳトランジスタ２７のオン時間のスイッチング周期ごとの変動を低減する。そして、例えば、出力回路６０は、分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間が短くなるよう、分圧電圧Ｖｈｄｉｖに基づいて、バイアス電圧Ｖｒａｍｐｌを変化させて出力する。また、出力回路６４は、分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間が短くなるよう、分圧電圧Ｖｈｄｉｖに基づいて、電圧Ｖｃｏｍｐｘを変化させて出力する。更に、出力回路６５は、分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間が短くなるよう、分圧電圧Ｖｈｄｉｖに基づいて、バイアス電圧Ｖｒａｍｐｌ及び電圧Ｖｃｏｍｐｘを変化させて出力する。これにより、分圧電圧Ｖｈｄｉｖのレベルが低い付近において、ＮＭＯＳトランジスタ２７のオン時間が長くなり、インダクタ電流ＩＬが多く流れるようになる。インダクタ電流ＩＬが多く流れることにより、コンデンサ２２の電圧が低下し、交流電圧Ｖａｃの電圧の絶対値と、コンデンサ２２の電圧の電圧値との差が、大きくなり、全波整流回路２１を構成するダイオードブリッジのダイオード（不図示）に電流が流れる。このため、分圧電圧Ｖｈｄｉｖのレベルが低い付近におけるデッドアングルが低減される。この結果、入力電流を適切に変化させ、力率を改善する集積回路を提供することができる。

なお、図２８は、ノイズ成分を有する電圧Ｖｃｏｍｐと、発振電圧Ｖｒとに基づく駆動信号Ｖｐ１の変動を示す図である。時刻ｔ７０において、インダクタ電流ＩＬがほぼゼロとなり、ＮＭＯＳトランジスタ２７がオンすると、発振電圧Ｖｒは、第１の傾きで徐々に上昇する。そして、時刻ｔ７１において、発振電圧Ｖｒが電圧Ｖｃｏｍｐのノイズの電圧レベルとなると、ＮＭＯＳトランジスタ２７はオフする。しかしながら、電圧Ｖｃｏｍｐのノイズがない場合、ＮＭＯＳトランジスタ２７は、時刻ｔ７２においてオフされる。また、時刻ｔ７３において、インダクタ電流ＩＬがほぼゼロとなり、ＮＭＯＳトランジスタ２７がオンすると、発振電圧Ｖｒは、第１の傾きより大きい第２の傾きで徐々に上昇する。そして、時刻ｔ７４において、発振電圧Ｖｒが電圧Ｖｃｏｍｐのノイズの電圧レベルとなると、ＮＭＯＳトランジスタ２７はオフする。しかしながら、電圧Ｖｃｏｍｐのノイズがない場合、ＮＭＯＳトランジスタ２７は、時刻ｔ７５においてオフされる。ここで、時刻ｔ７１と時刻ｔ７２の間の期間と、時刻ｔ７４と時刻ｔ７５の間の期間とを比較すると、発振電圧Ｖｒの傾きが小さいほど、電圧ＶｃｏｍｐのノイズによるＮＭＯＳトランジスタ２７のオン時間の変動が大きくなることが理解される。すなわち、発振電圧Ｖｒの傾きが変動すると、ＮＭＯＳトランジスタのオン時間のスイッチング周期ごとの変動が大きくなる。一方、発振回路４０は、定電流Ｉｒａｍｐ０を用いて、一定の傾きで徐々に上昇する発振電圧Ｖｒを出力する。そのため、例えば、力率改善ＩＣ２６ａは、電圧Ｖｃｏｍｐのノイズ成分によるＮＭＯＳトランジスタ２７のオン時間のスイッチング周期ごとの変動を低減することができる。

また、例えば、出力回路６０は、分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間が短くなるよう、分圧電圧Ｖｈｄｉｖに基づいて、バイアス電圧Ｖｒａｍｐｌを変化させて出力する。これにより、ノイズ成分がより少ないバイアス電圧Ｖｒａｍｐｌを変化させることになり、電圧Ｖｃｏｍｐのノイズ成分の影響が低減される。

また、発振回路４０は、バイアス電圧Ｖｒａｍｐｌを保持するコンデンサ１１１と接続されるコンデンサ１１０と、充放電回路９０とを備える。これにより、仮に、コンデンサ１１１がない場合、接地がスイッチングノイズの影響を受け変動すると、発振電圧Ｖｒも変動する。しかしながら、コンデンサ１１１には安定したバイアス電圧Ｖｒａｍｐｌが印加されているため、発振電圧Ｖｒは、ノイズ成分を有する接地からの影響が低減される。

また、出力回路６０は、分圧電圧Ｖｈｄｉｖをバイアス電圧Ｖｒａｍｐｌとして出力するバッファ回路である。これにより、力率改善ＩＣ２６ａは、分圧電圧Ｖｈｄｉｖに応じてＮＭＯＳトランジスタ２７のオン時間を変化させ、デッドアングルを低減できる。

また、出力回路６１は、分圧電圧Ｖｈｄｉｖを、分圧電圧Ｖｈｄｉｖのレベルに応じたゲインＧで増幅して、バイアス電圧Ｖｒａｍｐｌとして出力する増幅回路である。これにより、力率改善ＩＣ２６ｂは、分圧電圧Ｖｈｄｉｖのレベルが低い場合に、より一層、ＮＭＯＳトランジスタ２７のオン時間を長くでき、デッドアングルを低減できる。

また、出力回路６２は、分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間が短くなるよう、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐと、に基づいてバイアス電圧Ｖｒａｍｐｌを変化させて出力する。また、出力回路６２は、帰還電圧Ｖｆｂが低下するとＮＭＯＳトランジスタ２７のオン時間が長くなるよう、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐと、に基づいてバイアス電圧Ｖｒａｍｐｌを変化させて出力する。これにより、負荷１１が“重負荷”となり、帰還電圧Ｖｆｂが低下すると、ＮＭＯＳトランジスタ２７のオン時間が長くなるので、負荷１１が“重負荷”となっても、交流電圧Ｖａｃの波形と、入力電流Ｉｉｎの波形とが相似形となる。

また、出力回路６２は、電流生成回路１３０と、電圧生成回路１５０とを含む。これにより、出力回路６２は、簡易な回路で、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとに基づいて、バイアス電圧Ｖｒａｍｐｌを出力することができる。

また、出力回路６３は、分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間が短くなるよう、分圧電圧Ｖｈｄｉｖと、検出電圧Ｖｌｏａｄと、に基づいてバイアス電圧Ｖｒａｍｐｌを変化させて出力する。また、出力回路６３は、負荷電流Ｉｌｏａｄが増加するとＮＭＯＳトランジスタ２７のオン時間が長くなるよう、分圧電圧Ｖｈｄｉｖと、電圧Ｖｌｏａｄと、に基づいてバイアス電圧Ｖｒａｍｐｌを変化させて出力する。これにより、負荷１１が“重負荷”となり、負荷電流Ｉｌｏａｄが増加すると、ＮＭＯＳトランジスタ２７のオン時間が長くなるので、負荷１１が“重負荷”となっても、交流電圧Ｖａｃの波形と、入力電流Ｉｉｎの波形とが相似形となる。

また、出力回路６３は、電流生成回路１３０と、電圧生成回路１５０とを含む。これにより、出力回路６３は、簡易な回路で、分圧電圧Ｖｈｄｉｖと、検出電圧Ｖｌｏａｄとに基づいて、バイアス電圧Ｖｒａｍｐｌを出力することができる。

また、出力回路６４は、分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間が短くなるよう、分圧電圧Ｖｈｄｉｖに基づいて、電圧Ｖｃｏｍｐｘを変化させて出力する。これにより、分圧電圧Ｖｈｄｉｖのレベルが低い付近において、ＮＭＯＳトランジスタ２７のオン時間が長くなり、インダクタ電流ＩＬが多く流れるようになる。インダクタ電流ＩＬが多く流れることにより、コンデンサ２２の電圧が低下し、交流電圧Ｖａｃの電圧の絶対値と、コンデンサ２２の電圧の電圧値との差が、大きくなり、全波整流回路２１を構成するダイオードブリッジのダイオード（不図示）に電流が流れる。このため、分圧電圧Ｖｈｄｉｖのレベルが低い付近におけるデッドアングルが低減される。

また、発振回路４０は、バイアス電圧Ｖｒａｍｐｌを保持するコンデンサ１１１と接続されるコンデンサ１１０と、充放電回路９０とを備える。これにより、仮に、コンデンサ１１１がない場合、接地がスイッチングノイズの影響を受け変動すると、発振電圧Ｖｒも変動する。しかしながら、コンデンサ１１１には安定したバイアス電圧Ｖｒａｍｐｌが印加されているため、発振電圧Ｖｒは、ノイズ成分を有する接地からの影響が低減される。

また、出力回路６４は、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとの差に応じた電圧Ｖｃｏｍｐｘをコンパレータ８５に出力する。これにより、分圧電圧Ｖｈｄｉｖのレベルが低い付近において、ＮＭＯＳトランジスタ２７のオン時間が長くなり、インダクタ電流ＩＬが多く流れるようになる。インダクタ電流ＩＬが多く流れることにより、コンデンサ２２の電圧が低下し、交流電圧Ｖａｃの電圧の絶対値と、コンデンサ２２の電圧の電圧値との差が、大きくなり、全波整流回路２１を構成するダイオードブリッジのダイオード（不図示）に電流が流れる。このため、分圧電圧Ｖｈｄｉｖのレベルが低い付近におけるデッドアングルが低減される。

また、出力回路６４は、バッファ回路１６０と、反転増幅回路１７０とを含む。これにより、力率改善ＩＣ２６ｅは、簡易な回路で、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとの差に応じた電圧Ｖｃｏｍｐｘをコンパレータ８５に出力することができる。

また、発振回路４１は、分圧電圧Ｖｈｄｉｖのレベルが高くなるとＮＭＯＳトランジスタ２７のオン時間が短くなり、帰還電圧Ｖｆｂが低下するとＮＭＯＳトランジスタ２７のオン時間が長くなるよう、発振電圧Ｖｒの傾きを変化させて出力する。これにより、負荷１１が“重負荷”となり、帰還電圧Ｖｆｂが低下すると、ＮＭＯＳトランジスタ２７のオン時間が長くなるので、負荷１１が“重負荷”となっても、交流電圧Ｖａｃの波形と、入力電流Ｉｉｎの波形とが相似形となる。

また、発振回路４１は、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとに基づいて、発振電圧Ｖｒの傾きを変化させる。これにより、負荷１１が“重負荷”となっても、交流電圧Ｖａｃの波形と、入力電流Ｉｉｎの波形とが相似形となる。

また、発振回路４１は、所定のバイアス電圧Ｖｒａｍｐｌを保持するコンデンサ１１１と接続されるコンデンサ１１０と、充放電回路９１とを備える。これにより、簡易な回路で、分圧電圧Ｖｈｄｉｖと、電圧Ｖｃｏｍｐとに基づいて、発振電圧Ｖｒの傾きを変化させることできる。また、仮に、コンデンサ１１１がない場合、接地がスイッチングノイズの影響を受け変動すると、発振電圧Ｖｒも変動する。しかしながら、コンデンサ１１１には安定したバイアス電圧Ｖｒａｍｐｌが印加されているため、発振電圧Ｖｒは、ノイズ成分を有する接地からの影響が低減される。

また、発振回路４２は、分圧電圧Ｖｈｄｉｖと、検出電圧Ｖｌｏａｄと、に基づいて発振電圧Ｖｒの傾きを変化させる。これにより、負荷１１が“重負荷”となり、検出電圧Ｖｌｏａｄが上昇すると、ＮＭＯＳトランジスタ２７のオン時間が長くなるので、負荷１１が“重負荷”となっても、交流電圧Ｖａｃの波形と、入力電流Ｉｉｎの波形とが相似形となる。

また、発振回路４２は、所定のバイアス電圧Ｖｒａｍｐｌを保持するコンデンサ１１１と接続されるコンデンサ１１０と、充放電回路９１とを備える。これにより、簡易な回路で、分圧電圧Ｖｈｄｉｖと、検出電圧Ｖｌｏａｄと、に基づいて発振電圧Ｖｒの傾きを変化させることができる。また、仮に、コンデンサ１１１がない場合、接地がスイッチングノイズの影響を受け変動すると、発振電圧Ｖｒも変動する。しかしながら、コンデンサ１１１には安定したバイアス電圧Ｖｒａｍｐｌが印加されているため、発振電圧Ｖｒは、ノイズ成分を有する接地からの影響が低減される。

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

１０ａ，１０ｂ ＡＣ－ＤＣコンバータ
１１ 負荷
２０ 入力ラインフィルタ
２１ 全波整流回路
２２，２５，３３，３４，１１０，１１１ コンデンサ
２３ トランス
２４，２８，２９ ダイオード
２７，１１４，１４６ ＮＭＯＳトランジスタ
３０，３１，３２，３５，８７，８８，１２１，１４２，１４３，１４７，１５１，１７１，１７３ 抵抗
４０，４１，４２ 発振回路
５０ 駆動回路
６０，６１，６２，６３，６４，６５ 出力回路
７０ 分圧回路
７１ 誤差電圧出力回路
７２ 負荷検出回路
８０ ゼロ電流検出回路
８１ 遅延回路
８２ ＯＲ回路
８３ ＳＲフリップフロップ
８４ ターンオンタイマ回路
８５ コンパレータ
８６ バッファ
８９ トランスコンダクタンスアンプ
９０，９１ 充放電回路
１００，１６０ バッファ回路
１１２ 定電流源
１１３ インバータ
１２０，１４０，１４１，１４４，１４５，１５２，１６１，１７２，１９１ オペアンプ
１２２ 可変抵抗
１３０，１３１ 電流生成回路
１４８，１４９，１８０ ＰＭＯＳトランジスタ
１５０ 電圧生成回路
１７０ 反転増幅回路
１９０ 定電圧源
２００ 交流成分検出回路
２０１ 包絡線検出回路
２０２ 反転回路

Claims (19)

1. 交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
   前記インダクタ電流が第１所定値より小さくなると、第１電圧から所定の傾きで上昇する発振電圧を出力する発振回路と、
   前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた誤差電圧を出力する誤差電圧出力回路と、
   前記インダクタ電流が前記第１所定値より小さくなると、前記トランジスタをオンし、前記発振電圧が前記誤差電圧に基づいた第２電圧となると、前記トランジスタをオフする駆動回路と、
   前記交流電圧を全波整流した整流電圧のレベルが高くなると前記トランジスタのオン時間が短くなるよう、前記整流電圧に基づいて、前記第１及び第２電圧のうち少なくとも何れか一方を変化させて出力する出力回路と、
   を備える集積回路。
2. 請求項１に記載の集積回路であって、
   前記出力回路は、前記整流電圧に基づいて、前記第１及び第２電圧のうち前記第１電圧を変化させて出力する、
   集積回路。
3. 請求項２に記載の集積回路であって、
   前記発振回路は、
   前記第１電圧が一端に印加される第２コンデンサと、
   前記第２コンデンサの他端に接続され、前記第２コンデンサを充放電して前記発振電圧を生成する充放電回路と、
   を備える集積回路。
4. 請求項３に記載の集積回路であって、
   前記出力回路は、前記整流電圧に応じた電圧を、前記第１電圧として出力するバッファ回路である、
   集積回路。
5. 請求項３に記載の集積回路であって、
   前記出力回路は、前記整流電圧に応じた電圧を、前記整流電圧のレベルに応じたゲインで増幅して前記第１電圧として出力する増幅回路である、
   集積回路。
6. 請求項１～請求項３の何れか一項に記載の集積回路であって、
   前記出力回路は、
   前記整流電圧のレベルが高くなると前記トランジスタのオン時間が短くなり、前記出力電圧が低下すると前記トランジスタのオン時間が長くなるよう、前記整流電圧に応じた電圧と、前記第２電圧と、に基づいて前記第１電圧を変化させて出力する、
   集積回路。
7. 請求項６に記載の集積回路であって、
   前記出力回路は、
   前記整流電圧に応じた電圧と、前記第２電圧との差に応じた電流を生成する電流生成回路と、
   前記電流に基づいて、前記第１電圧を生成する電圧生成回路と、
   を含む集積回路。
8. 請求項１～請求項３の何れか一項に記載の集積回路であって、
   前記電源回路の負荷に流れる負荷電流に応じた検出電圧を出力する負荷検出回路を更に備え、
   前記出力回路は、
   前記整流電圧のレベルが高くなると前記トランジスタのオン時間が短くなり、前記負荷電流が増加すると前記トランジスタのオン時間が長くなるよう、前記整流電圧に応じた電圧と、前記検出電圧と、に基づいて前記第１電圧を変化させて出力する、
   集積回路。
9. 請求項８に記載の集積回路であって、
   前記出力回路は、
   前記整流電圧に応じた電圧と、前記検出電圧との差に応じた電流を、前記検出電圧が第２所定値より大きくなると生成する電流生成回路と、
   前記電流に基づいて、前記第１電圧を生成する電圧生成回路と、
   を含む集積回路。
10. 請求項１に記載の集積回路であって、
    前記出力回路は、前記整流電圧に基づいて、前記第１及び第２電圧のうち前記第２電圧を変化させて出力する、
    集積回路。
11. 請求項１０に記載の集積回路であって、
    前記発振回路は、
    前記第１電圧が一端に印加される第２コンデンサと、
    前記第２コンデンサの他端に接続され、前記第２コンデンサを充放電して前記発振電圧を生成する充放電回路と、
    を備える集積回路。
12. 請求項１１に記載の集積回路であって、
    前記出力回路は、
    前記整流電圧に応じた電圧と、前記誤差電圧との差に応じた電圧を前記第２電圧として出力する、
    集積回路。
13. 請求項１２に記載の集積回路であって、
    前記出力回路は、
    前記整流電圧に応じた電圧を出力するバッファ回路と、
    前記バッファ回路からの出力と、前記誤差電圧との差に応じた前記第２電圧を出力する反転増幅回路と、
    を含む集積回路。
14. 交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、を備え、前記交流電圧から出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
    前記インダクタ電流が所定値より小さくなると、上昇する発振電圧を出力する発振回路と、
    前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた誤差電圧を出力する誤差電圧出力回路と、
    前記インダクタ電流が所定値より小さくなると、前記トランジスタをオンし、前記発振電圧が前記誤差電圧となると、前記トランジスタをオフする駆動回路と、
    を備え、
    前記発振回路は、
    前記交流電圧を全波整流した整流電圧のレベルが高くなると前記トランジスタのオン時間が短くなり、前記出力電圧が低下すると前記トランジスタのオン時間が長くなるよう、前記発振電圧の傾きを変化させて出力する、
    集積回路。
15. 請求項１４に記載の集積回路であって、
    前記発振回路は、前記整流電圧に応じた電圧と、前記誤差電圧とに基づいて、前記発振電圧の傾きを変化させる、
    集積回路。
16. 請求項１５に記載の集積回路であって、
    前記発振回路は、
    第２コンデンサと、
    前記インダクタ電流が所定値より小さくなると、前記整流電圧に応じた電圧と、前記誤差電圧とに応じた充電電流で前記第２コンデンサを充電し、前記発振電圧が前記誤差電圧となると、前記第２コンデンサを放電して前記発振電圧を生成する充放電回路と、
    を備える集積回路。
17. 請求項１４に記載の集積回路であって、
    前記電源回路の負荷に流れる負荷電流に応じた検出電圧を出力する負荷検出回路を更に備え、
    前記発振回路は、
    前記整流電圧に応じた電圧と、前記検出電圧と、に基づいて前記発振電圧の傾きを変化させる、
    集積回路。
18. 請求項１７に記載の集積回路であって、
    前記発振回路は、
    第２コンデンサと、
    前記インダクタ電流が所定値より小さくなると、前記整流電圧に応じた電圧と、前記検出電圧とに応じた充電電流で前記第２コンデンサを充電し、前記発振電圧が前記誤差電圧となると、前記第２コンデンサを放電して前記発振電圧を生成する充放電回路と、
    を備える集積回路。
19. 交流電圧から出力電圧を生成する電源回路であって、
    前記交流電圧に応じた電圧が印加される第１コンデンサ及びインダクタと、
    前記インダクタに流れるインダクタ電流を制御するトランジスタと、
    前記トランジスタをスイッチングする集積回路と、
    を備え、
    前記集積回路は、
    前記インダクタ電流が所定値より小さくなると、第１電圧から所定の傾きで上昇する発振電圧を出力する発振回路と、
    前記出力電圧に応じた帰還電圧と、基準電圧との差に応じた誤差電圧を出力する誤差電圧出力回路と、
    前記インダクタ電流が前記所定値より小さくなると、前記トランジスタをオンし、前記発振電圧が前記誤差電圧に基づいた第２電圧となると、前記トランジスタをオフする駆動回路と、
    前記交流電圧を全波整流した整流電圧のレベルが高くなると前記トランジスタのオン時間が短くなるよう、前記整流電圧に基づいて、前記第１及び第２電圧のうち少なくとも何れか一方を変化させて出力する出力回路と、
    を備える電源回路。
    

Images