JP2022044813A5 - - Google Patents

Claims (25)

1. 第１ソース、第１ドレイン、第１ゲートおよび第１チャネルを備える、第１ＦＥＴと以下で呼ぶ第１導電型電界効果トランジスタと、第２ソース、第２ドレイン、第２ゲートおよび第２チャネルを備える、第２ＦＥＴと以下で呼ぶ第２導電型電界効果トランジスタと、を備える第１半導体論理素子であって、
   前記第１半導体論理素子は、第１内部ノードを備え、
   該第１内部ノードは、前記第１ドレインおよび前記第２ゲートで少なくとも部分的に形成されており、
   前記第１ゲートは、以下で、第１入力と呼ばれ、
   前記第１入力は、第１入力論理電位または第２入力論理電位のいずれかに結合されるように構成され、
   前記第２ドレインは、第１出力と呼ばれ、
   前記第２ソースは、前記第１半導体論理素子のソースであり、
   前記第１半導体論理素子は、前記第１ソースが第１ソース電位にあるようにアレンジされるとき、および、前記第２ソースが第１出力論理電位にあるとき、および、前記第１入力が前記第１入力論理電位にあるとき、前記第１チャネルは、非導電状態にあるようにアレンジされ、
   前記第１内部ノードは、前記第２チャネルを非導電状態にあるようにさせる電位に調整され、これにより、前記第１出力を、前記第１出力論理電位または第２出力論理電位のいずれかであり得ることを可能にするように構成され、
   前記第１半導体論理素子は、さらに、前記第１ソースが前記第１ソース電位にあるようにアレンジされるとき、および、前記第２ソースが前記第１出力論理電位にあるとき、および、前記第１入力が前記第２入力論理電位にあるとき、前記第１チャネルは、非導電状態にあるようにアレンジされ、
   前記第１内部ノードは、前記第２チャネルを導電状態にあるようにさせる電位に調整され、それによって前記第１出力を前記第１出力論理電位に調整し、
   少なくとも１つのプレートコンデンサが、前記第１入力と前記第１内部ノードとの間に配置されるように、構成される、
   第１半導体論理素子。
2. 前記第１半導体論理素子の該第１内部ノードは、
   前記第１半導体論理素子の第１ドレインおよび前記第１半導体論理素子の第２ゲートの少なくとも一部の両方として作用する単一のドープ領域と、
   前記第１半導体論理素子の第１ドレインドーピングおよび前記第１半導体論理素子の第２ゲートと
   のうちの１つを含む、請求項１に記載の第１半導体論理素子。
3. 前記第１ＦＥＴと前記第２ＦＥＴとのうちの少なくとも１つは、空乏モード電界効果トランジスタである、請求項１に記載の第１半導体論理素子。
4. 前記第１ＦＥＴと前記第２ＦＥＴとのうちの少なくとも１つは、エンハンスメント型電界効果トランジスタである、請求項１に記載の第１半導体論理素子。
5. 前記第１ＦＥＴは、接合型電界効果トランジスタと、導電体絶縁体半導体電界効果トランジスタと、導体半導体電界効果トランジスタと、のうちの１つである、請求項１に記載の第１半導体論理素子。
6. 前記第２ＦＥＴは、接合型電界効果トランジスタと、導電体絶縁体半導体電界効果トランジスタと、導体半導体電界効果トランジスタと、のうちの１つである、請求項１に記載の第１半導体論理素子。
7. 前記第１ＦＥＴと、前記第２ＦＥＴとのうちの少なくとも１つは、外部ゲートに対応する補助ゲート、ならびに、ゲートに対応するバックゲートドーピングを備える、空乏モード導体絶縁半導体電界効果トランジスタである、請求項３に記載の第１半導体論理素子。
8. 前記第１ＦＥＴが、空乏モード導体絶縁半導体電界効果トランジスタである、場合、
   前記第１ＦＥＴの前記補助ゲートは、
   前記第１入力が、前記第１入力論理電位に、または、前記第２入力論理電位に、バイアスされているか否かにかかわらず、可動第２導電型電荷キャリアの層が、第１ＦＥＴの外部ゲートの下の絶縁体半導体界面に確立されるように、バイアスされるように構成され、
   前記第１ゲートの部分として動作し、第２導電型バックゲートドーピングとは反対側から前記第１チャネルを制御する前記可動第２導電型電荷キャリアの前記層と、
   前記第２ＦＥＴが、空乏モード導体絶縁半導体電界効果トランジスタである、場合、
   前記第２ＦＥＴの補助ゲートは、前記第１入力が前記第１入力論理電位に、または、前記第２入力論理電位に、バイアスされるか否かにかかわらず、可動第１導電型電荷キャリアの層が、第２ＦＥＴの外部ゲートの下にある絶縁体半導体界面に確立されるように、バイアスされるように構成され、
   可動第１導電型電荷キャリアの前記層が、前記第２ゲートの部分として動作し、
   第１導電型バックゲートドーピングとは反対側から第２のチャネルを制御する、
   請求項７に記載の第１半導体論理素子。
9. 空乏モード導体絶縁体半導体電界効果トランジスタを含む場合、ゲートは、外部ゲートおよびバックゲートドーピングの両方を含み、
   空乏モード導体半導体電界効果トランジスタを含む場合、前記ゲートは外部ショットキーゲートとバックゲートドーピングの両方を含み、
   フロントゲートドーピングおよびバックゲートドーピングを有する空乏モード接合電界効果トランジスタを含む場合、前記ゲートは前記フロントゲートドーピングおよび前記バックゲートドーピングの両方を含む、
   請求項３に記載の第１半導体論理素子。
10. 空乏モード導体絶縁体半導体電界効果トランジスタを含む場合、ゲートは外部ゲートまたはバックゲートドーピングのいずれかに対応し、前記ゲートは該ゲートが位置する側からのみチャネルを制御し、
    空乏モード導体半導体電界効果トランジスタを含む場合、前記ゲートは外部ショットキーゲートまたはバックゲートドーピングのいずれかに対応し、前記ゲートは該ゲートが位置する側からのみ前記チャネルを制御し、
    フロントゲートドーピングおよびバックゲートドーピングを有する空乏モード接合電界効果トランジスタを含む場合、前記ゲートは前記フロントゲートドーピングまたは前記バックゲートドーピングのいずれかに対応し、前記ゲートは該ゲートが位置する側面からのみ前記チャネルを制御する、
    請求項３に記載の第１半導体論理素子。
11. 前記第２ＦＥＴは、エンハンスメントモード導体絶縁半導体電界効果トランジスタに対応し、
    前記第２ＦＥＴのゲートは、外部ゲートに対応し、
    前記第１ＦＥＴは、
    チャネルを少なくとも両側から閉じ込めるゲートを備える空乏モード接合電界効果トランジスタと、
    ゲートがショットキーゲートとバックゲートドーピングとに対応する、空乏モード導電体半導体電界効果トランジスタと、
    可動第２導電型電荷キャリアの層が、前記第１入力が前記第１入力論理電位に、または、前記第２入力論理電位に、バイアスされるか否かの事実に関係なく、第１ＦＥＴの外部ゲートの下の絶縁体半導体界面に確立されるようにバイアスされるように構成される補助ゲートに対応する外部ゲートと、前記第１ゲートの部分として動作し、第２導電型バックゲートドーピングとは反対側から前記第１チャネルを制御する前記可動第２導電型電荷キャリアの前記層と、
    外部ゲートおよびバックゲートドーピングに対応するゲートと、の構成のうちの１つを組み込む空乏モード導体絶縁体半導体電界効果トランジスタと、
    のうちの１つに対応する、
    請求項１に記載の第１半導体論理素子。
12. 少なくとも１つの、請求項１に記載の第１半導体論理素子と、
    少なくとも１つの第２半導体論理素子とを備える論理回路であって、前記第２半導体論理素子は、第３ソース、第３ドレイン、第３ゲート、および、第３チャネルを備える第３ＦＥＴと以下で呼ばれる第２導電型電界効果トランジスタと、
    第４ソース、第４ドレイン、第４ゲート、および、第４チャネルを備える第４ＦＥＴと以下で呼ばれる前記第１導電型電界効果トランジスタとを含み、
    前記第２半導体論理素子は、第２内部ノードを備え、
    該第２内部ノードは、前記第３ドレインおよび前記第４ゲートで少なくとも部分的に形成されており、
    前記第３ゲートは、第２入力と以下で呼ばれ、
    前記第２入力は、第３入力論理電位または第４入力論理電位のいずれかに結合されるように構成され、
    前記第４ドレインは、第２出力と呼ばれ、
    前記第４ソースは、前記第２半導体論理素子のソースであり、
    前記第２半導体論理素子は、前記第３ソースが第３ソース電位においてアレンジされるとき、および、前記第４ソースが第３出力論理電位にあるとき、および、前記第２入力が前記第３入力論理電位にあるとき、前記第３チャネルは、非導電状態にあるようにアレンジされ、
    前記第２内部ノードは、前記第４チャネルを非導通状態にする電位に調整され、したがって、前記第２出力を、前記第３出力論理電位または第４出力論理電位のいずれかにすることができるように構成され、
    前記第２半導体論理素子はさらに、前記第３ソースが前記第３ソース電位においてアレンジされるとき、および、前記第４ソースが前記第３出力論理電位にあるとき、および、
    前記第２入力が前記第４入力論理電位にあるとき、前記第３チャネルは、非導電状態にあるようにアレンジされ、
    前記第２内部ノードは、前記第４チャネルを導通状態にする電位に調整され、
    それによって前記第２出力を前記第３出力論理電位に調整するように構成され、
    少なくとも１つのプレートコンデンサが、前記第２入力および前記第２内部のノードの間に配置される、論理回路。
13. 少なくとも１つの、請求項１に記載の第１半導体論理素子と、
    少なくとも１つの第３半導体論理素子と、を備える論理回路であって、前記第３半導体論理素子は、以下では、第５ソース、第５ドレイン、第５ゲート、および、第５チャネルを備える第５ＦＥＴと呼ばれる第２導電型電界効果トランジスタと、
    以下では、第６ソース、第６ドレイン、第６ゲート、および、第６チャネルを備える第６ＦＥＴと呼ばれる第１導電型電界効果トランジスタと、を備え、
    前記第３半導体論理素子は、第３内部ノードを備え、
    該第３内部ノードは、前記第５ドレインおよび前記第６ゲートで少なくとも部分的に形成されており、
    前記第５ゲートは、第３入力と以下で呼ばれ、
    前記第３入力は、第５入力論理電位または第６入力論理電位のいずれかに結合されるように構成され、
    前記第６ドレインは、第３出力と呼ばれ、
    前記第６ソースは、前記第３半導体論理素子のソースであり、
    前記第３半導体論理素子は、前記第５ソースが第５ソース電位においてアレンジされるとき、および、前記第６ソースが第５出力論理電位にあるとき、および、前記第３入力が前記第５入力論理電位にあるとき、前記第５チャネルは、前記第３内部のノードは、前記第６チャネルを非導電状態にさせる電位に調整され、したがって、前記第３出力を、前記第５出力論理電位または第６出力論理電位のいずれかにすることができる非導電状態にあるようにアレンジされるように構成され、
    前記第３半導体論理素子は、前記第５ソースが第５ソース電位においてアレンジされるとき、および、前記第６ソースが前記第５出力論理電位にあるとき、前記第３入力が前記第６入力論理電位にあるとき、および、前記第５チャネルは、前記第３内部のノードは、前記第６チャネルを導電状態にさせる電位に調整され、それによって前記第３出力を前記第５出力論理電位に調整する非導電状態にあるようにアレンジされる、ように構成される、
    論理回路。
14. 少なくとも１つの、請求項１に記載の第１半導体論理素子、および、少なくとも１つの第４半導体論理素子を備える論理回路であって、
    前記第４半導体論理素子は、第７ソース、第７ドレイン、第７ゲートおよび第７チャネルを備える第７ＦＥＴと以下で呼ばれる第２導電型電界効果トランジスタと、
    第８ソース、第８ドレイン、第８ゲートおよび第８チャネルを備える第８ＦＥＴと以下で呼ばれる前記第１導電型電界効果トランジスタと、を含み、
    前記第４半導体論理素子は、第４内部ノードを含み、
    該第４内部ノードは、少なくとも部分的に、前記第７ドレインと前記第８ゲートで形成され、
    前記第７ゲートは、第４入力と以下で呼ばれ、前記第４入力は、第７入力論理電位または第８入力論理電位のいずれかに結合されるように構成され、
    前記第８ドレインは、前記第４半導体論理素子の出力と呼ばれ、前記第８ソースは、前記第４半導体論理素子のソースであり、
    前記第４半導体論理素子は、前記第７ソースが第７ソース電位においてアレンジされるとき、および、前記第８ソースが第７出力論理電位にあるとき、および、前記第４入力が前記第７入力論理電位にあるとき、前記第７チャネルは、前記第４内部ノードを、前記第７ソース電位に調整し、それにより、前記第８チャネルに導電状態にあるようにさせ、したがって、第４出力を、前記第７出力論理電位または第８出力論理電位のいずれかにすることができる導電状態にあるようにアレンジされる、ように構成され、
    前記第４半導体論理素子は、前記第７ソースが前記第７ソース電位においてアレンジされるとき、および、前記第８ソースが前記第７出力論理電位にあるとき、および、前記第４入力が前記第８入力論理電位にあるとき、前記第７チャネルは、前記第４内部のノードは、前記第８チャネルを導電状態にさせる電位に調整され、それによって前記第４出力を前記第７出力論理電位に調整する非導電状態にあるようにアレンジされるようにさらに構成される、
    論理回路。
15. 前記第７入力論理電位は、前記第２入力論理電位に対応し、
    前記第８入力論理電位は、前記第１入力論理電位に対応し、
    前記第７出力論理電位は、前記第２出力論理電位に対応し、
    前記第８出力論理電位は、前記第１出力論理電位に対応する、
    請求項１４に記載の論理回路。
16. 前記論理回路はインバータ構成として動作するものであり、該論理回路は、
    前記第２ソースは前記第１出力論理電位に接続されており、
    前記第８ソースは前記第２出力論理電位に接続されており、
    前記第１入力および前記第４入力は、前記インバータ構成の入力として接続されており、
    前記第１出力および前記第４出力は、前記インバータ構成の前記出力として接続されており、
    前記インバータ構成の前記入力は、前記第１入力論理電位または前記第２入力論理電位のいずれかに結合されるように構成され、
    前記インバータ構成の入力が、前記第１入力論理電位に結合されるとき、前記インバータ構成の前記出力は、前記第２出力論理電位に設定され、
    前記インバータ構成の前記入力が、前記第２入力論理電位に結合されるとき、前記インバータ構成の前記出力は、前記第１出力論理電位に設定されるようにインバータ構成として動作するように構成される、
    請求項１５に記載の論理回路。
17. 前記第１入力論理電位は、前記第１出力論理電位と同じであり、
    前記第２入力論理電位は、前記第２出力論理電位と同じである、
    請求項１６に記載の論理回路。
18. 少なくとも１つのプレートコンデンサが、前記第４入力および前記第４内部ノードの間に配置される、請求項１４に記載の論理回路。
19. 前記第３入力論理電位は、前記第２入力論理電位に対応し、
    前記第４入力論理電位は、前記第１入力論理電位に対応し、
    前記第３出力論理電位は、前記第２出力論理電位に対応し、
    前記第４出力論理電位は、前記第１出力論理電位に対応する、
    請求項１２に記載の論理回路。
20. 前記論理回路はインバータ構成として動作するものであり、該論理回路は、
    前記第４ソースが前記第２出力論理電位に接続されており、
    前記第１入力および前記第２入力が、前記インバータ構成の入力として接続され、
    前記第１出力および前記第２出力が、前記インバータ構成の出力として接続され、
    前記インバータ構成の前記入力は、前記第１入力論理電位または前記第２入力論理電位のいずれかに結合されるように構成され、
    前記インバータ構成の前記入力が、前記第１入力論理電位に結合されるとき、前記インバータ構成の前記出力は、前記第２出力論理電位に設定され、
    前記インバータ構成の前記入力が、前記第２入力論理電位に結合されるとき、前記インバータ構成の前記出力は、前記第１出力論理電位に設定されるようにインバータ構成として動作する
    ように構成される、
    請求項１９に記載の論理回路。
21. 前記第１入力論理電位は、前記第１出力論理電位と同じであり、
    前記第２入力論理電位は、前記第２出力論理電位と同じである、
    請求項２０に記載の論理回路。
22. 少なくとも１つの、請求項１に記載の第１半導体論理素子と、
    第１導電型電界効果トランジスタに対応する少なくとも１つの相補型半導体論理素子と
    を備える論理回路。
23. 請求項１に記載の第１半導体論理素子と、
    第１導電型ソース、第１導電型ドレイン、ゲート、および、チャネルを備える第１導電型電界効果トランジスタと、を備える論理回路であって、
    前記第２ソースは前記第１出力論理電位に接続されており、
    第１導電型電界効果トランジスタにおいて、前記第１導電型ソースが前記第２出力論理電位に接続しており、
    前記第１導電型電界効果トランジスタの前記第１導電型ドレインおよび前記第１出力が、インバータ構成の出力として接続され、
    前記第１導電型電界効果トランジスタの前記ゲートおよび前記第１出力が、
    前記インバータ構成の入力として接続され、
    前記インバータ構成の前記入力は、前記第１入力論理電位または前記第２入力論理電位のいずれかに結合されるように構成され、
    前記インバータ構成の入力が、前記第１入力論理電位に結合されるとき、前記第１導電型電界効果トランジスタの前記チャネルは、前記インバータ構成の前記出力は、前記第２出力論理電位に設定されるように導電性であり、
    前記インバータ構成の前記入力が前記第２入力論理電位に結合されるとき、前記第１導電型電界効果トランジスタのチャネルは、非導電性である、論理回路。
24. 前記第１導電型電界効果トランジスタは、導体絶縁体半導体電界効果トランジスタ、
    接合電界効果トランジスタ、導体半導体電界効果トランジスタのうちの１つである、請求項２３に記載の論理回路。
25. 前記第１入力論理電位は、前記第１出力論理電位と同じであり、
    前記第２入力論理電位は、前記第２出力論理電位と同じである、
    請求項２３に記載の論理回路。