JP2022014991A - 抵抗変化型クロスバーアレイ装置 - Google Patents

Abstract

【課題】 スニーク電流による書込み精度の悪化を抑制するクロスバーアレイ装置を提供する。
【解決手段】 本発明のシナプスアレイ装置１００は、抵抗変化型メモリ素子が接続されたクロスバーアレイ１１０と、行選択／駆動回路１２０と、列選択／駆動回路１３０と、選択された抵抗変化型メモリ素子に書込みを行う書込み手段とを有する。書込み手段は、書込み電圧を印加する前に、選択された行ラインに書込み電圧を印加したときに生じるスニーク電流を測定し、その後、測定されたスニーク電流と書込み動作のために生成された電流との合計を有する書込み電圧を印加することで選択された抵抗変化型メモリ素子への書込みを行う。
【選択図】 図２

Description

本発明は、抵抗変化型メモリ素子を用いたクロスバーアレイ装置に関し、特に、ニューロンネットワークに利用可能なシナプスアレイ装置の書込みに関する。

シナプスとは、神経情報を出力する側と入力される側の間に発達した情報伝達のための接触構造である。最も基本的な構造は、シナプス前細胞の軸索末端がシナプス後細胞の樹状突起に接触するものである。シナプス前細胞とシナプス後細胞がともに高頻度で連続発火するとシナプスの伝達効率が増加する。近年では、シナプス前細胞とシナプス後細胞の発火時間差のみによっても結合強度に変化が見られることが分かっている。これをスパイクタイミング依存シナプス可塑性（ＳＴＤＰ; Spike Timing Dependent Plasticity）という。

例えば特許文献１は、ＳＴＤＰを生成するニューロンネットワークに関し、ニューロンネットワークは複数の電子ニューロンと複数の電子ニューロンを相互接続するために結合された相互接続回路とを有する。相互接続回路は、軸索や樹状突起等のパスを介して電子ニューロンを相互接続するための複数のシナプス装置を含む。各シナプス装置は、可変抵抗とトランジスタとを含み、各シナプス装置は、軸索と樹上突起との間に結合される。また、特許文献２は、ヒステリシスによって交差部の可変抵抗素子の導電性の状態を規定するニューラルネットワーク用のクロスバーアレイを開示している。

米国特許第９，２６９，０４２号公報 米国特許公開２０１８／０２５３６４２Ａ１

人工ニューラルネットワークは、パターン認識などの認識分類技術においてソフトウエアのアルゴリズムとして取り入れられ、これは、高集積のデジタルＣＭＯＳ技術で実装される、必須の技術となっている。デジタル技術で実装されたニューラルネットワークは、電力・規模の点において限界に到達しつつあり、特に、将来を期待されるＩｏＴ分野においては、規模・電力・コストが重視されており、これをそのまま機器に取り込むのは難しい。一方、ここ数年、抵抗素子をシナプスとして用いたニューラルネットワークの研究・開発が行われ、低電力かつ小規模、究極の学習機能を実現するニューラルネットワークの実用化が進められている。

クロスバー構造に可変抵抗素子を用いたシナプシスアレイは、集積度の観点で最も好ましい構成である。特に、ＣＭＯＳプロセスと高い親和性を有する酸化ハフニウム等の金属遷移酸化物を可変抵抗素子として用いるのが望ましい。図１に、可変抵抗素子を用いたクロスバーアレイの一例を示す。クロスバーアレイは、行方向に延在する複数の行ライン１０と、これと直交するように列方向に延在する複数の列ライン２０と、各行ライン１０と列ライン２０との交差部に接続された抵抗変化型メモリ素子３０とを含んで構成される。抵抗変化型メモリ素子３０は、電圧または電流を加えることで異なる抵抗状態を記憶する。バイポーラタイプの抵抗変化型メモリ素子は、書込み電圧の極性を変えることで低抵抗状態（ＬＲＳ）または高抵抗状態（ＨＲＳ）を記憶する。通常、低抵抗状態の書込みをセット、高抵抗状態の書込みをリセットという。

ニューラルネットワークにおける学習、すなわち、シナプスの結合強度を適切な値に設定することは、主に、バックプロパゲーションアルゴリズム（ＢＰＡ）によって行われる。バックプロパゲーションアルゴリズムの最も重要な部分は、学習の間、シナプシスの結合強度をどのように微調整するかである。しかしながら、ＢＰＡを高集積度の抵抗変化型メモリ素子のクロスバーアレイに適用するには、スニーク電流の影響によりメモリ素子への書込み精度が悪化するという大きな課題がある。

本発明は、このような課題を解決し、スニーク電流による書込み精度の悪化を抑制するクロスバーアレイ装置およびその書込み方法を提供することを目的とする。

本発明に係る書込み方法は、抵抗変化型メモリ素子を用いたクロスバーアレイへのものであって、クロスバーアレイの選択された抵抗変化型メモリ素子に書込み電圧を印加するときに生じるスニーク電流を測定するステップと、スニーク電流の測定結果を保持するステップと、保持した測定結果から再生されたスニーク電流と書込みのために設定された書込み電流とを合計した書込み電流を前記選択された抵抗変化型メモリ素子に印加するステップとを含む。

ある実施態様では、前記測定するステップは、行ラインまたは列ラインに書込み電圧および書込み禁止電圧からなるバイアスパターンを印加し、かつ列ラインまたは行ラインの全てに書込み禁止電圧からなるバイアスパターンを印加する。ある実施態様では、前記印加するステップは、選択された抵抗変化型メモリ素子に接続された行ラインおよび列ラインに書込み電圧を印加し、非選択の抵抗変化型メモリ素子に接続された行ラインおよび列ラインに書込み禁止電圧を印加する。ある実施態様では、前記保持するステップは、書込み電圧源を流れるスニーク電流を静電容量としてキャパシタに保持し、前記印加するステップは、キャパシタに保持された静電容量からスニーク電流を再生する。ある実施態様では、前記書込みは、抵抗変化型メモリ素子を低抵抗状態に遷移させるセット書込みである。

本発明に係るクロスバーアレイ装置は、複数の行ライン、複数の列ライン、複数の行ラインと複数の列ラインとの各交差部に接続された抵抗変化型メモリ素子を含むクロスバーアレイと、クロスバーアレイの行ラインを選択する行選択手段と、クロスバーアレイの列ラインを選択する列選択手段と、抵抗変化型メモリ素子への書込みを行う書込み手段とを有し、前記書込み手段は、選択された抵抗変化型メモリ素子に書込み電圧を印加するときに生じるスニーク電流を測定し、測定結果に基づき再生されたスニーク電流と書込みのために設定された書込み電流とを合計した書込み電流を前記選択された抵抗変化型メモリ素子に印加する。

ある実施態様では、スニーク電流を測定するとき、前記行選択手段または列選択手段は、行ラインまたは列ラインに書込み電圧および書込み禁止電圧からなるバイアスパターンを印加し、かつ前記列選択手段または前記行選択手段は、列ラインまたは行ラインの全てに書込み禁止電圧からなるバイアスパターンを印加する。ある実施態様では、前記合計した書込み電流を印加するとき、前記行選択手段または前記列選択手段は、選択された抵抗変化型メモリ素子に接続された行ラインおよび列ラインに書込み電圧を印加し、非選択の抵抗変化型メモリ素子に接続された行ラインおよび列ラインに書込み禁止電圧を印加する。ある実施態様では、前記書込み手段は、スニーク電流を測定し、その測定結果を保持する測定・保持回路を含む。ある実施態様では、前記測定・保持回路は、書込み電圧源を流れるスニーク電流を静電容量としてキャパシタに保持し、キャパシタに保持された静電容量からスニーク電流を再生する。ある実施態様では、前記測定・保持回路は、前記書込み電圧源に接続されたＭＯＳトランジスタと、当該ＭＯＳトランジスタのゲートと前記書込み電圧源との間に接続された前記キャパシタとを含む。ある実施態様では、前記書込み手段は、定電流源により一定の電流を生成する電流リミッタを含み、前記定電流源を可変することで書込み電流を設定する。ある実施態様では、前記抵抗変化型メモリ素子の各々は、順方向バイアスおよび逆方向バイアスにおいてしきい値を超える電圧が印加されたときに電流を流すことができるセレクタを集積する。

本発明によれば、スニーク電流を測定し、その測定結果からスニーク電流を再生し、再生したスニーク電流を書込み電流として選択された抵抗変化型メモリ素子に印加するようにしたもので、書込み動作時にスニーク電流による影響をキャンセルし、抵抗変化型メモリ素子の書込み精度をより正確にすることができる。特に、抵抗変化型メモリ素子を使用するシナプスクロスバーアレイにおいて、スニーク経路の影響下であっても、シナプス強度の微調整を容易に行うことができる。

クロスバーアレイの構成例を示す図である。 本発明の実施例に係るシナプスアレイ装置の一例を示すブロック図である。 図３（Ａ）は、本実施例に係る抵抗変化型メモリ素子の構成を示し、図３（Ｂ）は、セレクタのＩ－Ｖ特性を示すグラフである。 本発明の実施例に係る行選択／駆動回路の内部構成を示す図である。 行選択／駆動回路に含まれる行選択回路と列選択／駆動回路に含まれる列選択回路を示す図である。 本発明の実施例の書込み動作を説明するフローチャートである。 クロスバーアレイの選択された抵抗変化型メモリ素子の例を示す図である。 行ラインに書込み電圧を印加したときに生じるスニーク電流を例示する図である。 選択された抵抗変化型メモリ素子に書込み電圧を印加するときの例を示す図である。 本発明の実施例による書込み回路の構成を示す図である。 図８に示す書込み回路においてスニーク電流を測定するときの動作を説明する図である。 図８に示す書込み回路において書込み電圧を印加するときの動作を説明する図である。 本発明の実施例に係る行選択／駆動回路の内部構成を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明のある実施態様では、クロスバーアレイは、ニューラルネットワークを構成するためのシナプスアレイ装置として使用される。クロスバーアレイは、行列の交差部にメモリスタとしての抵抗変化型メモリ素子を含み、抵抗変化型メモリ素子は、極性の異なる電流または電圧を印加することで異なるコンダクタンス状態（高抵抗状態と低抵抗状態）を記憶することができるバイポーラタイプである。抵抗変化型メモリ素子はシナプスを構成し、クロスバーアレイは、シナプスアレイ装置を構成する。シナプスアレイ装置は、コンピュータ装置あるいはコンピュータシステムに組み込まれ、マイクロプロセッサあるいはＣＰＵ等によるデータ処理または演算処理の少なくとも一部を担う。本発明の他の実施態様では、クロスバーアレイは、ＡＩハードウエアを構成するための積和演算処理装置として使用される。以下の実施例では、クロスバーアレイをニューラルネットワークのシナプスアレイ装置に適用する例示を説明する。

高い抵抗経路を有するアレイにおいて、抵抗素子をより正確に制御する手段として、書込み電流制限を制御する書込みが実施される。クロスバーアレイの場合、未知のシナプス状態に依存するスニーク経路に起因するリーク電流（スニーク電流）が存在するため、所望の電流制限を印加して正確に書込みを行うことは困難である。本発明では、書込みパルスを印加する前にスニーク電流を測定し、実際の書込みパルスを印加するときに、書込みのための所望の電流制限に、測定されたスニーク電流を付加することで、スニーク電流による書込み精度の悪化を抑制する。

図２は、本発明の実施例に係るシナプスアレイ装置の構成例を示すブロック図である。本実施例のシナプスアレイ装置１００は、抵抗変化型メモリ素子を含むクロスバーアレイ１１０、行選択／駆動回路１２０、列選択／駆動回路１３０、制御部１４０および入出力（Ｉ／Ｏ）部１５０を含んで構成される。シナプスアレイ装置１００は、例えば、ＡＩチップまたは半導体集積回路に実装される。

クロスバーアレイ１１０は、例えば、図１に示すように、行方向に延在する複数の行ライン（例えば、Ｘライン）と、列方向に延在する複数の列ライン（例えば、Ｙライン）と、行ラインと列ラインとの交差部に接続された抵抗変化型メモリ素子（メモリスタ）とを含んで構成される。抵抗変化型メモリ素子は、例えば、酸化ハフニウム（ＨｆＯｘ）や酸化タンタル（ＴａＯｘ）等の金属遷移酸化物から構成される。ある実施態様では、抵抗変化型メモリ素子の各々は、ダイオードのようなセレクタ（選択器）を集積する。但し、セレクタの集積は必須ではない。

図３（Ａ）は、抵抗変化型メモリ素子の模式的な断面図である。抵抗変化型メモリ素子ＭＣは、上部電極ＴＥと下部電極ＢＥとの間に、金属遷移酸化物を含む抵抗スイッチング層ＲＳを含み、さらに上部電極ＴＥ上にセレクタ（選択器）ＳＥＬが形成される。下部電極ＢＥは、ビア１１２を介して下部導電層１１４に電気的に接続され、セレクタＳＥＬは、ビア１１２を介して上部導電層１１６に接続される。

図３（Ｂ）は、セレクタＳＥＬのＩ－Ｖ特性を示すグラフである。横軸は、上部導電層１１６と下部導電層１１２との間のバイアス電圧Ｖｂｅ（Ｖｂｅ＝上部電極電圧Ｖｔｅ－株電極電圧Ｖｂｅ）であり、縦軸は、セレクタＳＥＬを流れる電流Ｉｃｅｌｌである。セレクタＳＥＬは、順方向バイアスが一定以上になると順方向に電流を流し、また、逆方向バイアスが一定以上になると逆方向に電流を流す特性を有する双方向のダイオードである。Ｖｉｎｈは、セット書込み時に非選択の抵抗変化型メモリ素子の行ラインおよび列ラインに印加される書込み禁止電圧または書込み保護電圧であり、Ｖｉｎｈ２は、リセット書込み時に非選択の抵抗変化型メモリ素子の行ラインおよび列ラインに印加される書込み禁止電圧または書込み保護電圧である。書込み禁止電圧Ｖｉｎｈ、Ｖｉｎｈ２は、セレクタＳＥＬが電流を流すときのしきい値電圧よりも小さい電圧である。

なお、クロスバーアレイ１１０の行ラインおよび列ラインの数、形状、導電性材料等は任意である。また、クロスバーアレイ１１０は、図１に示すようなクロスバーアレイを垂直方向に多数積層する３次元構造であってもよい。

行選択／駆動回路１２０は、制御部１４０からの行選択信号や制御信号等に基づきクロスバーアレイ１１０の行ラインを選択し、選択した行ラインに書込み電圧、書込み禁止電圧、読出し電圧等を印加する。列選択／駆動回路１３０は、制御部１４０からの列選択信号や制御信号等に基づきクロスバーアレイ１１０の列ラインを選択し、選択した列ラインに書込み電圧、書込み禁止電圧、読出し電圧等を印加する。また、抵抗変化型メモリ素子はバイポーラタイプであり、本例では、行ラインから列ラインにバイアス電圧を印加する書込みをセット書込み、列ラインから行ラインにバイアス電圧を印加する書込みをリセット書込みとする。

セット書込みを行うとき、行選択／駆動回路１２０は、選択された抵抗変化型メモリ素子に接続された行ラインにセット書込み電圧（正の電圧）を印加し、非選択の抵抗変化型メモリ素子に接続された行ラインに書込み禁止電圧（ある正の電圧）を印加し、列選択／駆動回路１３０は、選択された抵抗変化型メモリ素子に接続された列ラインにセット書込み電圧（０Ｖ）を印加し、非選択の抵抗変化型メモリ素子に接続された列ラインに書込み禁止電圧（ある正の電圧）を印加する。

リセット書込みを行うとき、列選択／駆動回路１３０は、選択された抵抗変化型メモリ素子に接続された列ラインにリセット書込み電圧（正の電圧）を印加し、非選択の抵抗変化型メモリ素子に接続された列ラインに書込み禁止電圧（ある正の電圧）を印加し、行選択／駆動回路１２０は、選択された抵抗変化型メモリ素子に接続された行ラインにリセット書込み電圧（０Ｖ）を印加し、非選択の抵抗変化型メモリ素子に接続された行ラインに書込み禁止電圧（ある正の電圧）を印加する。

制御部１４０は、ハードウエアおよび／またはソフトウエアにより構成され、読出し動作、書込み動作あるいはその他の演算（例えば、行列の積和演算等）を制御する。ある実施態様では、制御部１４０は、ＲＯＭ／ＲＡＭを含むマイクロコントローラ、マイクロプロセッサ、あるいはステートマシン等を含み、例えば、ＲＯＭ／ＲＡＭに格納されたソフトウエアを実行することで読出し動作や書込み動作を制御する。また、制御部１４０は、読出し動作時に、行選択／駆動回路１２０または列選択／駆動回路１３０によって選択された行または列の電圧または電流をセンスするセンス回路を含むことができる。

入出力部１５０は、例えば、内部データバスを介して制御部１４０と接続され、外部から受け取ったデータを制御部１４０へ提供したり、制御部１４０から受け取ったデータを外部に出力する。制御部１４０は、抵抗変化型メモリ素子ＭＣへの書込みを行うためのデータを入出力部１５０から得ることができる。

図４は、行選択／駆動回路１２０の内部構成を示すブロック図である。行選択／駆動回路１２０は、書込み動作時に、選択された抵抗変化型メモリ素子にセット書込み電圧を印加するための駆動信号ＸＤ［ｎ］を生成する書込み回路１２２と、制御部１４０または入出力部１５０からの行アドレスをデコードし、行選択信号ＸＳ［ｎ］、／ＸＳ［ｎ］を生成する行デコーダ１２４と、書込み回路１２２からの駆動信号ＸＤ［ｎ］を受け取り、行デコーダ１２４からの行選択信号ＸＳ［ｎ］、／ＸＳ［ｎ］に基づき駆動信号ＸＤ［ｎ］をクロスバーアレイ１１０の行ラインＸ［ｎ］に接続する行選択回路１２６とを含む。

書込み回路１２２はさらに、抵抗変化型メモリ素子にセット書込みパルスを印加する前に、セット書込み電圧に起因するスニーク電流を測定し、測定結果を保持し、保持した測定結果からスニーク電流を再生するスニーク電流測定／再生部１２２Ａと、電流制限（リミッタ）の制御によりセット書込みのための書込み電流を生成する書込み電流生成部１２２Ｂとを含む。セット書込み動作時、始めに、スニーク電流測定／再生部１２２Ａは、セット書込み電圧に起因して生じるスニーク電流を測定し、この測定結果を保持する。選択された抵抗変化型メモリ素子への書込みを行うとき、スニーク電流測定／再生部１２２Ａが測定結果に基づきスニーク電流を再生し、また、書込み電流生成部１２２Ｂが電流リミッタによる書込み電流を生成し、書込み回路１２２は、再生されたスニーク電流と電流リミッタによる書込み電流との合計の書込み電流を抵抗変化型メモリ素子に印加する。印加される書込み電流には、スニーク電流が含まれているため、抵抗変化型メモリ素子には、スニーク電流を補償した書込み電流が印加され、抵抗変化型メモリ素子の書込み（つまり、コンダクタンスの微調整）をより正確に行うことができる。

図５は、行選択／駆動回路１２０に含まれる行選択回路１２６および列選択／駆動回路１３０に含まれる列選択回路１３６の構成を示す図である。同図には、クロスバーアレイ１１０の一部として３行×３列のアレイが例示され、ここでは、行方向をＸ、列方向をＹとする。行選択回路１２６は、行ライン毎に、書込み回路１２２で生成された駆動信号ＸＤ［ｎ］を入力するＣＭＯＳパストランジスタと、行デコーダ１２４で生成された行選択信号ＸＳ［ｎ］を入力するインバータと、行選択信号／ＸＳ［ｎ］がゲートに印加されるＮＭＯＳトランジスタとを含む。行選択信号ＸＳ［ｎ］がＨレベルのとき、ＣＭＯＳパストランジスタがオンし駆動信号ＸＤ［ｎ］が行ラインＸ［ｎ］に印加され、ＮＭＯＳトランジスタがオフする。行選択信号ＸＳ［ｎ］がＬレベルのとき、ＣＭＯＳパストランジスタがオフし、ＮＭＯＳトランジスタがオンし、行ラインＸ［ｎ］がＧＮＤレベルに接続される。行選択信号ＸＳ［ｎ］、／ＸＳ［ｎ］のスイッチングにより駆動信号ＸＤ［ｎ］のパルスが行ラインＸ［ｎ］を介して抵抗変化型メモリ素子に印加される。

列選択回路１３６は、列ライン毎に、図示しない書込み回路で生成された駆動信号ＹＤ［ｎ］を入力するＣＭＯＳパストランジスタと、図示しない列デコーダで生成された列選択信号ＹＳ［ｎ］を入力するインバータと、列選択信号／ＹＳがゲートに印加されるＮＭＯＳトランジスタとを含む。列選択信号ＹＳ［ｎ］がＨレベルのとき、ＣＭＯＳパストランジスタがオンし駆動信号ＹＤ［ｎ］が列ラインＹ［ｎ］に印加され、ＮＭＯＳトランジスタがオフする。列選択信号ＹＳ［ｎ］がＬレベルのとき、ＣＭＯＳパストランジスタがオフし、ＮＭＯＳトランジスタがオンし、列ラインＹ［ｎ］がＧＮＤレベルに接続される。列選択信号ＹＳ［ｎ］、／ＹＳ［ｎ］のスイッチングにより駆動信号ＹＤ［ｎ］のパルスが列ラインＹ［ｎ］を介して抵抗変化型メモリ素子に印加される。

次に、本実施例のシナプスアレイ装置１００の書込み動作について説明する。図６は、本実施例の書込み動作を説明するフローチャートである。図７Ａにクロスバーアレイ１１０の一部として３行×３列のアレイを示し、行ラインＸ［１］と列ラインＹ［０］の交差する抵抗変化型メモリ素子ＭＣ０にセット書込みを行う例を説明する。

先ず、スニークパスバイアスがアレイに印加される（ステップＳ１００）。スニークパスバイアスは、スニーク電流を測定するためのＤＣバイアスであり、行ラインに印加する書込み電圧と書込み禁止電圧とからなる書込みパターンと、列ラインに印加する全てが書込み禁止電圧からなる書込みパターンとを有する。図７は、スニークパスバイアスを印加したときの例を示している。選択されたメモリ素子ＭＣ０に接続された行ラインＸ［１］に書込み電圧Ｖｓｅｔが印加され、それ以外の行ラインＸ［０］、Ｘ［２］に書込み禁止電圧Ｖｉｎｈが印加される。これらの書込みパターンは、書込み回路１２２によって生成され、つまり、行ライン［１］に接続された書込み回路１２２は、書込み電圧Ｖｓｅｔを生成し、行ライン［０］、［２］に接続された書込み回路１２２は、書込み禁止電圧Ｖｉｎｈを生成する。また、列選択／駆動回路１３０は、全ての列ラインＹ［０］、Ｙ［１］、Ｙ［２］に書込み禁止電圧Ｖｉｎｈを印加する。

次に、スニークパスバイアスを印加したときのスニーク電流が測定される（ステップＳ１１０）。図７Ｂに示すように、行ラインＸ［１］に書込み電圧Ｖｓｅｔが印加されたとき、これに起因してスニーク電流（リーク電流）が生じる。行ラインＸ［１］には、メモリセルＭＣ０、ＭＣ１、ＭＣ３を介して列ラインＹ［０］、Ｙ［１］、Ｙ［２］が接続され、これらの経路を流れるスニーク電流Ｉｓｋ０、Ｉｓｋ１、Ｉｓｋ２が生じ得る（破線で示す）。スニーク電流Ｉｓｋ０、Ｉｓｋ１、Ｉｓｋ２の大きさは、スニーク経路における電圧差（Ｖｓｅｔ－Ｖｉｎｈ）、メモリ素子ＭＣ０、ＭＣ１、ＭＣ２の抵抗状態（コンダクタンス状態）に依存する。また、メモリ素子ＭＣ０のセット書込みを行うとき、メモリ素子ＭＣ０、ＭＣ１、ＭＣ２の抵抗状態は既知ではない。このため、スニーク電流Ｉｓｋ（Ｉｓｋ＝Ｉｓｋ０＋Ｉｓｋ１＋Ｉｓｋ２）は、変動し得る未知の値でありこれを推定することは難しい。そこで、本実施例では、スニーク電流測定／再生部１２２Ａにより書込み電圧Ｖｓｅｔに起因するスニーク電流Ｉｓｋを測定する。

次に、書込みパルスを印加するための書込み電流がセットされる（ステップＳ１２０）。書込みパルスは、スニーク電流Ｉｓｋと書込み動作のために設定された書込み電流Ｉｓｅｔとの合計である。具体的には、スニーク電流測定／再生部１２２Ａは、測定結果からスニーク電流Ｉｓｋを再生または復元し、書込み電流生成部１２２Ｂは、電流リミッタにより書込み動作のために設定された書込み電流Ｉｓｅｔを生成し、スニーク電流Ｉｓｋと書込み電流Ｉｓｅｔの合計がセット書込み電流パルスである。

次に、書込みバイアスが印加される(ステップＳ１３０)。図７Ｃに示すように、行ラインＸ［１］に書込み電圧Ｖｓｅｔが印加され、行ラインＸ［０］、Ｘ［２］に書込み禁止電圧Ｖｉｎｈが印加される。一方、列ラインＹ［０］にＧＮＤ電圧が印加され、列ラインＹ［１］、Ｙ［２］に書込み禁止電圧Ｖｉｎｈが印加される。上記したように、行ラインＸ［１］には、スニーク電流測定／再生部１２２Ａによって再生されたスニーク電流Ｉｓｋと書込み電流生成部１２２Ｂによって生成された書込み電流Ｉｓｅｔとの合計の電流が印加される。こうして、メモリ素子ＭＣ０には、スニーク電流Ｉｓｋ１、Ｉｓｋ２を補償した書込み電流（Ｉｓｋ＋Ｉｓｅｔ）が印加される。

次に、本実施例の書込み回路１２２の構成を図８に示す。同図に示す書込み書込み回路１２２は、書込み電流制御を行う駆動回路であり、スニーク電流測定／再生部１２２Ａは、スニーク電流Ｉｓｋのサンプル／ホールドを行い、書込み電流生成部１２２Ｂは、書込み電流Ｉｓｅｔを生成するための電流リミッタとを備える。電流リミッタは、例えば、セット書込みを行うときのデータに応じて可変可能である。

スニーク電流測定／再生部１２２Ａは、電圧源ＶＰＰＤとノードＮ１との間に接続されたＰＭＯＳトランジスタＭ１と、トランジスタＭ１のゲートに接続されたノードＮ２と電圧源ＶＰＰＤとの間に並列に接続されたキャパシタＣおよびＰＭＯＳトランジスタＭ３と、ノードＮ１とノードＮ２との間に接続されたアナログスイッチＳＷ１とを含む。トランジスタＭ３のゲートにはクリア信号／ＣＬＲが接続され、スイッチＳＷ１には制御信号ＡＣＱが接続される。制御信号ＡＣＱがＨレベルのときスイッチＳＷ１が閉じ、ＬレベルのときスイッチＳＷ１が開く。ノードＮ１は、対応する駆動信号ＸＤ［ｎ］に接続される。

書込み電流生成部１２２Ｂは、電圧源ＶＰＰＤとノードＮ１との間に接続されたＰＭＯＳトランジスタＭ２と、電圧源ＶＰＰＤとノードＮ３との間に接続されたＰＭＯＳトランジスタＭ４と、ノードＮ３とノードＮ４との間に接続されたアナログスイッチＳＷ２と、電圧源ＶＰＰＤとＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタＭ５および定電流源とを含む。定電流源は、電流制限を設定し、この設定は、例えば、セット書込みのデータに応じて可変することができる。ノードＮ４は、イネーブル信号ＥＮに接続され、イネーブル信号ＥＮがＬレベルとのとき、スイッチＳＷ２が開き、トランジスタＭ４がオンし、トランジスタＭ２、Ｍ５がオフ、書込み電流生成部１２２Ｂはディスエーブルされる。イネーブル信号ＥＮがＨレベルのとき、スイッチＳＷ２が開き、ノードＮ３がＬレベルとなり、トランジスタＭ２、Ｍ５がオンし、書込み電流生成部１２２Ｂがイネーブルされる。トランジスタＭ２、Ｍ５はカレントミラー回路を構成し、定電流源に設定された電流が書込み電流としてトランジスタＭ２を介してノードＮ１に生成される。

スニーク電流を測定するとき、上記したようにスニークパスバイアスが印加され（Ｓ１００）、スニーク電流の測定が行われる。スニーク電流の測定を行うとき、制御部１４０は、図９（Ｂ）に示すバイアス電圧を書込み回路１２２に印加する。書込み電流生成部１２２Ｂは、イネーブル信号ＥＮによりディスエーブルされ、トランジスタＭ２は遮断される。駆動信号ＸＤ［ｎ］にスニーク電流Ｉｓｋが流れるとき、トランジスタＭ１はＭＯＳダイオードとして構成され、スニーク電流Ｉｓｋは、ＭＯＳダイオードのゲート電圧に変換され、キャパシタＣに静電容量として保持される。図９（Ｃ）に示すＩ_ＸＤは、駆動信号ＸＤの電流である。

スニーク電流Ｉｓｋの測定／保持後、選択メモリ素子へのセット書込みのバイアスが印加される。このとき、制御部１４０は、図１０に示すバイアス電圧を書込み回路１２２に印加する。スイッチＳＷ１は開かれ、ＭＯＳダイオードが開放され、キャパシタＣに保持された電荷が放電され、スニーク電流が再生する電流ソースとして動作し、ノードＮ１にスニーク電流Ｉｓｋが複製される。また、書込み電流生成部１２２Ｂは、イネーブル状態となり、トランジスタＭ２、Ｍ５がオンし、定電流源で設定された書込み電流ＩｓｅｔがノードＮ１に生成される。こうして、駆動信号ＸＤ［ｎ］の電流Ｉ_ＸＤは、スニーク電流Ｉｓｋ＋書込み電流Ｉｓｅｔの合計となる。選択されたメモリ素子ＭＣ０にセット書込みが行われるとき、スニーク電流Ｉｓｋ１、Ｉｓｋ２による影響をキャンセルすることができる。

このように本実施例によれば、書込みを動作を行うときに、スニーク電流を測定し、測定したスニーク電流を付加した書込み電流パルスを抵抗変化型メモリ素子に印加することで、スニーク電流による影響を抑制し、抵抗変化型メモリ素子への書込み精度の向上を図ることができる。

スニーク電流の測定および測定結果の保持、保持した測定結果と所望の書込みデータに対応した電流との合計としての書込みパルスを印加する動作には、１つのチャンネルに対して、ＡＤＣ、ＤＡＣ、メモリ及び論理ゲートなどの比較的大きなアナログが必要であるが、本実施例の書込み回路は、簡易なアナログ回路によって構成することができる。

上記実施例において、スニーク電流のサンプリングおよびスニーク電流の再生のために同じトランジスタを使用するため、結果的に、トランジスタのしきい値やドレイン電流のＰＶＴ（プロセス／電圧／温度）のバラツキがキャンセルされる。これは、低コストおよび低電力の大きなスケールのシナプスクロスバーアレイ装置に効果的に適用され得る。

従来、クロスバーアレイに抵抗素子を用いるシナプスアレイ装置では、スニーク経路の影響を低減するために、図３に示すようなセレクタ素子を必要としてきた。しかしながら、本発明は、書込み電流パルスがスニーク電流を補償するため、必ずしもセレクタを必要とすることなく、シナプス強度（抵抗変化型メモリ素子の抵抗変化）を容易に微調整することができる。勿論、抵抗変化型メモリ素子がセレクタ素子を集積する場合であっても、同様の効果が得られることは言うまでもない。

また、上記実施例では、書込み動作時にスニーク電流の測定を行う例を示したが、スニーク電流の測定は、間引いて行われるようにしてもよい。例えば、一定の書込み頻度毎にまたは予め決められた時間間隔毎に行わるようにしてもよい。

また、酸化ハフニウム等の金属遷移酸化物を用いた抵抗変化型メモリ素子の抵抗変化の電圧依存は、リセット書込みよりもセット書込みで非常に大きくなる。それ故、上記実施例のように、セット書込み時にスニーク電流を測定し、スニーク電流をキャンセルすることはセット書込みにおいて特に有効である。しかしながら、本発明は、リセット書込みにも適用可能であることは言うまでもない。この場合、列選択／駆動回路１３０は、図１１に示すように、書込み回路１３２、列デコーダ１３４および列選択回路１３６を含み、書込み回路１３２は、行選択／駆動回路１２０と同様に、スニーク電流測定／再生部１３２Ａと書込み電流生成部１３２Ｂとを含む。書込み回路１３２は、リセット書込みパルスを印加する前に、リセット書込み電圧を印加したときの生じるスニーク電流を測定し、その測定結果に基づきスニーク電流を再生し、再生したスニーク電流とリセット書込みのために設定された書込み電流Ｉｒｅｓｅｔとの合計を選択された列または選択されたメモリ素子に印加する。

本実施例では、クロスバーアレイをシナプスアレイに適用する例を示したが、これに限らず、本実施例のクロスバーアレイの書込み方法は、他のデバイス（例えば、メモリや演算ロジックなど）に適用することも可能である。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：シナプスアレイ装置
１１０：クロスバーアレイ
１２０：行選択／駆動回路
１２２：書込み回路
１２２Ａ：スニーク電流測定／再生部
１２２Ｂ：書込み電流生成部
１２４：行デコーダ
１２６：行選択回路
１３０：列選択／駆動回路
１３６：列選択回路
１４０：制御部
１５０：入出力部

Claims (14)

1. 抵抗変化型メモリ素子を用いたクロスバーアレイへの書込み方法であって、
   クロスバーアレイの選択された抵抗変化型メモリ素子に書込み電圧を印加するときに生じるスニーク電流を測定するステップと、
   スニーク電流の測定結果を保持するステップと、
   保持した測定結果から再生されたスニーク電流と書込みのために設定された書込み電流とを合計した書込み電流を前記選択された抵抗変化型メモリ素子に印加するステップと、
   を含む書込み方法。
2. 前記測定するステップは、行ラインまたは列ラインに書込み電圧および書込み禁止電圧からなるバイアスパターンを印加し、かつ列ラインまたは行ラインの全てに書込み禁止電圧からなるバイアスパターンを印加する、請求項１に記載の書込み方法。
3. 前記印加するステップは、選択された抵抗変化型メモリ素子に接続された行ラインおよび列ラインに書込み電圧を印加し、非選択の抵抗変化型メモリ素子に接続された行ラインおよび列ラインに書込み禁止電圧を印加する、請求項１に記載の書込み方法。
4. 前記保持するステップは、書込み電圧源を流れるスニーク電流を静電容量としてキャパシタに保持し、前記印加するステップは、キャパシタに保持された静電容量からスニーク電流を再生する、請求項１に記載の書込み方法。
5. 前記書込みは、抵抗変化型メモリ素子を低抵抗状態に遷移させるセット書込みである、請求項１に記載の書込み方法。
6. 複数の行ライン、複数の列ライン、複数の行ラインと複数の列ラインとの各交差部に接続された抵抗変化型メモリ素子を含むクロスバーアレイと、
   クロスバーアレイの行ラインを選択する行選択手段と、
   クロスバーアレイの列ラインを選択する列選択手段と、
   抵抗変化型メモリ素子への書込みを行う書込み手段とを有し、
   前記書込み手段は、選択された抵抗変化型メモリ素子に書込み電圧を印加するときに生じるスニーク電流を測定し、測定結果に基づき再生されたスニーク電流と書込みのために設定された書込み電流とを合計した書込み電流を前記選択された抵抗変化型メモリ素子に印加する、クロスバーアレイ装置。
7. スニーク電流を測定するとき、前記行選択手段または列選択手段は、行ラインまたは列ラインに書込み電圧および書込み禁止電圧からなるバイアスパターンを印加し、かつ前記列選択手段または前記行選択手段は、列ラインまたは行ラインの全てに書込み禁止電圧からなるバイアスパターンを印加する、請求項６に記載のクロスバーアレイ装置。
8. 前記合計した書込み電流を印加するとき、前記行選択手段または前記列選択手段は、選択された抵抗変化型メモリ素子に接続された行ラインおよび列ラインに書込み電圧を印加し、非選択の抵抗変化型メモリ素子に接続された行ラインおよび列ラインに書込み禁止電圧を印加する、請求項６に記載のクロスバーアレイ装置。
9. 前記書込み手段は、スニーク電流を測定し、その測定結果を保持する測定・保持回路を含む、請求項６に記載のクロスバーアレイ装置。
10. 前記測定・保持回路は、書込み電圧源を流れるスニーク電流を静電容量としてキャパシタに保持し、キャパシタに保持された静電容量からスニーク電流を再生する、請求項９に記載のクロスバーアレイ装置。
11. 前記測定・保持回路は、前記書込み電圧源に接続されたＭＯＳトランジスタと、当該ＭＯＳトランジスタのゲートと前記書込み電圧源との間に接続された前記キャパシタとを含む、請求項１０に記載のクロスバーアレイ装置。
12. 前記書込み手段は、定電流源により一定の電流を生成する電流リミッタを含み、前記定電流源を可変することで書込み電流を設定する、請求項６に記載のクロスバーアレイ装置。
13. 前記抵抗変化型メモリ素子の各々は、順方向バイアスおよび逆方向バイアスにおいてしきい値を超える電圧が印加されたときに電流を流すことができるセレクタを集積する、請求項６に記載のクロスバーアレイ装置。
14. 前記クロスバーアレイは、シナプスアレイに適用される、請求項６に記載のクロスバーアレイ装置。

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