CN117497026A - 存储器单元、阵列电路结构及数据处理方法 - Google Patents

存储器单元、阵列电路结构及数据处理方法 Download PDF

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Abstract

提供一种存储器单元、阵列电路结构及数据处理方法。存储器单元包括至少一个阻变器件和至少两个开关元件，至少一个阻变器件包括第一阻变器件，至少两个开关元件包括第一开关元件以及第二开关元件，第一阻变器件的第一端与第一位线端连接；第一开关元件的第一极与第一阻变器件的第二端连接，第一开关元件的第二极与第二开关元件的第一极连接，第一开关元件的控制极与第一字线端连接；第二开关元件的第二极与源线端连接，第二开关元件的控制极与选择控制端连接。该存储器单元可实现对至少一个阻变器件单独控制，当多个该存储器单元设置于阵列电路中进行并行计算时，可使得阵列电路结构具有较高的控制灵活性，功耗小，且计算结果具有较高准确度。

Description

存储器单元、阵列电路结构及数据处理方法
技术领域
本公开至少一实施例涉及一种存储器单元、阵列电路结构及数据处理方法。
背景技术
近年来，基于忆阻器阵列利用物理定律实现模拟计算成为新兴的研究热点。忆阻器是一种新型的微纳电子器件，其电阻状态可以通过外在电压激励进行调节。基于忆阻器的神经形态计算突破了传统计算设备的冯诺依曼架构，计算和存储在相同的地方完成，减少了数据搬运的时间，计算时所需能效较高、功耗较低、面积较小。
发明内容
本公开的实施例提供一种存储器单元、阵列电路结构及数据处理方法。
本公开的实施例提供一种存储器单元，包括：至少一个阻变器件和至少两个开关元件，每个开关元件包括第一极、第二极以及控制极，其中，所述至少一个阻变器件包括第一阻变器件，所述至少两个开关元件包括第一开关元件以及第二开关元件，所述第一阻变器件的第一端与第一位线端连接；所述第一开关元件的第一极与所述第一阻变器件的第二端连接，所述第一开关元件的第二极与所述第二开关元件的第一极连接，所述第一开关元件的控制极与第一字线端连接；所述第二开关元件的第二极与源线端连接，所述第二开关元件的控制极与选择控制端连接。
例如，在本公开的一些实施例中，所述至少一个阻变器件还包括第二阻变器件，所述至少两个开关元件还包括第三开关元件和第四开关元件，所述第二阻变器件的第一端与第二位线端连接；所述第三开关元件的第一极与所述第二阻变器件的第二端连接，所述第三开关元件的第二极与所述第四开关元件的第一极连接，所述第三开关元件的控制极与第二字线端连接；所述第四开关元件的第二极与所述源线端连接，所述第四开关元件的控制极与所述选择控制端连接。
例如，在本公开的一些实施例中，所述至少一个阻变器件还包括第三阻变器件，所述至少两个开关元件还包括第五开关元件，所述第三阻变器件的第一端与第二位线端连接；所述第五开关元件的第一极与所述第三阻变器件的第二端连接，所述第五开关元件的第二极与所述源线端连接，所述第五开关元件的控制极与第二字线端连接。
例如，在本公开的一些实施例中，所述阻变器件为阻变式存储器(RRAM)、Flash、SRAM、DRAM、PCRAM、MRAM、FeRAM中的任一种；所述开关元件为晶体管。
本公开的实施例提供一种阵列电路结构，包括：多个阵列排布为M行N列的如上述任一项所述的存储器单元；多条信号控制线，包括：M条第一位线、M条第一字线、N条选择控制线以及N条源线，M和N为正整数；所述M条第一位线和所述M条第一字线分别与所述M行一一对应，所述N条选择控制线和所述N条源线分别与所述N列一一对应，每条第一位线与所述第一位线对应的一行存储器单元中的第一位线端连接，每条第一字线与所述第一字线对应的一行存储器单元中的第一字线端连接，每条选择控制线与所述选择控制线对应的一列存储器单元中的选择控制端连接，每条源线与所述源线对应的一列存储器单元中的源线端连接。
例如，在本公开的一些实施例中，在所述存储器单元还包括所述第二阻变器件、所述第三开关元件以及所述第四开关元件的情况下，所述第二阻变器件的第一端与第二位线端连接；所述第三开关元件的控制极与第二字线端连接；所述多条信号控制线还包括M条第二位线和M条第二字线，所述M条第二位线和所述M条第二字线分别与所述M行一一对应，每条第二位线与所述第二位线对应的一行存储器单元中的第二位线端连接，每条第二字线与所述第二字线对应的一行存储器单元中的第二字线端连接。
例如，在本公开的一些实施例中，在所述阵列电路结构还包括所述第三阻变器件和所述第五开关元件的情况下，所述第三阻变器件的第一端与第二位线端连接；所述第五开关元件的控制极与第二字线端连接；所述多条信号控制线还包括M条第二位线和M条第二字线，所述M条第二位线和所述M条第二字线与分别所述M行一一对应，每条第二位线与所述第二位线对应的一行存储器单元中的第二位线端连接，每条第二字线与所述第二字线对应的一行存储器单元中的第二字线端分别连接。
本公开的实施例还提供一种数据处理方法，包括：至少通过所述M条第一字线、所述N条选择控制线选择所述阵列电路结构中的所述至少一个存储器单元；对所述至少一个存储器单元执行数据处理操作，以利用所述至少一个存储器单元执行相应的数据处理。
例如，在本公开的一些实施例中，所述多个存储器单元中的每个在接收到对应的第一字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开，所述至少通过所述M条第一字线、所述N条选择控制线选择所述阵列电路结构中的所述至少一个存储器单元，包括：针对所述至少一个存储器单元中的任一存储器单元：确定所述任一存储器单元所在的目标行及目标列；通过所述目标行对应的第一字线向所述目标行施加开启信号；通过所述目标列对应的选择控制线向所述目标列施加开启信号，以选择所述任一存储器单元。
例如，在本公开的一些实施例中，在所述多条信号控制线还包括M条第二字线的情况下，所述多个存储器单元中的每个在接收到对应的第一字线和第二字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开，所述至少通过所述M条第一字线、所述N条选择控制线选择所述阵列电路结构中的所述至少一个存储器单元，包括：针对所述至少一个存储器单元中的任一存储器单元：确定所述任一存储器单元所在的目标行及目标列；通过所述目标行对应的第一字线向所述目标行施加开启信号；通过所述目标列对应的选择控制线向所述目标列施加开启信号；通过所述目标行对应的第二字线向所述目标行施加开启信号，以选择所述任一存储器单元。
例如，在本公开的一些实施例中，所述多个存储器单元中的每个在接收对应的第一字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开，所述至少一个存储器单元排列为W行U列的阵列形式，W为正整数且小于等于M，U为正整数且小于等于N，所述至少通过所述M条第一字线、所述N条选择控制线选择所述阵列电路结构中的所述至少一个存储器单元，包括：通过排列为所述阵列形式的所述W行存储器单元对应的W条第一字线分别向所述W行施加开启信号，通过排列为所述阵列形式的所述U列存储器单元对应的U条选择控制线分别向所述U列施加开启信号，以选择所述至少一个存储器单元。
例如，在本公开的一些实施例中，在所述多条信号控制线还包括M条第二字线的情况下，所述多个存储器单元中的每个在接收对应的第一字线和第二字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开，所述至少一个存储器单元排列为W行U列的阵列形式，W为正整数且小于等于M，U为正整数且小于等于N，所述至少通过所述M条第一字线、所述N条选择控制线选择所述阵列电路结构中的所述至少一个存储器单元，包括：通过排列为所述阵列形式的所述W行存储器单元对应的W条第一字线分别向所述W行施加开启信号；通过排列为所述阵列形式的所述U列存储器单元对应的U条选择控制线分别向所述U列施加开启信号；通过排列为所述阵列形式的所述W行存储器单元对应的W条第二字线分别向所述W行施加开启信号，以选择所述至少一个存储器单元。
例如，在本公开的一些实施例中，所述对所述至少一个存储器单元执行数据处理操作，以利用所述至少一个存储器单元执行相应的数据处理，包括：对所选择的所述至少一个存储器单元执行置位操作或复位操作；其中，所述置位操作包括使得所述阻变器件从第一阻态变为第二阻态，所述复位操作包括使得所述阻变器件从所述第二阻态变为所述第一阻态，所述阻变器件在所述第一阻态时的阻值大于在所述第二阻态时的阻值。
例如，在本公开的一些实施例中，所述对所述至少一个存储器单元执行数据处理操作，以利用所述至少一个存储器单元执行相应的数据处理，还包括：对所选择的所述至少一个存储器单元执行读取操作；其中，所述读取操作包括：向所述至少一个存储器单元对应的位线施加读取电压，读取所述存储器单元中的阻变器件产生的对应于所述阻变器件的阻值的读取电流。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A是一种1T1R的忆阻器阵列的示意图。
图1B是另一种1T1R的忆阻器阵列的示意图。
图1C是一种2T2R的忆阻器阵列的示意图。
图1D是另一种2T2R的忆阻器阵列的示意图。
图2是本公开至少一个实施例提供的一种存储器单元的示意图。
图3是本公开至少一个实施例提供的另一种存储器单元的示意图。
图4是本公开至少一个实施例提供的再一种存储器单元的示意图。
图5是本公开至少一个实施例提供的一种阵列电路结构的示意图。
图6是对应于图2所示的存储器单元的阵列电路结构的示意图。
图7是本公开至少一个实施例提供的另一种阵列电路结构的示意图。
图8A是对应于图3所示的存储器单元的阵列电路结构的示意图。
图8B是对应于图4所示的存储器单元的阵列电路结构的示意图。
图9是本公开至少一个实施例提供的数据处理方法的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
随着科技的进步和信息技术的飞速发展，基于忆阻器阵列的计算架构以其存算一体、能耗低、可大规模集成和并行操作等优点被认为是新一代极具潜质的数据处理器件。
忆阻器(例如阻变存储器、相变存储器、导电桥存储器等)是一种新型的微纳电子器件，可以通过施加外部激励，调节其电导状态。忆阻器的工作机理与人脑中的神经突触、神经元等具有一定的相似性，所以它们在神经形态计算中有广泛的应用前景。根据基尔霍夫电流定律和欧姆定律，由这类器件构成的阵列可以并行的完成乘累加计算，且存储和计算都发生在该阵列的各器件中。基于这种计算架构，可以实现不需要大量数据搬移的存算一体计算。
例如，忆阻器阵列可以由多个忆阻器单元构成，该多个忆阻器单元构成一个M行N列的阵列，M和N均为正整数。每个忆阻器单元包括开关元件和一个或多个忆阻器。
例如，在对忆阻器阵列中的忆阻器单元进行操作时，例如，进行读取操作时，首先需要开启选定忆阻器单元中的晶体管，即可以通过选定忆阻器单元对应的字线对晶体管的栅极施加导通电压；进而，向选定忆阻器单元的电阻提供输入信号(例如，直流电压)，由上述忆阻器阵列可以并行地完成乘积累加计算，并在选定忆阻器单元对应的源线的信号输出端得到计算结果。
图1A是一种1T1R的忆阻器阵列的示意图。
例如，如图1A所示，该忆阻器阵列包括阵列排布为M行N列的忆阻器单元，例如图1A所示出的忆阻器单元101、忆阻器单元102、忆阻器单元103、忆阻器单元104。例如，每个忆阻器单元的结构为1T1R，也即包括1个忆阻器R1和1个开关元件M1。
此外，忆阻器阵列还包括N条字线、N条源线和M条位线。例如此时字线和源线平行设置。
在图1A中，WL1、WL2……WLN分别表示第一列、第二列……第N列的字线，每一列的忆阻器单元电路中的开关元件M1的控制极(例如晶体管的栅极)和该列对应的字线连接；BL1、BL2……BLM分别表示第一行、第二行……第M行的位线，每行忆阻器单元电路中的忆阻器和该行对应的位线连接；SL1、SL2……SLN分别表示第一列、第二列……第M列的源线，每一列的忆阻器单元电路中的开关元件M1的源极和该列对应的源线连接。
由图1A示出的忆阻器阵列结构可知，同一列的忆阻器单元的开关元件M1的开启状态由同一条字线进行控制，也即，向忆阻器阵列中的一条字线施加导通电压时，该条字线所在列中的所有忆阻器单元都将被导通，因此，当需要对忆阻器阵列中的选定忆阻器单元进行操作时，该忆阻器阵列难以实现灵活控制。
具体地，例如，如图1A所示，所选定的忆阻器单元可以分别位于忆阻器阵列中的不同行、不同列中，例如，所选定的忆阻器单元分别为位于忆阻器阵列中的不同行、不同列的忆阻器单元101和忆阻器单元102。针对忆阻器单元101和忆阻器单元102进行操作时，需要分别向字线WL1和字线WL2施加导通电压，并向忆阻器单元101对应的位线BL1以及忆阻器单元102对应的位线BL2提供输入信号。由此，忆阻器阵列中位于第一列的N个忆阻器单元以及第二列的N个忆阻器单元全部被开启，因此，图1A示出的忆阻器阵列结构难以实现单独控制随机选取的忆阻器单元进行计算，在执行阵列计算时的灵活性较差，且阵列的计算开销较大。然而，当利用该忆阻器阵列进行并行计算时，参与计算的忆阻器单元的源线中的电压通常需设置在一个误差较小的范围内，以使源线中的电压与位线中的电压的差值能够保持相对恒定，从而使计算结果具有较高的准确度。同时，位线和源线上电压降落问题(IR drop)，使得该阵列中参与计算的忆阻器单元的读电压难以保持一致，对于先进工艺(例如28nm节点以下)尤其如此。因此，该忆阻器阵列在并行计算时的结果在很大程度上受到源线中电压误差(例如，钳位误差以及位线和源线上电压降落等问题)的影响。
图1B是另一种1T1R的忆阻器阵列的示意图。
例如，如图1B所示，该忆阻器阵列包括阵列排布为M行N列的忆阻器单元，例如图1B所示出的忆阻器单元105。每个忆阻器单元为1T1R结构，包括1个忆阻器R1和1个开关元件M1。
此外，忆阻器阵列还包括M条字线、N条源线和M条位线。例如此时字线和位线平行设置。
在图1B中，WL1、WL2……WLM分别表示第一行、第二行……第M行的字线，每一行的忆阻器单元电路中的开关元件M1的控制极(例如晶体管的栅极)和该行对应的字线连接；BL1、BL2……BLM分别表示第一行、第二行……第M行的位线，每行忆阻器单元电路中的忆阻器和该行对应的位线连接；SL1、SL2……SLN分别表示第一列、第二列……第M列的源线，每一列的忆阻器单元电路中的开关元件M1的源极和该列对应的源线连接。
由图1B示出的忆阻器阵列结构可知，同一行的忆阻器单元的开关元件M1的开启状态由同一条字线进行控制，也即，向忆阻器阵列中的一条字线施加导通电压时，该条字线所在行中的所有忆阻器单元都将被导通。例如，当利用该忆阻器阵列中的任意一个忆阻器单元进行计算时，例如，所选定的忆阻器单元为位于第二行、第一列的忆阻器单元105。可通过字线WL1向忆阻器单元105施加导通信号，并通过位线BL2向忆阻器单元105提供输入信号，并由源线SL1得到忆阻器单元105完成计算后的输出信号。此时，与忆阻器105位于同一行的所有忆阻器单元将同时进行计算，且在每一列的源线中均存在输出信号，由此无法仅使得忆阻器阵列中所选定的忆阻器单元对应的源线进行计算。
例如，相比于图1A中的忆阻器单元，图1B中的忆阻器阵列在并行计算时，多个电压信号可以通过字线端(例如，支持每次一比特数据输入)加到阵列上，由此源线端的信号误差对计算结果的影响较小，计算准确度较高。例如，图1B中的忆阻器阵列中位线和源线上的电压降落问题(IR drop)较小。但是，由于阵列结构的限制，当选定任一忆阻器单元进行计算时，与该忆阻器单元位于同一行的所有忆阻器单元均会参与计算，因此，当需要只对忆阻器阵列中的选定的部分列(而非全部列)中的忆阻器单元进行并行计算时，图1B示出的忆阻器阵列难以实现灵活控制，导致阵列的计算开销较高，阵列的功耗开销较大。
图1C是一种2T2R的忆阻器阵列的示意图；图1D是另一种2T2R的忆阻器阵列的示意图。
相应地，对应于图1A中的忆阻器阵列，在图1C示出的2T2R的忆阻器阵列中，可以实现负值权重，当向忆阻器阵列中的一条字线施加导通电压时，该条字线所在列中的所有忆阻器单元都将被导通。因此，图1C示出的忆阻器阵列结构也难以实现单独控制随机选取的忆阻器单元进行计算，其阵列计算时的灵活性也较差，阵列计算的开销较高，功耗较大；并且该忆阻器阵列在并行计算时的结果在很大程度上也会受到源线端电压误差的影响。
相应地，对应于图1B中的忆阻器阵列，在图1D示出的一种2T2R的忆阻器阵列中，源线端的信号误差对计算结果的影响较小，且可以实现负值权重。但是，当向忆阻器阵列中的一条字线施加导通电压时，该条字线所在行中的所有忆阻器单元都将被导通。因此，针对该忆阻器阵列中的一部分忆阻器单元进行计算时，难以实现单独控制随机选取的忆阻器单元进行计算该忆阻器，导致阵列的灵活性较差，阵列的计算开销较高；并且针对忆阻器阵列中任意一个忆阻器单元进行计算时，将导致所有列中的源线存在输出信号，阵列的功耗开销较大。
基于此，本公开至少一实施例提供一种存储器单元，包括至少一个阻变器件和至少两个开关元件。每个开关元件包括第一极、第二极以及控制极，至少一个阻变器件包括第一阻变器件，至少两个开关元件包括第一开关元件以及第二开关元件，第一阻变器件的第一端与第一位线端连接；第一开关元件的第一极与第一阻变器件的第二端连接，第一开关元件的第二极与第二开关元件的第一极连接，第一开关元件的控制极与第一字线端连接；第二开关元件的第二极与源线端连接，第二开关元件的控制极与选择控制端连接。
本公开至少一实施例的存储器单元通过设置至少两个开关元件，可以实现对忆阻器单元的单独控制，该存储器单元具有结构简单、功耗低、计算准确度高、易于操控等优点。
在一些实施例中，当多个该存储器单元设置于阵列电路中进行并行计算时，可以使得阵列电路结构具有较高的控制灵活性，降低忆阻器阵列的计算开销和功耗开销，使得忆阻器阵列可用于低功耗场景，例如低功耗的边缘智能场景。同时，该忆阻器阵列在并行计算时可以通过至少一个字线端(例如，第一字线端)来施加电压信号，由此可以减小源线端的信号误差对计算结果的影响，计算准确度较高。该存储器单元支持高阵列配置自由度和高计算准确度的存算一体技术的实现，有利于提升阵列电路的运行性能。本公开的至少一实施例还提供一种阵列电路结构以及数据处理方法。下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图2是本公开至少一实施例提供的存储器的单元的示意图。
如图2所示，存储器单元100包括至少一个阻变器件和至少两个开关元件，每个开关元件包括第一极、第二极以及控制极。
例如，如图2所示，至少一个阻变器件包括第一阻变器件10，至少两个开关元件包括第一开关元件20以及第二开关元件30，第一阻变器件10的第一端与第一位线端BLP连接；第一开关元件20的第一极与第一阻变器件10的第二端连接，第一开关元件20的第二极与第二开关元件30的第一极连接，第一开关元件20的控制极与第一字线端WLVP连接；第二开关元件30的第二极与源线端SL连接，第二开关元件30的控制极与选择控制端WLP连接。
例如，如图2所示，第一阻变器件10、第一开关元件20以及第二开关元件30依次串联，且第一开关元件20和第二开关元件30分别具有独立的控制端，二者的开启状态或关闭状态相互独立。例如，第一字线端WLVP可以通过向第一开关元件20的控制极施加开启信号，使得第一开关元件20导通；选择控制端WLP可以通过向第二开关元件30的控制极施加开启信号，使得第一开关元件30导通。也就是说，对于存储器单元100，当第一字线端WLVP和选择控制端WLP同时施加开启信号时，存储器单元100才被开启，此时第一位线端BLP和源线端SL之间形成一条通路，能够实现对存储器单元100的数据处理操作，例如置位操作、复位操作等。由此使得存储器单元100能够独立控制，降低整个运算电路的开销，提升存储器单元的控制灵活性。
例如，如图2所示，第一阻变器件10可以为阻变式存储器(RRAM，也即忆阻器)，第一开关元件20和第二开关元件30可以为晶体管。当然，第一阻变器件10还可为阻变式存储器(RRAM)、闪存(Flash)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、相变随机存储器(PCRAM)、磁性随机存储器(MRAM)、铁电随机存取存储器(FeRAM)中的任意一种，即能够实现电阻变化控制即可，开关元件还可以实现为其他能够控制开关元件导通或关闭的结构，本公开对阻变器件和开关元件的具体结构不作限制。
此外，需要说明的是，当开关元件实现为晶体管时，本公开对晶体管的类型也不作具体限制。例如，第一开关元件20和第二开关元件30可以采用相同类型的晶体管，例如均采用N型晶体管或P型晶体管，也可以采用不同类型的晶体管，例如一个采用N型晶体管，一个采用P型晶体管，连接关系和控制信号进行对应调整即可。并且，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
下面以第一开关元件20和第二开关元件30采用N型晶体管为例进行具体说明。
例如，如图2所示，第一开关元件20的栅极作为控制极，与第一字线端WLVP连接；第二开关元件30的栅极作为控制极，与选择控制端WLP连接。第一开关元件20和第二开关元件30的第一极可以是漏极，第一开关元件20和第二开关元件30的第二极可以是源极。例如，第二开关元件30的源极被配置为和源线端SL连接，例如第二开关元件30可以通过源线端SL接收复位电压；第二开关元件30的漏极和第一开关元件20的源极相连；第一开关元件20的漏极和第一阻变器件10的第二端(例如负极)连接；第一阻变器件10的第一端(例如正极)和位线端BL连接，例如第一阻变器件10可以通过第一位线端BLP接收置位电压。
例如，如图2所示，该忆阻器阵列在并行计算时可以通过至少一个字线端来施加电压信号，由此可以减小源线端的信号误差对计算结果的影响。例如，在本公开的一些示例中，当存储器单元100需输入的数据为0时，对于通常的忆阻器单元，需要将位线端BL中的电压设置到与源线端SL的电压相同，进而得到输出值。在这一过程中，当源线端SL的电压出现波动而造成误差时，将直接影响输出值的准确度。而对于如图2示出的存储器单元100时，例如，可以通过向第一字线端WLVP输入能够使得第一开关元件20关闭的电压，以使得第一阻变器件10中无电流流过，从而得到输出值(即0)。因此，该存储器单元100进行计算后的结果可以较少地受到源线端SL的电压误差的影响，并使得计算结果具有较高的准确度。例如，该忆阻器阵列可以较少地受到到位线端和源线端上的电压降落问题(IR drop)的影响。
由此，图2所示出的存储器单元100可以实现对阻变器件的双重开关的独立控制，具有结构简单、功耗低、面积小、易于操控等优点。同时，当多个存储器单元100设置于阵列电路中进行并行计算时，可以针对每个存储器单元100进行独立操控，使得阵列电路结构具有较高的控制灵活性，有利于提升阵列电路的运行性能，降低整个运算电路的计算开销和功耗开销，使得电路更适用于低功耗场景。同时，该存储器单元100进行计算后的结果可以较少地受到源线端的电压误差的影响，并使得计算结果具有较高的准确度。
图3是本公开至少一个实施例提供的另一种存储器单元的示意图。
例如，如图3所示，存储器单元200为基于图2所示2T1R电路结构的4T2R型存储单元电路结构，例如，在存储器单元200中，具有如图2所示的2T1R结构的第一存储器子单元110和第二存储器子单元120对称设置，使得存储器单元200能够实现负值。
如图3所示，存储器单元200中的第一存储器子单元110包括第一阻变器件101、第一开关元件201和第二开关元件301；存储器单元200中的第二存储器子单元120包括第二阻变器件12、第三开关元件22和第四开关元件32，关于第一阻变器件101、第一开关元件201、第二开关元件301的连接关系可以参考图2所述的相关描述，这里不再赘述。
如图3所示，在存储器单元200中，第二阻变器件12的第一端与第二位线端BLN连接；第三开关元件22的第一极与第二阻变器件12的第二端连接，第三开关元件22的第二极与第四开关元件32的第一极连接，第三开关元件22的控制极与第二字线端WLVN连接；第四开关元件32的第二极与源线端SL连接，第四开关元件32的控制极与选择控制端WLP连接。
例如，如图3所示，第一阻变器件101、第一开关元件201、第二开关元件301、第四开关元件32、第三开关元件22和第二阻变器件12依次串联。第一开关元件201和第三开关元件22分别具有独立的控制端，且二者的开启状态或关闭状态相互独立。第二开关元件301和第四开关元件32的控制端均连接至选择控制端WLP，且二者具有相同的开启状态或关闭状态。例如，选择控制端WLP可以通过向第二开关元件301和第四开关元件32的控制极施加开启信号，使得第一开关元件301和第四开关元件32导通，第二字线端WLVN可以通过向第三开关元件22的控制极施加开启信号，使得第三开关元件22导通。也就是说，对于存储器单元200，当第一字线端WLVP、第二字线端WLVN、选择控制端WLP同时施加开启信号时，存储器单元200才能被开启，进而实现对存储器单元200的数据处理操作，例如置位操作、复位操作等。由此实现存储器单元200的独立控制，降低整个运算电路的开销，提升存储器单元200的控制灵活性。
例如，如图3所示，第一阻变器件101、第二阻变器件12可以实现为阻变式存储器(RRAM)，第一开关元件201、第二开关元件301、第三开关元件22和第四开关元件32可以实现为晶体管。
例如，如图3所示，第一开关元件201、第二开关元件301、第三开关元件22和第四开关元件32可以均为N型晶体管，也可以均为P型晶体管，或者为N型晶体管和P型晶体管的组合，本公开的实施例对此不作限制。
下面以第一开关元件201、第二开关元件301、第三开关元件22和第四开关元件32均为N型晶体管进行说明。
例如，如图3所示，第一字线端WLVP可以通过向第一开关元件201的栅极输入高电平，以使其导通；第二字线端WLVN可以通过向第三开关元件22的栅极输入高电平，以使其导通。
例如，如图3所示，第三开关元件22和第四开关元件32的第一极可以是漏极，第三开关元件22和第四开关元件32的第二极可以是源极。第四开关元件32的源极和第二开关元件301的源极相连，并一起连接至源线端SL连接。例如，第四开关元件32和第二开关元件301可以通过源线端SL接收复位电压。第二阻变器件12的第一端(例如正极)与第二位线端BLN连接，第二阻变器件12的第二端(例如负极)与第三开关元件22的漏极连接。例如，第二阻变器件12可通过第二位线端BLN接收置位电压。
例如，存储器单元200中的第一阻变存储器101通过其连接的第一位线端BLP接收输入信号，存储器单元中的第二阻变存储器12通过其连接的第二位线端BLN接收该输入信号对应的反相输入信号，从而可以利用两个忆阻器的电导值实现负值权重，以通过存储器单元实现更加丰富、复杂的数据处理。例如，当多个存储器单元200设置于阵列电路中进行并行计算时，也可以通过至少一个字线端来施加电压信号，从而可以减小源线端SL的信号误差对计算结果的影响。
由此，图3示出的存储器单元200包括了相互独立的两个存储器子单元，且每个存储器子单元可以实现独立操控，减小了与其他电路元件的控制关联，配置自由度较高，降低了整个运算电路的开销，并能够利用两个忆阻器单元实现参数元素的负值，以执行更加丰富、复杂的运算处理，同时还可以使得计算结果较少地受到源线端的电压误差的影响，具有较高的计算准确度。
图4是本公开至少一个实施例提供的再一种存储器单元的示意图。相对于图3所示的存储器单元200，图4所示的存储器单元300去除了选择控制端WLP相连的两个开关元件中的任一个。
如图4所示，存储器单元300包括第一阻变器件102、第一开关元件202、第二开关元件302，以及第三阻变器件13和第五开关元件23，关于第一阻变器件102、第一开关元件202、第二开关元件302的连接关系可以参考图2所述的相关描述，这里不再赘述。
如图4所示，在存储器单元300中，第三阻变器件13的第一端与第二位线端BLN连接；第五开关元件23的第一极与第三阻变器件13的第二端连接，第五开关元件23的第二极与源线端SL连接，第五开关元件23的控制极与第二字线端WLVN连接。
例如，如图4所示，第一阻变器件102、第一开关元件202、第二开关元件302、第五开关元件23和第三阻变器件13依次串联。例如，第二字线端WLVP可以通过向第五开关元件23的控制极施加开启信号，使得第五开关元件23导通。也就是说，对于存储器单元300，当第一字线端WLVP、第二字线端WLVN、选择控制端WLP同时施加开启信号时，存储器单元300才被开启，并能够实现对存储器单元300的数据处理操作，例如置位操作、复位操作等。由此实现存储器单元300的独立控制，降低整个运算电路的开销，提升存储器单元的控制灵活性，提高了阵列的配置自由度。
例如，如图4所示，第一阻变器件102、第三阻变器件13可以为阻变式存储器(RRAM)，第一开关元件202、第二开关元件302和第五开关元件23可以为晶体管。
例如，本公开的实施例对于晶体管的类型不作限制。下面以第一开关元件202、第二开关元件302和第五开关元件23为N型晶体管进行说明。
例如，如图4所示，第二字线端WLVN可以通过向第五开关元件23的控制极，即栅极施加相应电压，使得第五开关元件23导通或关闭。例如，第二字线端WLVN可以通过向第五开关元件23的栅极输入高电平，以使其导通。第五开关元件23的第一极可以是漏极，其第二极可以是源极。第五开关元件23的第二极与源线端连接，例如，第三阻变器件13可通过源线端SL接收复位电压。第三阻变器件13的第一端(例如正极)与第二位线端BLN连接，第三阻变器件13的第二端(例如负极)与第五开关元件23的漏极连接。
类似地，图4示出的存储器单元100也能够利用两个忆阻器单元实现参数元素的正、零、负值，并使得计算结果较少地受到源线端的电压误差的影响，计算准确度较高，相关描述可参见上述说明，在此不作重复。
例如，在本公开的一些实施例中，阻变器件，例如上述第一阻变器件10、第二阻变器件12以及第三阻变器件13等可以为阻变式存储器(RRAM)、闪存(Flash)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、相变随机存储器(PCRAM)、磁性随机存储器(MRAM)、铁电随机存取存储器(FeRAM)中的任意一种；开关元件，例如上述第一开关元件20、第二开关元件30、第三开关元件22、第四开关元件32和第五开关元件23等可以为晶体管，例如薄膜晶体管或场效应晶体管或其他特性相同的开关器件。由此，可以使得本公开至少一个实施例提供的存储器单元能够适用于更多的场景，进而可进行更加灵活多变、更加复杂的运算处理。
图5是本公开至少一个实施例提供的一种阵列电路结构的示意图。
如图5所示，本公开的实施例还提供一种阵列电路结构1000，包括多个阵列排布为M行N列的存储器单元，以及多条信号控制线。多条信号控制线包括M条第一位线、M条第一字线、N条选择控制线以及N条源线，M和N为正整数。
例如，阵列电路结构1000中的存储器单元可以采用如上任一实施例所述的结构，例如，可以采用如图2相关实施例提供的存储器单元的结构。
如图5所示，M条第一位线和M条第一字线分别与阵列电路结构1000的M行一一对应，N条选择控制线和N条源线分别与阵列电路结构1000的N列一一对应，每条第一位线与该第一位线对应的一行存储器单元的第一位线端连接，每条第一字线与该第一字线对应的一行存储器单元的第一字线端连接，每条选择控制线与该选择控制线对应的一列存储器单元的选择控制端连接，每条源线与该源线对应的一列存储器单元中的源线端连接。
例如，第i条第一位线与阵列电路结构1000中的第i行存储器单元的第一位线端BLPi连接，第i条第一字线与阵列电路结构1000中的第i行存储器单元的第一字线端WLVPi连接，第j条源线与阵列电路结构1000中的第j列存储器单元的源线端SLj连接，第j条选择控制线与阵列电路结构1000中的第j列存储器单元的选择控制端WLpj连接，i为小于等于M的正整数，j为小于等于N的正整数。
当阵列电路结构1000中的存储器单元采用图2所示的结构时，由多个存储器单元构成的阵列电路的示意性结构图如图6所示。
例如，如图6所示的电路阵列结构1010，第i行存储器单元的所有第一开关元件的控制极均连接至第一字线端WLVPi(也即第i条第一字线WLVPi)，当第一字线WLVPi中施加开启信号时，可将第i行中的所有第一开关元件20导通。第j列的存储器单元的所有第二开关元件30的控制极均连接至选择控制端WLPj(也即第j条选择控制线WLPj)，当选择控制线WLPj中施加开启信号时，可将第j列中的所有第二开关元件30导通。
例如，多个存储器单元以阵列的形式构成一个阵列电路结构，从而可以并行地完成运算处理。例如，多个存储器单元中的每个在接收到对应的第一字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开，因此可以根据实际需要利用选择控制线和第一字线选定阵列电路结构中的一个或多个存储器单元进行运算，而不必开启不相关的其他存储器单元，提升了阵列电路结构的控制灵活性，并且可以实现仅在其中的部分源线端中存在计算电流，阵列电路执行计算时可以只利用部分源线端，降低了电路的功耗开销。同时，可以通过至少一个字线端来施加电压信号，使得计算结果较少地受到源线端的电压误差的影响，具有较高的计算准确度。
图7是本公开至少一个实施例提供的另一种阵列电路结构的示意图。
例如，如图7所示，阵列电路结构2000中的存储器单元可以采用如上实施例所述的结构，例如，可以采用如图3或图4相关实施例提供的存储器单元的结构。
例如，如图7所示，多条信号控制线包括M条第一位线、M条第一字线、N条选择控制线以及N条源线，此外，还包括M条第二位线和M条第二字线。
关于M条第一位线、M条第一字线、N条选择控制线以及N条源线的连接关系可以参考图5的相关描述，这里不再赘述。
例如，M条第二位线和M条第二字线分别与阵列电路结构的M行一一对应，每条第二位线与该第二位线对应的一行存储器单元中的第二位线端连接，每条第二字线与该第二字线对应的一行存储器单元中的第二字线端连接。
例如，如图7所示，第i条第二位线与阵列电路结构2000中的第i行存储器单元的第二位线端BLNi连接，第i条第二字线与阵列电路结构2000中的第i行存储器单元的第二字线端WLVNi连接。
当阵列电路结构2000中的存储器单元采用图3所示的结构时，由多个存储器单元构成的阵列电路的示意性结构图如图8A所示。当阵列电路结构2000中的存储器单元采用图4所示的结构时，由多个存储器单元构成的阵列电路的示意性结构图如图8B所示。
关于图8A的连接关系可以参考图3、图7的相关描述，关于图8B的连接关系可以参考图4、图7的相关描述，这里不再赘述。
例如，如图8A所示，当阵列电路结构2010中的存储器单元采用如图3所示的存储器单元200时，第一阻变器件101的第一端与第一位线端BLNi连接，第一开关元件201的控制极与第一字线端WLVPi连接，第二开关元件301的控制极和第四开关元件32的控制极均与选择控制端WLPi连接，第二阻变器件12的第一端与第二位线端BLNi连接，第三开关元件22的控制极与第二字线端WLVNi连接，第二开关元件301的第二极和第四开关元件32的第二极均与源线端SLj连接。
例如，如图8A所示，第i行存储器单元的所有第三开关元件22的控制极均连接至第二字线端WLVNi(也即第i条第二字线WLVNi)，即当该条第二字线中施加开启信号时，可将第i行中的所有第三开关元件22导通。第j列的第二存储器子单元120的所有第四开关元件32的控制极均连接至选择控制端WLPj(也即第j条选择控制线WLPj)，即当该条选择控制线中施加开启信号时，可将第j列的所有第四开关元件32导通。
例如，如图8B所示，当阵列电路结构2020中的存储器单元采用如图4所示的存储器单元300时，第一阻变器件102的第一端与第一位线端BLPi连接，第一开关元件202的控制极与第一字线端WLVPi连接，第二开关元件302的控制极与选择控制端WLPi连接，第三阻变器件13的第一端与第二位线端BLNi连接；第五开关元件23的控制极与第二字线端WLVPi连接，第二开关元件302的第二极和第五开关元件23的第二极均与源线端SLj连接。
例如，如图8B所示，第i行存储器单元的所有第五开关元件23的控制极均连接至第二字线端WLVNi(也即第i条第二字线WLVNi)，即当该条第二字线施加开启信号时，可将第i行中的所有第五开关元件23导通。
例如，多个存储器单元以阵列的形式构成一个阵列电路结构时，多个存储器单元中的每个在接收到对应的第一字线、第二字线以及选择控制线所施加的开启信号时被打开，因此可根据需要选定阵列电路结构中的一个或多个存储器单元进行运算，而不必开启不相关的其他存储器单元，并且可以实现仅在其中的部分源线端中存在计算电流，阵列电路执行计算时可以只利用部分源线端，提升了阵列电路结构的控制灵活性，降低了电路的功耗开销；同时，当第一位线和第二位线的输入信号极性相反时，可以实现存储器单元的负值权重，以执行更加丰富、复杂的运算处理。同时，可以通过至少一个字线端来施加电压信号，可以使得计算结果较少地受到源线端的电压误差的影响，具有较高的计算准确度。
本公开至少一实施例还提供一种数据处理方法。图9是本公开至少一个实施例提供的数据处理方法的示意图。
如图9所示，本公开至少一个实施例还提出一种数据处理方法，包括步骤S1和步骤S2。
S1：至少通过M条第一字线、N条选择控制线选择阵列电路结构中的至少一个存储器单元。
S2：对至少一个存储器单元执行数据处理操作，以利用至少一个存储器单元执行相应的数据处理。
例如，该数据处理方法可以适用于本公开任一实施例所述的阵列电路结构，例如，图5-图8B所示的阵列电路结构。
例如，在阵列电路结构为如图5所示的电路结构时，多个存储器单元中的每个在接收到对应的第一字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开。例如，步骤S1可以包括：针对至少一个存储器单元中的任一存储器单元，确定任一存储器单元所在的目标行及目标列；通过目标行对应的第一字线向目标行施加开启信号；通过目标列对应的选择控制线向目标列施加开启信号，以选择任一存储器单元。
例如，如图5所示，M条第一字线对应于阵列电路结构中的M行，N条选择控制线对应于阵列电路结构中的N列，对于需要开启的任一个存储器单元，首先确定其所位于的目标行和目标列，例如，该存储器单元位于第i行及第j列，则可以通过第i条第一字线向第一字线端WLVPi施加开启信号，以将存储器单元中的第一开关元件导通，通过向第j条选择控制线向选择控制端WLPj施加开启信号，可将存储器单元中的第二开关元件导通。由此，实现选择阵列电路中的一个或多个存储器单元处于开启状态，且多个存储器单元不限制为处于同一行或同一列，支持高阵列配置自由度、高计算准确度的存算一体技术的实现，并且可以实现利用N条源线中的部分源线，降低功耗开销。
例如，第一字线端WLVPi上施加的开启信号以及选择控制端WLPj上施加的开启信号可以为电压信号，例如，在施加开启信号至开关元件时，开关元件处于导通状态。例如，在除选中的存储器单元对应的第一字线、选择控制线以外的其他第一字线和选择控制线中不输入开启信号，使得除选中的存储器单元所在行及列以外的其他行及列的存储器单元中的开关元件处于关闭状态。
由此，该数据处理方法可以实现对阵列电路中的任意选定的存储器单元进行独立操控，可以减小与其他电路元件的控制关联，以降低整个运算阵列电路结构的功耗开销，使阵列电路结构具有较高的控制灵活性。
当然，由于各个存储器单元独立控制，也可以通过第一字线、选择控制线以矩阵形式选择阵列电路结构中的部分或全部存储器单元开启，并执行相应的数据处理操作。
例如，至少一个存储器单元排列为W行U列的阵列形式，W为正整数且小于等于M，U为正整数且小于等于N。步骤S1可以包括：通过排列为阵列形式的W行存储器单元对应的W条第一字线分别向W行施加开启信号，通过排列为阵列形式的U列存储器单元对应的U条选择控制线分别向U列施加开启信号，以选择至少一个存储器单元。
例如，如图5所示，对于需要以阵列形式开启的部分或全部存储器单元，首先需确定目标行和目标列。例如，该阵列形式可以表示为{Di,j|1≤X1≤i≤X2≤M,1≤Y1≤j≤Y2≤N}，也即选择阵列电路中第X1行到第X2行，以及第Y1列到第Y2列中的存储器单元，这里，X2-X1+1＝W，Y2-Y1+1＝U。例如，可通过第X1到X2行存储器单元对应的W条第一字线分别向第X1到X2行存储器单元的第一字线端施加开启信号，以将第X1到X2行存储器单元的第一开关元件导通，并通过第Y1到Y2列存储器单元对应的U条选择控制线分别向第Y1到Y2列存储器单元的选择控制端施加开启信号，以将第Y1到Y2列存储器单元的第二开关元件导通。X1、X2为正整数且小于等于M，Y1、Y2为正整数且小于等于N。
例如，在施加开启信号至开关元件时，开关元件处于导通状态。例如，在除选中的存储器单元对应的第一字线、选择控制线以外的其他第一字线和选择控制线中不输入开启信号，使得除选中的存储器单元所在行及列以外的其他行及列的存储器单元中的开关元件处于关闭状态。
由此，可以选中对图5所示出的阵列电路结构1000中的部分或全部存储器单元，以便于后续对其进行数据处理。
例如，数据处理操作可以包括置位操作、复位操作和读取操作。
例如，步骤S2可以包括：对所选择的至少一个存储器单元执行置位操作或复位操作。例如，置位操作包括使得阻变器件从第一阻态变为第二阻态，复位操作包括使得阻变器件从第二阻态变为第一阻态，阻变器件在第一阻态时的阻值大于在第二阻态时的阻值。
例如，参考图5，可以通过源线和第一位线向阻变器件施加电压，以改变阻变器件的阻态。例如，可以通过第一位线施加置位电压，以使得阻变器件处于低阻态；又例如，可以通过源线施加复位电压，以使得该阻变器件处于高阻态。例如，高阻态的电阻值为低阻态的电阻值100倍以上，例如1000倍以上。
通过第一字线和第一位线同时施加电压，可以使得阻变器件的电阻值越来越小，即阻变器件从高阻态变为低阻态，将使得阻变器件从高阻态变为低阻态的操作称为置位操作；通过第一字线和源线同时施加电压，可以使得阻变器件的电阻值越来越大，即阻变器件从低阻态变为高阻态，将使得阻变器件从低阻态变为高阻态的操作称为复位操作。
例如，阻变器件具有阈值电压，在输入电压幅度小于阻变器件的阈值电压时，不会改变阻变器件的电阻值(或电导值)。在这种情况下，可以通过输入小于阈值电压的电压，利用阻变器件的电阻值(或电导值)进行计算；可以通过输入大于阈值电压的电压，改变阻变器件的电阻值(或电导值)。
例如，在对阻变器件进行置位操作时，可以将第一字线的输入电压设置为2-5V(伏特)，例如，4V，例如在对阻变器件进行复位操作时，可以将第一字线的输入电压设置为2-5V，例如，4V。
例如，在对阻变器件进行置位操作时，可以将源线的输入电压设置为0到电源电压VDD的任意值，例如0V，在对阻变器件进行复位操作时，可以将源线的输入电压设置为2-5V，例如，5V。
例如，在对阻变器件进行置位操作时，可以将第一位线的输入电压设置为2-5V，例如，5V；例如在对阻变器件进行复位操作时，可以将第一位线的输入电压设置为0到电源电压VDD的任意值，例如，0V。
例如，步骤S2还可以包括：对所选择的至少一个存储器单元执行读取操作；其中，读取操作包括：向至少一个存储器单元对应的位线施加读取电压，读取存储器单元中的阻变器件产生的对应于阻变器件的阻值的读取电流。
当存储器单元处于计算模式时，存储器单元中的阻变器件处于可用于计算的导电状态，第一位线提供的输入电压不会改变阻变器件的电导值，此时，可以通过阵列电路结构执行乘和运算完成数据处理。
例如，当利用存储器单元执行读取操作时，可以将第一字线的输入电压设置为4-5V，例如，4V；例如，当第一字线不施加开启信号时，输入电压可设置为0V；例如，可以将源线的输入电压设置为0V，从而可以输出存储器单元的输出电流；例如，可以将第一位线的输入电压设置为0.1V-0.3V，例如0.2V，从而利用阵列电路结构可进行乘和运算的特性完成数据处理。
例如，在阵列电路结构为如图7所示的电路结构时，多条信号控制线包括M条第一字线、M条第二字线、M条第一位线、M条第二位线、N条源线以及N条选择控制线，多个存储器单元中的每个在接收到对应的第一字线和第二字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开。
例如，此时步骤S1可以包括：针对至少一个存储器单元中的任一存储器单元：确定任一存储器单元所在的目标行及目标列；通过目标行对应的第一字线向目标行施加开启信号；通过目标列对应的选择控制线向目标列施加开启信号；以及通过目标行对应的第二字线向目标行施加开启信号，以选择任一存储器单元。
例如，如图7所示，M条第一字线和M条第二字线对应于阵列电路结构中的M行，N条选择控制线对应于阵列电路结构中的N列，对于需要开启的任一个存储器单元，首先确定其所位于的目标行和目标列，例如，该存储器单元位于第i行及第j列，则可以通过第i条第一字线向第一字线端WLVPi施加开启信号，以将存储器单元中的第一开关元件导通，通过第i条第二字线向第二字线端WLVNi施加开启信号，以将存储器单元中的第三开关元件导通，通过向第j条选择控制线向选择控制端WLPj施加开启信号，可将存储器单元中的第二开关元件和第四开关元件导通。由此，实现选择阵列电路中的一个或多个存储器单元处于开启状态，且多个存储器单元不限制为处于同一行或同一列，支持高阵列配置自由度、高计算准确度的存算一体技术的实现，并且可以实现利用N条源线中的部分源线，降低功耗开销。
例如，如图7所示，由于各个存储器单元独立控制，也可以通过第一字线、第二字线、选择控制线以矩阵形式选择阵列电路结构中的部分或全部存储器单元开启，并执行相应的数据处理操作。
例如，至少一个存储器单元排列为W行U列的阵列形式，W为正整数且小于等于M，U为正整数且小于等于N。此时，步骤S1可以包括：通过排列为阵列形式的W行存储器单元对应的W条第一字线分别向W行施加开启信号；通过排列为阵列形式的U列存储器单元对应的U条选择控制线分别向U列施加开启信号；通过排列为阵列形式的W行存储器单元对应的W条第二字线分别向W行施加开启信号，以选择至少一个存储器单元。
例如，如图7所示，对于需要以阵列形式开启的部分或全部存储器单元，首先需确定目标行和目标列。例如，该阵列形式可以表示为{Di,j|1≤X3≤i≤X4≤M,1≤Y3≤j≤Y4≤N}，也即选择阵列电路中第X3行到第X4行，以及第Y3列到第Y4列中的存储器单元，这里，X4-X3+1＝W，Y4-Y3+1＝U。例如，可通过排列为阵列形式的第X3到X4行存储器单元对应的W条第一字线分别向第X3到X4行存储器单元的第一字线端施加开启信号，以将第X3到X4行存储器单元的第一开关元件导通，通过第Y3到Y4列存储器单元对应的U条选择控制线分别向第Y3到Y4列存储器单元的选择控制端施加开启信号，以将第Y3到Y4列存储器单元的第二开关元件和第四开关均导通，并通过第X3到X4行存储器单元对应的W条第二字线向第X3到X4行存储器单元的第二字线端施加开启信号，以将第X3到X4行存储器单元的第三开关元件均导通。
例如，在除选中的存储器单元对应的第一字线、第二字线以及选择控制线以外的其他第一字线、第二字线以及选择控制线中不输入开启信号，使得除选中的存储器单元所在行及列以外的其他行及列的存储器单元中的开关元件处于关闭状态。
由此，可选中对图7所示出的阵列电路结构2000中的部分或全部存储器单元，以便于后续对其进行数据处理。
例如，对于图7示出的阵列电路结构2000的数据处理操作也可以包括置位操作、复位操作和读取操作，关于向阻变器件施加信号的方式可参见上述实施例的相关说明，在此不作重复。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种存储器单元，包括：
至少一个阻变器件和至少两个开关元件，每个开关元件包括第一极、第二极以及控制极，
其中，所述至少一个阻变器件包括第一阻变器件，所述至少两个开关元件包括第一开关元件以及第二开关元件，
所述第一阻变器件的第一端与第一位线端连接；所述第一开关元件的第一极与所述第一阻变器件的第二端连接，所述第一开关元件的第二极与所述第二开关元件的第一极连接，所述第一开关元件的控制极与第一字线端连接；所述第二开关元件的第二极与源线端连接，所述第二开关元件的控制极与选择控制端连接。
2.根据权利要求1所述的存储器单元，其中，所述至少一个阻变器件还包括第二阻变器件，所述至少两个开关元件还包括第三开关元件和第四开关元件，
所述第二阻变器件的第一端与第二位线端连接；所述第三开关元件的第一极与所述第二阻变器件的第二端连接，所述第三开关元件的第二极与所述第四开关元件的第一极连接，所述第三开关元件的控制极与第二字线端连接；所述第四开关元件的第二极与所述源线端连接，所述第四开关元件的控制极与所述选择控制端连接。
3.根据权利要求1所述的存储器单元，其中，所述至少一个阻变器件还包括第三阻变器件，所述至少两个开关元件还包括第五开关元件，
所述第三阻变器件的第一端与第二位线端连接；所述第五开关元件的第一极与所述第三阻变器件的第二端连接，所述第五开关元件的第二极与所述源线端连接，所述第五开关元件的控制极与第二字线端连接。
4.根据权利要求1-3任一所述的存储器单元，其中，
所述阻变器件为阻变式存储器(RRAM)、Flash、SRAM、DRAM、PCRAM、MRAM、FeRAM中的任一种；
所述开关元件为晶体管。
5.一种阵列电路结构，包括：
多个阵列排布为M行N列的如权利要求1-4任一项所述的存储器单元；
多条信号控制线，包括：M条第一位线、M条第一字线、N条选择控制线以及N条源线，M和N为正整数；
所述M条第一位线和所述M条第一字线分别与所述M行一一对应，所述N条选择控制线和所述N条源线分别与所述N列一一对应，
每条第一位线与所述第一位线对应的一行存储器单元中的第一位线端连接，每条第一字线与所述第一字线对应的一行存储器单元中的第一字线端连接，每条选择控制线与所述选择控制线对应的一列存储器单元中的选择控制端连接，每条源线与所述源线对应的一列存储器单元中的源线端连接。
6.根据权利要求5所述的阵列电路结构，在所述存储器单元还包括所述第二阻变器件、所述第三开关元件以及所述第四开关元件的情况下，
所述第二阻变器件的第一端与第二位线端连接；所述第三开关元件的控制极与第二字线端连接；
所述多条信号控制线还包括M条第二位线和M条第二字线，所述M条第二位线和所述M条第二字线分别与所述M行一一对应，
每条第二位线与所述第二位线对应的一行存储器单元中的第二位线端连接，每条第二字线与所述第二字线对应的一行存储器单元中的第二字线端连接。
7.根据权利要求5所述的阵列电路结构，在所述阵列电路结构还包括所述第三阻变器件和所述第五开关元件的情况下，
所述第三阻变器件的第一端与第二位线端连接；所述第五开关元件的控制极与第二字线端连接；
所述多条信号控制线还包括M条第二位线和M条第二字线，所述M条第二位线和所述M条第二字线与分别所述M行一一对应，
每条第二位线与所述第二位线对应的一行存储器单元中的第二位线端连接，每条第二字线与所述第二字线对应的一行存储器单元中的第二字线端分别连接。
8.一种数据处理方法，用于如权利要求5-7任一项所述的阵列电路结构，所述数据处理方法包括：
至少通过所述M条第一字线、所述N条选择控制线选择所述阵列电路结构中的所述至少一个存储器单元；
对所述至少一个存储器单元执行数据处理操作，以利用所述至少一个存储器单元执行相应的数据处理。
9.根据权利要求8所述的数据处理方法，其中，所述多个存储器单元中的每个在接收到对应的第一字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开，
所述至少通过所述M条第一字线、所述N条选择控制线选择所述阵列电路结构中的所述至少一个存储器单元，包括：
针对所述至少一个存储器单元中的任一存储器单元：
确定所述任一存储器单元所在的目标行及目标列；
通过所述目标行对应的第一字线向所述目标行施加开启信号；
通过所述目标列对应的选择控制线向所述目标列施加开启信号，以选择所述任一存储器单元。
10.根据权利要求8所述的数据处理方法，其中，在所述多条信号控制线还包括M条第二字线的情况下，所述多个存储器单元中的每个在接收到对应的第一字线和第二字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开，
所述至少通过所述M条第一字线、所述N条选择控制线选择所述阵列电路结构中的所述至少一个存储器单元，包括：
针对所述至少一个存储器单元中的任一存储器单元：
确定所述任一存储器单元所在的目标行及目标列；
通过所述目标行对应的第一字线向所述目标行施加开启信号；
通过所述目标列对应的选择控制线向所述目标列施加开启信号；
通过所述目标行对应的第二字线向所述目标行施加开启信号，以选择所述任一存储器单元。
11.根据权利要求8所述的数据处理方法，其中，所述多个存储器单元中的每个在接收对应的第一字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开，
所述至少一个存储器单元排列为W行U列的阵列形式，W为正整数且小于等于M，U为正整数且小于等于N，
所述至少通过所述M条第一字线、所述N条选择控制线选择所述阵列电路结构中的所述至少一个存储器单元，包括：
通过排列为所述阵列形式的所述W行存储器单元对应的W条第一字线分别向所述W行施加开启信号，
通过排列为所述阵列形式的所述U列存储器单元对应的U条选择控制线分别向所述U列施加开启信号，以选择所述至少一个存储器单元。
12.根据权利要求8所述的数据处理方法，其中，在所述多条信号控制线还包括M条第二字线的情况下，所述多个存储器单元中的每个在接收对应的第一字线和第二字线所施加的开启信号以及对应的选择控制线所施加的开启信号时被打开，
所述至少一个存储器单元排列为W行U列的阵列形式，W为正整数且小于等于M，U为正整数且小于等于N，
所述至少通过所述M条第一字线、所述N条选择控制线选择所述阵列电路结构中的所述至少一个存储器单元，包括：
通过排列为所述阵列形式的所述W行存储器单元对应的W条第一字线分别向所述W行施加开启信号；
通过排列为所述阵列形式的所述U列存储器单元对应的U条选择控制线分别向所述U列施加开启信号；
通过排列为所述阵列形式的所述W行存储器单元对应的W条第二字线分别向所述W行施加开启信号，以选择所述至少一个存储器单元。
13.根据权利要求8-12任一项所述的数据处理方法，所述对所述至少一个存储器单元执行数据处理操作，以利用所述至少一个存储器单元执行相应的数据处理，包括：
对所选择的所述至少一个存储器单元执行置位操作或复位操作；
其中，所述置位操作包括使得所述阻变器件从第一阻态变为第二阻态，所述复位操作包括使得所述阻变器件从所述第二阻态变为所述第一阻态，所述阻变器件在所述第一阻态时的阻值大于在所述第二阻态时的阻值。
14.根据权利要求8-13任一项所述的数据处理方法，所述对所述至少一个存储器单元执行数据处理操作，以利用所述至少一个存储器单元执行相应的数据处理，还包括：
对所选择的所述至少一个存储器单元执行读取操作；
其中，所述读取操作包括：
向所述至少一个存储器单元对应的位线施加读取电压，读取所述存储器单元中的阻变器件产生的对应于所述阻变器件的阻值的读取电流。
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