JP2021518994A - 半導体層の上のグラフェン及びボロン窒化物ヘテロ構造デバイスの統合 - Google Patents

半導体層の上のグラフェン及びボロン窒化物ヘテロ構造デバイスの統合 Download PDF

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Abstract

マイクロ電子デバイス（１００）が、半導体材料（１０６）の上のゲートグラフェン構成要素（１０２）を含む。ゲートグラフェン構成要素（１０２）は、グラフェンの少なくとも１つの層を有するグラファイト層（１２６）を含む。グラファイト層（１２６）はチャネル領域（１２８）を有する。第１の接続（１３４）及び第２の接続（１３６）が、チャネル領域（１２８）に近接するグラファイト層（１２６）への電気的接続を成す。グラファイト層（１２６）は半導体材料（１０６）から隔離される。第１の導電型を有するバックゲート領域（１４２）が、チャネル領域（１２８）の下の半導体材料（１０６）に配置される。第１のコンタクトフィールド領域（１４４）及び第２のコンタクトフィールド領域（１４６）が、それぞれ、第１の接続（１３４）及び第２の接続（１３６）の下の半導体材料（１０６）内に配置される。第１のコンタクトフィールド領域（１４４）及び第２のコンタクトフィールド領域（１４６）のうちの少なくとも１つが、第２の、逆の導電型を有する。

Description

本願は概してマイクロ電子デバイスに関し、特にマイクロ電子デバイス内のグラフェンに関する。
グラフェンはマイクロ電子デバイスの有望な材料である。ゲート（gated）グラフェン構成要素のための一般的に提案されているアーキテクチャは、基板上にグラフェンを含むグラファイト層であり、グラフェン上に金属コンタクトを備え、これらコンタクト間のグラフェン内にチャネル領域を備える。このアーキテクチャは、チャネル領域内及びコンタクトの下のグラフェンのキャリア密度が制御されないことに悩まされている。チャネル領域におけるキャリア密度は、ゲートグラフェン構成要素を動作させるように変調され得、一方で、デバイスの寄生抵抗を低減するために、コンタクトの下の高キャリア密度を維持することが望ましい。トランジスタなどの他の構成要素を備えるマイクロ電子デバイスに統合され得る構造において、コンタクトの下のキャリア密度の独立した制御を達成することは困難であった。
例示のマイクロ電子デバイスは、半導体材料の上のゲートグラフェン構成要素を含む。ゲートグラフェン構成要素は、グラフェンの一つ又はそれ以上の層を含むグラファイト層を含む。グラファイト層は、チャネル領域と、チャネル領域に隣接する第１のコンタクト領域と、チャネル領域に隣接する第２のコンタクト領域とを有する。グラファイト層は半導体材料から隔離されている。第１の導電型を有するバックゲート領域が、チャネル領域の下の半導体材料内に配置される。第１のコンタクトフィールド領域が、グラファイト層の第１のコンタクト領域の下の半導体材料内に配置され、第２のコンタクトフィールド領域が、グラファイト層の第２のコンタクト領域の下の半導体材料内に配置される。第１のコンタクトフィールド領域及び第２のコンタクトフィールド領域の少なくとも一方が、第２の逆の導電型を有する。
ゲートグラフェン構成要素を含む例示のマイクロ電子デバイスの断面である。
例示の形成の方法の或る段階において示される、ゲートグラフェン構成要素を含むマイクロ電子デバイスの断面である。 例示の形成の方法の或る段階において示される、ゲートグラフェン構成要素を含むマイクロ電子デバイスの断面である。 例示の形成の方法の或る段階において示される、ゲートグラフェン構成要素を含むマイクロ電子デバイスの断面である。 例示の形成の方法の或る段階において示される、ゲートグラフェン構成要素を含むマイクロ電子デバイスの断面である。 例示の形成の方法の或る段階において示される、ゲートグラフェン構成要素を含むマイクロ電子デバイスの断面である。 例示の形成の方法の或る段階において示される、ゲートグラフェン構成要素を含むマイクロ電子デバイスの断面である。 例示の形成の方法の或る段階において示される、ゲートグラフェン構成要素を含むマイクロ電子デバイスの断面である。 例示の形成の方法の或る段階において示される、ゲートグラフェン構成要素を含むマイクロ電子デバイスの断面である。 例示の形成の方法の或る段階において示される、ゲートグラフェン構成要素を含むマイクロ電子デバイスの断面である。
図面は一定の縮尺で描いてはいない。幾つかの行為又は事象が、異なる順で及び／又は他の行為又は事象と同時に起こり得るので、本記載は行為又は事象の例示される順によって限定されない。また、幾つかの例示される行為又は事象は、本記載に従った手法を実装するために任意選択である。
マイクロ電子デバイスが、グラフェンの一つ又はそれ以上の層を含むグラファイト層を有するゲートグラフェン構成要素を含む。グラファイト層は、チャネル領域と、チャネル領域に隣接する第１のコンタクト領域と、チャネル領域に隣接する第２のコンタクト領域とを含む。グラフェンは、チャネル領域から第１のコンタクト領域及び第２のコンタクト領域内へ延在する。グラファイト層は、半導体材料の上に配置され、半導体材料から隔離されている。グラファイト層の下の半導体材料は、チャネル領域の下のバックゲート領域と、第１のコンタクト領域の下の第１のコンタクトフィールド領域と、第２コンタクト領域の下の第２コンタクトフィールド領域とを有する。バックゲート領域は第１の導電型を有し、第１のコンタクトフィールド領域及び第２のコンタクトフィールド領域の少なくとも一方が、第２の逆の導電型を有する。ゲートグラフェン構成要素は、バックゲート領域とは反対側の、チャネル領域の上のゲートを含む。グラファイト層への電気的接続は、第１のコンタクト領域と第２のコンタクト領域において行われる。
頂部、底部、前、後ろ、〜の上、〜の上方、〜の下、及び〜より下などの用語が本記載において用いられ得る。これらの用語は、構造又は要素の位置又は向きを限定するものではなく、構造又は要素間の空間的な関係を提供するものである。
本記載において、或る要素が別の要素「上に」あると称される場合、それは他の要素の直接上に存在してもよいし、又は介在する要素が存在してもよい。同様に、或る要素が別の要素に「隣接する」と称される場合、それは他の要素に直接隣接していてもよいし、又は介在する要素が存在していてもよい。
図１は、ゲートグラフェン構成要素１０２を含む例示のマイクロ電子デバイス１００の断面である。マイクロ電子デバイス１００は、シリコン又は主にシリコン、シリコンカーバイド、ガリウムヒ化物、ガリウム窒化物、又は同様のものなどの半導体材料１０６を有する基板１０４を含む。基板１０４は、半導体ウェハの一部、例えば、場合によってはエピタキシャル層を有する単結晶シリコンウェハ、又はＳＯＩ（silicon on insulator）ウェハであってもよい。この例の幾つかのバージョンにおいて、図１に示されるように、半導体材料１０６はｐ型であり得る。他のバージョンにおいて、半導体材料１０６はｎ型であってもよい。ゲートグラフェン構成要素１０２に加えて、この例のマイクロ電子デバイス１００は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ１０８及びｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ１１０を含む。
任意選択のグラフェン構成要素ウェル１１２が、ゲートグラフェン構成要素１０２の下の半導体材料１０６内にあり得る。この例の幾つかのバージョンにおいて、グラフェン構成要素ウェル１１２は、図１で示されるように、ｐ型であり得る。他のバージョンにおいて、グラフェン構成要素ウェル１１２はｎ型であってもよい。この例では、ｐ型ウェル１１４が、ＮＭＯＳトランジスタ１１０の下の半導体材料１０６内にある。グラフェン構成要素ウェル１１２がｐ型であるこの例のバージョンでは、同時に形成される結果、グラフェン構成要素ウェル１１２内のｐ型ドーパントの分布は、ｐ型ウェル１１４内のｐ型ドーパントの分布に実質的に等しくなり得る。同様に、この例では、ｎ型ウェル１１６が、ＰＭＯＳトランジスタ１０８の下の半導体材料１０６内にある。グラフェン構成要素ウェル１１２がｎ型であるこの例のバージョンでは、同時に形成される結果、グラフェン構成要素ウェル１１２内のｎ型ドーパントの分布が、ｎ型ウェル１１６内のｎ型ドーパントの分布に実質的に等しくなり得る。
この例のゲートグラフェン構成要素１０２は、半導体材料１０６の上に隔離誘電体層１１８を含む。隔離誘電体層１１８は、例えば、二酸化シリコン、ハフニウム酸化物、タンタル酸化物、又はジルコニウム酸化物を含み得、２ナノメートル〜１０ナノメートルの厚みを有し得る。ＰＭＯＳトランジスタ１０８はＰＭＯＳゲート誘電体層１２０を含み、ＮＭＯＳトランジスタ１１０はＮＭＯＳゲート誘電体層１２２を含む。隔離誘電体層１１８は、同時に形成される結果、ＰＭＯＳゲート誘電体層１２０及びＮＭＯＳゲート誘電体層１２２のうちの少なくとも１つと実質的に等しい組成と厚みとなり得る。
ゲートグラフェン構成要素１０２は、隔離誘電体層１１８の上の下側六方晶ボロン窒化物（ｈＢＮ）層１２４を含み得る。ゲートグラフェン構成要素１０２は、下側ｈＢＮ層１２４上のグラファイト層１２６を含む。グラファイト層１２６はグラフェンの一つ又はそれ以上の層を含み、ベルナル構成を有し得、すなわち、グラフェンの各原子層が、直上及び直下の原子層からオフセットされ得る。グラファイト層１２６は、チャネル領域１２８と、チャネル領域１２８に隣接する第１のコンタクト領域１３０と、チャネル領域１２８に隣接する第２のコンタクト領域１３２とを有する。
ゲートグラフェン構成要素１０２は、第１のコンタクト領域１３０内のグラファイト層１２６上の第１の接続１３４と、第２のコンタクト領域１３２内のグラファイト層１２６上の第２の接続１３６とを含む。第１の接続１３４及び第２の接続１３６は、銅、ニッケルなどの、ｈＢＮ及びグラフェンの沈殿に適した、一つ又はそれ以上の金属性要素を含み得る。第１の接続１３４及び第２の接続１３６の各々の上に障壁金属キャップ１３８が配置され得る。障壁金属キャップ１３８は、チタン窒化物、又は窒化タンタルなどの、ボロン及び窒素の拡散を低減する一つ又はそれ以上の材料を含み得る。障壁金属キャップ１３８の厚みは、例えば、１０ナノメートル〜１００ナノメートルとし得る。この例のゲートグラフェン構成要素１０２は、チャネル領域１２８内のグラファイト層１２６上のパターン化されたｈＢＮ層１４０を含み得る。
半導体材料１０６は、チャネル領域１２８の下のバックゲート領域１４２を含む。バックゲート領域１４２は第１の導電型を有する。この例の幾つかのバージョンにおいて、第１の導電型は、図１に示されるように、ｐ型であり得る。他のバージョンにおいて、第１の導電型はｎ型であってもよい。半導体材料１０６は更に、第１のコンタクト領域１３０の下の第１のコンタクトフィールド領域１４４を含み、第２のコンタクト領域１３２の下の第２のコンタクトフィールド領域１４６を含む。第１のコンタクトフィールド領域１４４及び第２のコンタクトフィールド領域１４６のうちの少なくとも１つが、第１の導電型とは反対の第２の導電型を有する。この例の幾つかのバージョンにおいて、第１のコンタクトフィールド領域１４４及び第２コンタクトフィールド領域１４６は、共に第２の導電型を有し得る。第１の導電型がｐ型であるこの例のバージョンでは、第１のコンタクトフィールド領域１４４及び第２のコンタクトフィールド領域１４６は、図１に示されるように、両方ともｎ型であり得る。第１の導電型がｎ型であるこの例のバージョンでは、第１のコンタクトフィールド領域１４４及び第２のコンタクトフィールド領域１４６の両方がｐ型であり得る。第１のコンタクトフィールド領域１４４は１×１０１９ｃｍ-３よりも大きい平均ドーパント密度を有し得、これはマイクロ電子デバイス１００のオペレーションの間、第１の接続１３４に対してバイアスが第１のコンタクトフィールド領域１４４に印加されるときの第１のコンタクトフィールド領域１４４のデプリーションを低減し得、これは第１のコンタクトフィールド領域１４４における電界の増大を可能にし得、第１のコンタクトフィールド領域１４４におけるキャリア密度を有利に増大させることができる。同様に、第２のコンタクトフィールド領域１４６は、１×１０１９ｃｍ-３より大きい平均ドーパント密度を有し得、同様の利点が得られる。
半導体材料１０６は、任意選択で、グラフェン構成要素ウェル１１２に接するウェルタップ領域１４８を含み得る。ウェルタップ領域１４８はグラフェン構成要素ウェル１１２と同じ導電型を有し得、より高い平均ドーパント密度を有し、グラフェン構成要素ウェル１１２を介してバックゲート領域１４２に低抵抗接続を提供することができる。
ＰＭＯＳトランジスタ１０８は、半導体材料１０６においてｐ型ソース領域１５０及びｐ型ドレイン領域１５２を含む。第１のコンタクトフィールド領域１４４又は第２のコンタクトフィールド領域１４６がｐ型であるこの例のバージョンでは、同時に形成される結果、ｐ型であるこの第１のコンタクトフィールド領域１４４又は第２のコンタクトフィールド領域１４６が、ｐ型ソース領域１５０のドーパント分布に実質的に等しいドーパント分布を有し得る。ＮＭＯＳトランジスタは、ｎ型ソース領域１５４及びｎ型ドレイン領域１５６を含む。第１のコンタクトフィールド領域１４４又は第２のコンタクトフィールド領域１４６がｎ型であるこの例のバージョンにおいて、同時に形成される結果、ｎ型であるこの第１のコンタクトフィールド領域１４４又は第２のコンタクトフィールド領域１４６が、ｎ型ソース領域１５４のドーパント分布に実質的に等しいドーパント分布を有し得る。
この例のゲートグラフェン構成要素１０２は、第１の接続１３４及び第２の接続１３６の横方向表面上に、コンタクトスペーサ１５８を含み得る。コンタクトスペーサ１５８は、二酸化シリコン、シリコン窒化物、シリコンオキシナイトライドなどを含み得る。ゲートグラフェン構成要素１０２は、チャネル領域１２８の上のパターン化されたｈＢＮ層１４０上のゲート誘電体層１６０を含む。ゲート誘電体層１６０は、二酸化シリコン、シリコン窒化物、シリコンオキシナイトライド、アルミニウム酸化物、ボロン窒化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、又は他の誘電性材料を含み得る。ゲート誘電体層１６０は、例えば、１ナノメートル〜２０ナノメートルの厚みを有し得る。ゲートグラフェン構成要素１０２は、チャネル領域１２８の上のゲート誘電体層１６０上のゲート１６２を含む。ゲート１６２は、多結晶シリコン、アルミニウム、銅、チタン、チタン窒化物、タンタル、窒化タンタル、金属シリサイド、又は他の導電性材料を含み得る。ゲート１６２は、コンタクトスペーサ１５８によって第１の接続１３４及び第２の接続１３６から電気的に絶縁されている。
ＰＭＯＳトランジスタ１０８は、ＰＭＯＳゲート誘電体層１２０の上のＰＭＯＳゲート１６４を含み、ＰＭＯＳゲート１６４の横表面上にＰＭＯＳゲートスペーサ１６６を含み得る。ＮＭＯＳトランジスタ１１０は、ＮＭＯＳゲート誘電体層１２２の上にＮＭＯＳゲート１６８を含み、ＮＭＯＳゲート１６８の横方向表面上にＮＭＯＳゲート１７０を含み得る。
マイクロ電子デバイス１００は、例えば、第１のコンタクトフィールド領域１４４、第２のコンタクトフィールド領域１４６、ウェルタップ領域１４８、ｎ型ソース領域１５４、ｎ型ドレイン領域１５６、ｐ型ソース領域１５０、ｐ型ドレイン領域１５２、ＮＭＯＳゲート１６８、及びＰＭＯＳゲート１６４の一部を含む、マイクロ電子デバイス１００上の露出された半導体材料上の金属シリサイド１７２を含み得る。金属シリサイド１７２は、マイクロ電子デバイス１００の構成要素に低抵抗接続を提供することができる。ゲートグラフェン構成要素１０２、ＰＭＯＳトランジスタ１０８、及びＮＭＯＳトランジスタ１１０を含む、マイクロ電子デバイス１００における構成要素は、フィールド酸化物１７４によって横方向に分離され得る。フィールド酸化物１７４は、図１に描かれているように、シャロートレンチアイソレーション（ＳＴＩ）構造を有していてもよく、又はシリコンの局所酸化（ＬＯＣＯＳ）構造を有していてもよい。マイクロ電子デバイス１００における構成要素を横方向に分離するための他の構造もこの例の範囲内にある。
ゲートグラフェン構成要素１０２、ＰＭＯＳトランジスタ１０８、及びＮＭＯＳトランジスタ１１０を含む、マイクロ電子デバイス１００における基板１０４及び構成要素の上に、誘電体層１７６が配置され得る。誘電体層１７６は、プレメタル誘電体（ＰＭＤ）層であり得、ＰＭＤ層は、誘電性材料の一つ又はそれ以上のサブ層を含み得、これは、例えばシリコン窒化物のＰＭＤライナー、オルトケイ酸テトラエチル（ＴＥＯＳ）及びオゾンを用いる高密度プラズマ又は化学気相成長（ＣＶＤ）プロセスによって形成される二酸化シリコンベース材料の層、リン珪酸ガラス（ＰＳＧ）又はボロンリン珪酸ガラス（ＢＰＳＧ）などの二酸化シリコンベース材料の層、及び、シリコン窒化物、シリコンオキシナイトライド、シリコンカーバイド、又はシリコンカーバイド窒化物のキャップ層とし得る。誘電体層１７６のための他の構造及び組成もこの例の範囲内にある。
コンタクト１７８が、ゲートグラフェン構成要素１０２、ＰＭＯＳトランジスタ１０８、及びＮＭＯＳトランジスタ１１０を含む、マイクロ電子デバイス１００の構成要素への電気的接続を成すために、存在する場合には金属シリサイド１７２上の、誘電体層１７６を介して配置される。コンタクト１７８は、チタンの接着ライナー、チタン窒化物の障壁ライナー、及びタングステンのコア金属を含み得る。コンタクト１７８のための他の構造及び組成もこの例の範囲内にある。半導体材料１０６へのコンタクトは、ゲートグラフェン構成要素１０２、ＰＭＯＳトランジスタ１０８、及びＮＭＯＳトランジスタ１１０を含む、マイクロ電子デバイス１００の構成要素とは反対の、基板１０４の裏面上の基板１０４上の裏側コンタクト１８０によって行われ得る。この例の別のバージョンにおいて、コンタクト１７８は、相互接続又は他の電気的接続で置換され得る。
マイクロ電子デバイス１００のオペレーションの間、第１のコンタクトフィールド領域１４４、第２のコンタクトフィールド領域１４６、バックゲート領域１４２、及びゲート１６２はいずれも、第１のコンタクト領域１３０、第２のコンタクト領域１３２、及びチャネル領域１２８において所望のキャリア密度を提供するように独立してバイアスされ得る。第１の接続１３４及び第２の接続１３６は、チャネル領域１２８におけるグラフェン層１２６において所望の電界を提供するように互いに対してバイアスされ得る。バックゲート領域１４２及びゲート１６２は、チャネル領域１２８を通る電流フローを制御するようにバイアスされ得る。バックゲート領域１４２は、例えば、グラフェン構成要素ウェル１１２を含むこの例のバージョンにおいて、又は基板１０４がＳＯＩ構造を有するバージョンにおいて、ウェルタップ領域１４８を介してバイアスされ得る。グラフェン構成要素ウェルを有さないこの例のバージョンにおいて、バックゲート領域１４２は、裏側コンタクト１８０を介してバイアスされ得る。バックゲート領域１４２とは独立して第１のコンタクトフィールド領域１４４及び第２のコンタクトフィールド領域１４６にバイアスをかけることにより、チャネル領域１２８におけるキャリア密度とは無関係に、第１のコンタクト領域１３０及び第２のコンタクト領域１３２における高キャリア密度を可能にすることができ、これにより、ゲートグラフェン構成要素１０２の総抵抗を有利に低減することができる。
図２Ａ〜図２Ｉは、例示の形成の方法の種々の段階において描かれた、ゲートグラフェン構成要素２０２を含むマイクロ電子デバイス２００の断面である。図２Ａを参照すると、マイクロ電子デバイス２００は、シリコン、シリコンカーバイド、ガリウムヒ化物、ガリウム窒化物等などの半導体材料２０６を有する基板２０４を含む。基板２０４は、半導体ウェハ、ＳＯＩウェハ、又は別の半導体含有基板であり得る。半導体材料２０６は、図２Ａに示されるようにｐ型であってもよく、又はｎ型であってもよい。基板２０４は、ゲートグラフェン構成要素２０２のためのエリア、ＰＭＯＳトランジスタ２０８のためのエリア、及びＮＭＯＳトランジスタ２１０のためエリアを含む。
フィールド酸化物２７４が基板２０４に形成され得る。フィールド酸化物２７４は、例えば、ＳＴＩプロセス又はＬＯＣＯＳプロセスによって形成され得る。例示のＳＴＩのプロセスが、基板２０４の上にシリコン窒化物のＣＭＰ停止層を形成すること、ＣＭＰ停止層を介して基板２０４内に隔離トレンチをエッチングすること、及び、ＴＥＯＳを用いるプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセス、高密度プラズマ（ＨＤＰ）プロセス、ＴＥＯＳ及びオゾンを用いる高アスペクト比プロセス（ＨＡＲＰ）、シランを用いる常圧化学気相成長（ＡＰＣＶＤ）プロセス、又は、ジクロロシランを用いる低圧化学気相成長（ＳＡＣＶＤ）プロセスを用いて、隔離トレンチを二酸化シリコンで充填することを含む。過剰な二酸化シリコンが、酸化物化学機械研磨（ＣＭＰ）プロセスによってＣＭＰ停止層の上から除去され、フィールド酸化物２７４が残される。例示のＬＯＣＯＳのプロセスが、基板２０４の上のＬＯＣＯＳパッド酸化物の層の上にシリコン窒化物マスク層を形成することを含む。シリコン窒化物マスク層は、フィールド酸化物２７４のためのエリアにおいて除去されて、ＬＯＣＯＳパッド酸化物が露出される。熱酸化により、シリコン窒化物マスク層によって露出されたエリアに二酸化シリコンが形成されて、フィールド酸化物２７４を形成する。その後、シリコン窒化物マスク層が除去され、フィールド酸化物２７４は適所に残される。
ＰＭＯＳトランジスタ２０８のためのエリアにおける基板２０４においてｎ型ウェル２１６が形成され得る。ｎ型ウェル２１６は、１５０キロエレクトロンボルト（ｋｅＶ）〜４５０ｋｅＶのエネルギーで、１×１０１２ｃｍ-２〜１×１０１４ｃｍ-２の累積ドーズ量で、一つ又はそれ以上の注入工程で半導体材料２０６内にリンなどのｎ型ドーパントを注入すること、及びその後続く、熱アニール及び活性化オペレーションによって、形成され得る。
ＮＭＯＳトランジスタ２１０のためのエリアの基板２０４においてｐ型ウェル２１４が形成され得る。ｐ型ウェル２１４は、５０キロエレクトロンボルト（ｋｅＶ）〜２５０ｋｅＶのエネルギーで、１×１０１２ｃｍ-２〜１×１０１４ｃｍ-２の累積ドーズ量で、一つ又はそれ以上の注入工程で半導体材料２０６にボロンなどのｐ型ドーパントを注入すること、及びその後続く、熱アニール及び活性化オペレーションによって、形成され得る。
ゲートグラフェン構成要素２０２のためのエリアにおける基板２０４においてグラフェン構成要素ウェル２１２が形成され得る。この例では、グラフェン構成要素ウェル２１２はｐ型であり得、ｐ型ウェル２１４と同時に形成され得る。あるいは、グラフェン構成要素ウェル２１２はｎ型であってもよく、ｎ型ウェル２１６と同時に形成され得る。ｐ型ウェル２１４又はｎ型ウェル２１６と同時にグラフェン構成要素ウェル２１２を形成することは、グラフェン構成要素ウェル２１２を別々に形成する場合と比較して、マイクロ電子デバイス２００の製造コスト及び複雑度を好都合に低減し得る。
ＰＭＯＳトランジスタ２０８のためのエリアの基板２０４上にＰＭＯＳゲート誘電体層２２０が形成される。ＮＭＯＳトランジスタ２１０のためのエリアにおける基板２０４上にＮＭＯＳゲート誘電体層２２２が形成される。ゲートグラフェン構成要素２０２のためのエリアにおける基板２０４上に隔離誘電体層２１８が形成される。グラフェン構成要素ウェル２１２への接続のためのエリアにおける基板２０４上に犠牲酸化物層２８２が形成され得る。ＰＭＯＳゲート誘電体層２２０、ＮＭＯＳゲート誘電体層２２２、隔離誘電体層２１８、及び犠牲酸化物層２８２は、二酸化シリコン、シリコンオキシナイトライド、アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物ジルコニウム酸化物、又はゲート誘電体層に適した他の誘電性材料を含み得、１ナノメートルから１０ナノメートルの厚さであり得る。層２２０、２２２、２１８、及び２８２を別々に形成することに比べて、マイクロ電子デバイス２００の製造コスト及び複雑度を有利に低減するように、ＰＭＯＳゲート誘電体層２２０、ＮＭＯＳゲート誘電体層２２２、隔離誘電体層２１８、及び犠牲酸化物層２８２の任意の組み合わせが同時に形成され得る。
図２Ｂを参照すると、ＰＭＯＳゲート２６４が、ＰＭＯＳゲート誘電体層２２０上に形成される。ＮＭＯＳゲート２６８が、ＮＭＯＳゲート誘電体層２２２上に形成される。ＰＭＯＳゲート２６４の一部又は全てが、ＮＭＯＳゲート２６８の一部又は全てと同時に形成され得る。ＰＭＯＳゲート２６４が形成された後、ＰＭＯＳトランジスタ２０８のｐ型ソース／ドレイン拡張部を形成するために、ＰＭＯＳゲート２６４に近接する基板２０４内にｐ型ドーパントが注入され得る。ｎ型ドーパントは、ＰＭＯＳゲート２６４が形成された後、ＰＭＯＳゲート２６４の下に中途まで延在して基板２０４内に注入され得、ＰＭＯＳトランジスタ２０８のｎ型ハロー領域を形成し得る。同様に、ＮＭＯＳゲート２６８が形成された後、ｎ型ドーパントが、ＮＭＯＳゲート２６８に近接する基板２０４に注入されて、ＮＭＯＳトランジスタ２１０のｎ型ソース／ドレイン延長部が形成され得る。ｐ型ドーパントは、ＮＭＯＳゲート２６８が形成された後、ＮＭＯＳゲート２６８下に中途まで延在して基板２０４内に注入され得、ＮＭＯＳトランジスタ２１０のｐ型ハロー領域が形成され得る。
その後、ＰＭＯＳゲート側壁スペーサ２６６がＰＭＯＳゲート２６４の横方向表面上に形成され、ＮＭＯＳゲート側壁スペーサ２７０がＮＭＯＳゲート２６８の横方向表面上に形成される。ＰＭＯＳゲート側壁スペーサ２６６の一部又は全てが、ＮＭＯＳゲート側壁スペーサ２７０の一部又は全てと同時に形成され得る。ＰＭＯＳゲート側壁スペーサ２６６及びＮＭＯＳゲート側壁スペーサ２７０は、二酸化シリコン又はシリコン窒化物などの、一つ又はそれ以上の層の誘電性材料を含み得る。
その後、ＰＭＯＳトランジスタ２０８のためのエリアにおいて、及びグラフェン構成要素ウェル２１２への接続のためのエリアにおいて、ボロン及び任意選択でガリウム又はインジウムなどの追加のｐ型ドーパントが、基板２０４内に注入される。その後、基板２０４は、注入されたｐ型ドーパントを活性化するためにアニールされて、ＰＭＯＳトランジスタ２０８のためのエリアの基板２０４にｐ型ソース領域２５０とｐ型ドレイン領域２５２を形成し、グラフェン構成要素ウェル２１２への接続のためのエリアの基板２０４にウェルタップ領域２４８を形成する。追加のｐ型ドーパントは、１×１０１４ｃｍ-２〜１×１０１６ｃｍ-２の累積ドーズ量で注入され得、ｐ型ソース領域２５０及びｐ型ドレイン領域２５２における１×１０１９ｃｍ-３より大きい平均ドーパント密度を提供し得る。
ゲートグラフェン構成要素２０２のためのエリアにおける第１のコンタクトフィールド領域及び第２のコンタクトフィールド領域のためのエリアを露出させるように、及び、ＮＭＯＳトランジスタ２１０のためのエリアを露出させるように、並びに、ゲートグラフェン領域２０２のためのエリア、ＰＭＯＳトランジスタ２０８のためのエリア、及びグラフェン構成要素ウェル２１２への接続のためのエリアにおける基板２０４におけるバックゲート２４２のためのエリアを覆うように、注入マスク２８４が基板２０４の上に形成される。注入マスク２８４は、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得、有機底部反反射被覆（ＢＡＲＣ）などの反反射材料を更に含み得る。リン、砒素、及び任意選択でアンチモンなどの追加のｎ型ドーパント２８６が、注入マスク２８４によって露出された基板２０４内に注入され得る。追加のｎ型ドーパント２８６は、１×１０１４ｃｍ-２〜１×１０１６ｃｍ-２の累積ドーズ量で、２ｋｅＶ〜４０ｋｅＶのエネルギーで、一つ又はそれ以上の注入工程において注入され得る。注入されたｎ型ドーパント２８６は、ＮＭＯＳトランジスタ２１０のためのエリアにおいてソース注入領域２８８及びドレイン注入領域２９０を形成し、ゲートグラフェン構成要素２０２のためのエリアにおいて第１のコンタクトフィールド注入領域２９２及び第２のコンタクトフィールド注入領域２９４を形成する。追加のｎ型ドーパント２８６を１×１０１４ｃｍ-２〜１×１０１６ｃｍ-２の累積ドーズ量で注入すると、１×１０１９ｃｍ-３の平均ドーパント密度が提供され得、これは、図１に関して開示された利点を得ることができる。
その後、注入マスク２８４が除去される。注入マスク２８４は、例えば、アッシャープロセスにおいて酸素ラジカルに曝露することによって除去され得る。酸素ラジカルへの曝露からの残留物は、過酸化水素及び水酸化アンモニウムの水性混合物などの湿式洗浄プロセスによって除去され得る。
図２Ｃを参照すると、熱アニールプロセスが行なわれる。熱アニールプロセスでは、図２Ｂのソース注入領域２８８、ドレイン注入領域２９０、第１のコンタクトフィールド注入領域２９２、及び第２のコンタクトフィールド注入領域２９４における基板２０４をアニールし、ソース注入領域２８８、ドレイン注入領域２９０、第１のコンタクトフィールド注入領域２９２、及び第２のコンタクトフィールド注入領域２９４における注入されたｎ型ドーパントを活性化して、ＮＭＯＳトランジスタ２１０のためのエリアにおける基板２０４においてｎ型ソース領域２５４及びｎ型ドレイン領域２５６を形成し、ゲートグラフェン構成要素２０２のためのエリアにおける基板２０４において第１のコンタクトフィールド領域２４４及び第２のコンタクトフィールド領域２４６を形成する。第１のコンタクトフィールド領域２４４及び第２のコンタクトフィールド領域２４６は、バックゲート領域２４２に近接している。
第１の金属層２９６が、隔離誘電体層２１８上に形成され得る。第１の金属層２９６は、例えば、コバルト、ニッケル、銅、ルテニウム、ロジウム、パラジウム、銀、レニウム、イリジウム、プラチナ、金、又はそれらの任意の組み合わせの、後続のｈＢＮ層の沈殿に適した、一つ又はそれ以上の金属を含む。これらの金属は、網羅的な一覧ではなく、例として提供されている。第１の金属層（２９６）は、同質の合金、又は、２つ又はそれ以上の異なる金属の混合物を含み得る。第１の金属層（２９６）は、例えば、銅／ニッケル／銅スタックなど、異なる金属を有する２つ又はそれ以上の層の層状構造を含み得る。第１の金属層（２９６）は、例えば、スパッタプロセス、蒸着プロセス、ＣＶＤプロセス、有機金属化学気相成長（ＭＯＣＶＤ）プロセス、又は原子層堆積（ＡＬＤ）プロセスによって形成され得る。第１の金属層２９６の厚みは、隔離誘電体層２１８上へのｈＢＮ層の沈殿に適しており、そのため、第１の金属層２９６の組成に基づいて選択され得る。例えば、第１の金属層２９６は、５０ナノメートル〜５００ナノメートルの厚みを有し得る。第１の金属層２９６は、図２Ｃに描かれているように、ゲートグラフェン構成要素２０２のためのエリアの上のみに延在するようにパターン化され得る。あるいは、第１の金属層２９６は、基板２０４全体にわたって延在してもよい。
図２Ｃにおいて「ボロン」として示されるボロンは、例えば４００℃〜８００℃など、第１の金属層２９６におけるボロン及び窒素の拡散、並びに、ｈＢＮ層の隔離誘電体層２１８上への沈殿に適した温度で、第１の金属層２９６におけるボロンの飽和状態を形成するのに充分な量で第１の金属層２９６内に導入され得る。図２Ｃにおいて「窒素」として示される窒素は、ボロン及び窒素の拡散、並びに隔離誘電体層２１８上へのｈＢＮ層の沈殿に適した同じ温度で、第１の金属層２９６における窒素の飽和状態を形成するのに充分な量で第１の金属層２９６内に導入され得る。ボロン及び窒素は、例えば、イオン注入、高温でのボロン含有気体試薬及び窒素含有気体試薬への曝露、又は第１の金属層２９６上のボロン窒化物層の堆積を含む、いくつかの方法の任意のものによって、第１の金属層２９６内に導入され得る。
ゲート制御グラフェン構成要素２０２のためのエリアの外にある、ＰＭＯＳトランジスタ２０８及びＮＭＯＳトランジスタ２１０のためのエリアを含む、マイクロ電子デバイス２００のためのエリアは、二酸化シリコンの遮蔽層（図示せず）又は他の材料などによって、図２Ｃ及び後続の工程に関して開示されるプロセスオペレーションから遮蔽され得る。遮蔽層は、ゲートグラフェン構成要素２０２が形成された後に除去され得る。ゲートグラフェン構成要素２０２のためのエリアの外にあるマイクロ電子デバイス２００のためのエリアを保護する他の方法もこの例の範囲内である。
図２Ｄを参照すると、第１の金属層２９６は、ボロン及び窒素が飽和状態に達する温度まで加熱され得る。第１の金属層２９６は、図２Ｄに示すように第１の放射熱プロセス２９８によって、ホットプレートプロセスによって、ファーネスプロセスによって、又は他の加熱プロセスによって加熱され得る。第１の金属層２９６はその後冷却されて、ボロン及び窒素が第１の金属層２９６の表面へ拡散し、下側ｈＢＮ層２２４が隔離誘電体層２１８上に沈殿する。下側ｈＢＮ層２２４は、例えば、１〜５原子層の厚さとし得る。上側ｈＢＮ層３００も、下側ｈＢＮ層２２４とは反対の第１の金属層２９６の頂部表面上に沈殿され得る。上側のｈＢＮ層３００は、第１の金属層２９６とは別に、又は第１の金属層２９６と共に、除去され得る。
図２Ｅを参照すると、下側ｈＢＮ層２２４上に第２の金属層３０２が配置され得る。この例の幾つかのバージョンにおいて、第２の金属層３０２は、図２Ｄの第１の金属層２９６であり得る。他のバージョンにおいて、第２の金属層３０２は、第１の金属層２９６の一部を含み得、任意選択で追加の金属を含み得る。さらなるバージョンにおいて、第１の金属層２９６は、第２の金属層３０２を形成する前に除去され得る。第２の金属層３０２は、グラファイト層の後続の沈殿に適した一つ又はそれ以上の金属を含む。第２の金属層３０２は、第１の金属層２９６に類似する組成、層構造、及び厚みを有し得る。
図２Ｅにおいて「炭素」として示される炭素は、例えば４００℃〜８００℃など、第２の金属層３０２における炭素の拡散、並びに、下側ｈＢＮ金属層２２４上へのグラファイト層の沈殿に適した温度で、第２の金属層３０２中の炭素の飽和状態を形成するのに充分な量で第２の層３０２内に導入され得る。炭素は、例えば、イオン注入、高温での炭素含有気体試薬への曝露、又は第２の金属層３０２上の非晶質炭素層の堆積を含むいくつかの方法の任意のものによって、第２の金属層３０２に導入され得る。
図２Ｆを参照すると、第２の金属層３０２は、炭素が飽和状態に達する温度まで加熱され得る。第２の金属層３０２は、図２Ｆに示されるように第２の放射熱プロセス３０４によって、又は別の加熱プロセスによって加熱され得る。第２の金属層３０２はその後冷却されて、炭素が第２の金属層３０２の表面に拡散し、下側ｈＢＮ層２２４上にグラファイト層２２６が沈殿する。グラファイト層２２６はベルナル構成を有し得る。上側グラファイト層３０６も、グラファイト層２２６とは反対側の第２の金属層３０２の頂部表面に沈殿され得る。上側グラファイト層３０６は任意選択で除去され得る。
図２Ｇを参照すると、第１の接続２３４が、グラファイト層２２６の第１のコンタクト領域２３０におけるグラファイト層２２６上に形成され、第２の接続２３６が、グラファイト層２２６の第２のコンタクト領域２３２におけるグラファイト層２２６上に形成される。第１の接続２３４及び第２の接続２３６は、図２Ｆの第２の金属層３０２の一部を含み得る。第１接続２３４及び第２接続２３６は同時に形成され得る。第１の接続２３４及び第２の接続２３６は、例えば、チタン窒化物又は窒化タンタルなど、ボロンの拡散を低減する材料の障壁キャップ２３８を有し得る。
第１の接続２３４及び第２の接続２３６の上に、及び、チャネル領域２２８の上を含む、第１の接続２３４及び第２の接続２３６によって露出されたグラファイト層２２６上に、第３の金属層３０８が形成され得る。第３の金属層３０８は、ｈＢＮ層の後続の沈殿に適した一つ又はそれ以上の金属を含む。第３の金属層３０８は、図２Ｃの第１の金属層２９６に関して記載された特性に類似する組成、層構造、及び厚みを有し得る。
図２Ｇにおいて「ボロン」として示されるボロン、及び図２Ｇにおいて「窒素」として示される窒素は、例えば４００℃〜８００℃など、第３の金属層３０８におけるボロン及び窒素の拡散、並びにグラフェン層２２６上への層の沈殿に適した温度で、第３の金属層３０８におけるボロン及び窒素の飽和状態を形成するのに充分な量で第３の金属層３０８に導入され得る。ボロン及び窒素は、図２Ｃに関して記載された方法の任意のものによって第１の金属層２９６に導入され得る。
図２Ｈを参照すると、第３の金属層３０８は、ボロン及び窒素が飽和状態に達する温度まで加熱され得る。第３の金属層３０８は、図２Ｄの第１の金属層２９６が加熱された温度まで加熱され得る。第３の金属層３０８は、図２Ｄに示すように第３の放射熱プロセス３１０によって、又は別の加熱プロセスによって加熱され得る。第３の金属層３０８はその後冷却され、その結果、ボロン及び窒素が第３の金属層３０８の表面へ拡散し、パターン化されたｈＢＮ層２４０がチャネル領域２２８におけるグラファイト層２２６上に沈殿する。障壁キャップ２３８は、第１の接続２３４及び第２の接続２３６の下のｈＢＮの形成を阻止する。パターン化されたｈＢＮ層２４０は、例えば、１〜５原子層の厚さであり得る。第２のｈＢＮ層（図示せず）を、パターン化されたｈＢＮ層２４０とは反対側の第３の金属層３０８の頂部表面上、及び障壁キャップ２３８上に沈殿させることもできる。第３の金属層３０８は、第２のｈＢＮ層と共にその後除去され、パターン化されたｈＢＮ層２４０が適所に残される。
図２Ｉを参照すると、第１の接続２３４及び第２の接続２３６の横方向表面上にコンタクトスペーサ２５８が形成され得る。コンタクトスペーサ２５８は、第１の接続２３４及び第２の接続２３６の上に二酸化シリコン又はシリコン窒化物などの誘電性材料のコンフォーマル層を形成し、反応性イオンエッチング（ＲＩＥ）プロセスなどの異方性エッチングプロセスによってチャネル領域２２８上のコンフォーマル層を除去することによって、形成され得る。
ゲートグラフェン構成要素２０２のゲート誘電体層２６０が、パターン化されたｈＢＮ層２４０の上に形成され得る。ゲート誘電体層２６０は、コンタクトスペーサ２５８上に延在し得る。ゲート誘電体層２６０は、図１に関して開示された材料を含み得る。ゲート誘電体層２６０の一部又は全てが、ＣＶＤプロセス、ＡＬＤプロセス、又は他の誘電性薄膜プロセスによって形成され得る。ゲート誘電体層２６０は、マイクロ電子デバイス２００上にブランケット誘電体層として形成され得、その後、マスク及びエッチングプロセスによってパターン化されて、ゲートグラフェン構成要素２０２の外のエリアからブランケット誘電体層が除去され得る。
ゲートグラフェン構成要素２０２のゲート２６２が、チャネル領域２２８の上のゲート誘電体層２６０の上に形成される。ゲート２６２は、図１に関してゲート１６２に関して開示された材料を含み得る。ゲート２６２は、蒸着プロセス、スパッタプロセス、ＡＬＤプロセス、有機金属化学気相成長（ＭＯＣＶＤ）プロセス、又は他の適切な金属薄膜プロセスによって形成され得る。ゲート２６２は、コンタクトスペーサ２５８によって、第１の接続２３４及び第２の接続２３６から電気的に絶縁されるように形成される。ゲート２６２は、マイクロ電子デバイス２００上にブランケット金属層として形成され、その後、マスク及びエッチングプロセスによってパターン化されて、ゲートグラフェン構成要素２０２の外のエリアからブランケット金属層が除去され得る。
マイクロ電子デバイス２００の形成は、例えば、第１のコンタクトフィールド領域２４４、第２のコンタクトフィールド領域２４６、ウェルタップ領域２４８、ｎ型ソース領域２５４、ｎ型ドレイン領域２５６、ｐ型ソース領域２５０、ｐ型ドレイン領域２５２、ＮＭＯＳゲート２６８、及びＰＭＯＳゲート２６４の一部を含む、マイクロ電子デバイス２００の露出された半導体材料上の、図２Ｉに示されていない金属シリサイドの形成で続く。その後、マイクロ電子デバイス２００上に、図２Ｉでは図示しない誘電体層が形成され、誘電体層を介して、図２Ｉでは図示しないコンタクトが形成されて、図１の構造を提供する。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

  1. マイクロ電子デバイスであって、
    半導体材料を有する基板、
    ゲートグラフェン構成要素であって、前記基板上のグラフェンの少なくとも１つの層を含むグラファイト層であって、チャネル領域と、前記チャネル領域に隣接する第１のコンタクト領域と、前記チャネル領域に隣接する第２のコンタクト領域とを有する前記グラファイト層、及び、前記チャネル領域上のゲートを含む、前記ゲートグラフェン構成要素、
    前記第１のコンタクト領域における前記グラファイト層上の第１の接続、
    前記第２のコンタクト領域における前記グラファイト層上の第２の接続、
    前記チャネル領域の下の前記半導体材料における、第１の導電型を有するバックゲート領域、
    前記グラファイト層の前記第１のコンタクト領域の下の前記半導体材料における第１のコンタクトフィールド領域、及び
    前記グラファイト層の前記第２コンタクト領域の下の前記半導体材料における第２コンタクトフィールド領域、
    を含み、
    前記グラファイト層が、前記バックゲート領域、前記第１のコンタクトフィールド領域、及び前記第２コンタクトフィールド領域から隔離され、
    前記第１のコンタクトフィールド領域及び前記第２コンタクトフィールド領域の少なくとも一方が、第２の、逆の導電型を有する、
    マイクロ電子デバイス。
  2. 請求項１に記載のマイクロ電子デバイスであって、前記第１のコンタクトフィールド領域及び前記第２のコンタクトフィールド領域のうちの前記少なくとも一方が、１×１０１９ｃｍ-３より大きい平均ドーパント密度を有する、マイクロ電子デバイス。
  3. 請求項１に記載のマイクロ電子デバイスであって、前記バックゲート領域がｐ型であり、前記第１のコンタクトフィールド領域がｎ型であり、前記第２のコンタクトフィールド領域がｎ型である、マイクロ電子デバイス。
  4. 請求項３に記載のマイクロ電子デバイスであって、前記半導体材料が主としてシリコンを含み、前記マイクロ電子デバイスが、ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを更に含む、マイクロ電子デバイス。
  5. 請求項４に記載のマイクロ電子デバイスであって、前記第１のコンタクトフィールド領域のドーパント分布が、前記ＮＭＯＳトランジスタのｎ型ソース領域のドーパント分布と実質的に等しい、マイクロ電子デバイス。
  6. 請求項４に記載のマイクロ電子デバイスであって、ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを更に含む、マイクロ電子デバイス。
  7. 請求項１に記載のマイクロ電子デバイスであって、
    前記ゲートグラフェン構成要素が、前記バックゲート領域と、前記第１のコンタクトフィールド領域と、前記第２のコンタクトフィールド領域との上に隔離誘電体層を更に含み、
    前記グラファイト層が、前記隔離誘電体層によって、前記バックゲート領域と、前記第１のコンタクトフィールド領域と、前記第２のコンタクトフィールド領域とから隔離されている、
    マイクロ電子デバイス。
  8. 請求項７に記載のゲート誘電体層であって、ゲート誘電体層を有する金属酸化物半導体（ＭＯＳ）トランジスタを更に含み、前記隔離誘電体層の厚み及び組成が、前記ゲート誘電体層の厚み及び組成と実質的に等しい、マイクロ電子デバイス。
  9. 請求項１に記載のマイクロ電子デバイスであって、前記ゲートグラフェン構成要素が、前記グラファイト層の下の下側六方晶ボロン窒化物（ｈＢＮ）層を更に含み、前記グラファイト層が前記下側ｈＢＮ層上に直接に配置される、マイクロ電子デバイス。
  10. 請求項１に記載のマイクロ電子デバイスであって、前記ゲートグラフェン構成要素が、
    前記バックゲート領域とは反対の前記チャネル領域の上のグラファイト層上に直接にパターン化されたｈＢＮ層と、
    前記パターン化されたｈＢＮ層の上のゲートと、
    を更に含む、マイクロ電子デバイス。
  11. マイクロ電子デバイスを形成する方法であって、
    半導体材料を含む基板を提供することであって、前記半導体材料が、前記半導体材料において第１の導電型を有するバックゲート領域を含む、前記基板を提供すること、
    前記バックゲート領域に隣接する前記半導体材料において第１のコンタクトフィールド領域を形成すること、
    前記バックゲート領域に隣接する前記半導体材料において、第２の、逆の導電型を有する第２のコンタクトフィールド領域を形成すること、
    前記基板の上にゲートグラフェン構成要素のグラファイト層を形成することであって、前記グラファイト層がグラフェンの少なくとも１つの層を含み、前記グラファイト層が、前記バックゲート領域と、前記第１のコンタクトフィールド領域と、前記第２のコンタクトフィールド領域との上に延在し、前記グラファイト層が、前記バックゲート領域と、前記第１のコンタクトフィールド領域と、前記第２のコンタクトフィールド領域とから分離される、前記グラファイト層を形成すること、
    前記第１のコンタクトフィールド領域の上の前記グラファイト層上に第１の接続を形成すること、及び
    前記第２のコンタクトフィールド領域の上の前記グラファイト層上に第２の接続を形成すること、
    を含む、方法。
  12. 請求項１１に記載の方法であって、前記第２の導電型を有する前記第１のコンタクトフィールド領域及び前記第２のコンタクトフィールド領域のうちの前記少なくとも１つと同時に、前記第２の導電型を有する金属酸化物半導体（ＭＯＳ）トランジスタのソース領域を形成することを更に含む、方法。
  13. 請求項１１に記載の方法であって、前記第２の導電型を有する前記第１のコンタクトフィールド領域及び前記第２のコンタクトフィールド領域のうちの前記少なくとも１つを形成することが、１×１０１４ｃｍ-２〜１×１０１６ｃｍ-２の累積ドーズ量で前記第２の導電型のドーパントを注入することを含む、方法。
  14. 請求項１１に記載の方法であって、前記第２の導電型を有する前記第１のコンタクトフィールド領域及び前記第２のコンタクトフィールド領域のうちの前記少なくとも１つを形成することが、前記第２の導電型を有する前記第１のコンタクトフィールド領域及び前記第２のコンタクトフィールド領域のうちの前記少なくとも１つが、１×１０１９ｃｍ-３より大きい平均ドーパント密度を有するように行われる、方法。
  15. 請求項１１に記載の方法であって、前記基板の上に隔離誘電体層を形成することを更に含み、その結果、前記グラファイト層が、前記隔離誘電体層によって、前記バックゲート領域、前記第１のコンタクトフィールド領域、及び前記第２のコンタクトフィールド領域から隔離される、方法。
  16. 請求項１５に記載の方法であって、前記隔離誘電体層と同時にＭＯＳトランジスタのゲート誘電体層を形成することを更に含む、方法。
  17. 請求項１１に記載の方法であって、前記半導体材料が主としてシリコンを含む、方法。
  18. 請求項１１に記載の方法であって、前記グラファイト層を形成する前に下側六方晶ボロン窒化物（ｈＢＮ）層を形成することを更に含み、その結果、前記グラファイト層が、前記下側ｈＢＮ層の直接上に形成される、方法。
  19. 請求項１１に記載の方法であって、パターン化されたｈＢＮ層を前記バックゲート領域の上の前記グラファイト層の直接上に形成することを更に含む、方法。
  20. 請求項１１に記載の方法であって、前記チャネル領域の上の前記グラファイト層の上にゲートを形成することを更に含む、方法。
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