JP2021512542A - 発振回路 - Google Patents

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Abstract

ここで、水晶発振器における使用のための集積回路増幅器が開示され、該集積回路増幅器は：トランジスタ；電圧依存キャパシタンス回路、ここで該電圧依存キャパシタンス回路は、電圧依存キャパシタンスおよび該電圧依存キャパシタンスのバイアス回路を有するデバイスを含む；およびノード；を含み、ここで、該ノードは、該トランジスタの端子に接続されており、そして該集積回路増幅器は、該トランジスタの固有のキャパシタンスが該ノードでの平均電圧に依存するよう構成されており；ここで、該ノードはまた、該電圧依存キャパシタンス回路の端子に接続されており、そして該集積回路増幅器は、該ノードの有効キャパシタンスが該トランジスタの固有キャパシタンスおよび該デバイスの電圧依存キャパシタンスの両方に依存するよう構成されており；およびここで、使用において、該電圧依存キャパシタンス回路が、該ノードでの平均電圧が変化する場合、該ノードの有効キャパシタンスの変化量を減少させる。【選択図】図５

Description

分野
技術分野は、水晶発振器における使用のための回路の提供である。態様は、公知の半導体増幅回路に対して改善された性能を有する新たな設計の半導体増幅回路を提供する。
背景
石英水晶発振器は、周波数基準として使用される。それらは、広範囲の用途、例えば正確な時計、ナビゲーション、ラジオ、遠隔通信およびマイクロプロセッサのクロッキングにおいて使用される。多数の異なる発振器の実施が存在し、特定の用途について適切な正確性を有する発振器を提供するために、サイズおよび複雑性が異なる。
石英発振器によって支持される最も正確な用途は、複雑な発振維持回路と共に厳重に温度制御された環境において比較的大きい低周波数水晶を使用する。これらの恒温槽型水晶発振器OCXOは、異なる正確性で設計され得、そして任意のより小さい水晶の使用、温度分離の緩和および発振器エレクトロニクス／回路の単純化はコストを低減するが性能を低下させる。
次の範囲の正確性は、典型的には温度補償水晶発振器TCXOによって提供される。このような発振器について、固有発振周波数の公知の温度変動は、補正回路への入力として使用される。最高性能のTCXOは、OCXOの歴史的範囲にあり、そしてより低い性能のOCXOは、より高い性能のTCXOよりも製造するのが安価であり得るが、より大きな電力消失を有する。
他のクラスの水晶発振器は、シンプル水晶発振器SXOを含み、これらは、前もってパッケージされたデバイスとして販売された場合、SPXOと呼ばれる。これらの用途は、そこそこ正確な独立型タイミングおよび短期安定基準を含む。電子フライホイールとしての使用のための比較的単純な顧客が調整可能な発振器もまた存在する。これらの発振器のための同調制御は、通常電圧入力であり、そしてそれらは通常電圧制御水晶発振器VCXOとして知られる。
全ての発振器設計について、通常、発振器の正確性および他の性能特徴と、発振器のコストおよび／または複雑性との間に妥協が存在する。発振器の所定のコストおよび／または複雑性について、発振器の性能を改善する一般的要求が存在する。
発明の概要
本発明の第１の局面によれば、水晶発振器における使用のための集積回路増幅器が提供され、該集積回路増幅器は、トランジスタ；電圧依存キャパシタンス回路、ここで該電圧依存キャパシタンス回路は、電圧依存キャパシタンスおよび該電圧依存キャパシタンスのバイアス回路を有するデバイスを含む；およびノード（node、節点）；を含み、ここで、該ノードは、該トランジスタの端子に接続されており、そして該集積回路増幅器は、該トランジスタの固有キャパシタンスが該ノードでの平均電圧に依存するよう構成されており；ここで、該ノードはまた、該電圧依存キャパシタンス回路の端子に接続されており、そして該集積回路増幅器は、該ノードの有効キャパシタンスが該トランジスタの固有キャパシタンスおよび該デバイスの電圧依存キャパシタンスの両方に依存するよう構成されており；およびここで、使用において、該電圧依存キャパシタンス回路が、該ノードでの平均電圧が変化する場合、該ノードの有効キャパシタンスの変化量を減少させる。
好ましくは、バイアス回路は、ノードでの平均電圧に依存してデバイスの電圧依存キャパシタンスを制御するよう配置されている。
好ましくは、電圧依存キャパシタンスを有するデバイスは、バラクタ（varactor）またはトランジスタである。
好ましくは、電圧依存キャパシタンスを有するデバイは、電圧依存キャパシタンスを提供するための任意のデバイスである。
好ましくは、バイアス回路は、デバイスの電圧依存キャパシタンスを制御するよう配置されており、その結果、使用において、デバイスの電圧依存キャパシタンスは、ノードでの平均電圧が変化する場合、ノードの有効キャパシタンスの変化量を実質的に最小限にする。
好ましくは、集積回路増幅器はトランジスタにバイアス電流を供給するよう構成されており、そして、使用において、ノードでの電圧の発振振幅は、バイアス電流の供給が電流欠乏（current starved）であるために制限される。
好ましくは、ノードは、集積回路増幅器の出力端子であるかまたは該出力端子に接続されており、ここで、該出力端子は、水晶発振器の水晶への接続を提供するよう配置されている。
好ましくは、ノードはトランジスタの第１端子に接続されており、そして集積回路増幅器は：該ノードに接続された第１端子および該トランジスタの第２端子に接続された第２端子を有する電流源；該トランジスタの第３端子に接続された第１端子および該トランジスタの第２端子に接続された第２端子を有する第１キャパシタ；および該ノードに接続された第１端子および該トランジスタの第２端子に接続された第２端子を有する第２キャパシタ；をさらに含み、ここで、該トランジスタの第３端子は、該集積回路増幅器の第２出力端子であるかまたは該第２出力端子に接続されており、ここで、該第２出力端は水晶発振器の水晶への接続を提供するよう配置されている。
好ましくは、トランジスタはBJTである。
好ましくは：トランジスタの第１端子はトランジスタのコレクタ端子であり；トランジスタの第２端子はトランジスタのエミッタ端子であり；およびトランジスタの第３端子はトランジスタのベース端子である。
好ましくは、トランジスタはMOSFETである。
好ましくは：トランジスタの第１端子はトランジスタのドレイン端子であり；トランジスタの第２端子はトランジスタのソース端子であり；およびトランジスタの第３端子はトランジスタのゲート端子である。
好ましくは、トランジスタは第１トランジスタであり、ノードは該第１トランジスタの第１端子に接続されており、および集積回路増幅器は：電流源；第２トランジスタ、ここで、該第２トランジスタの第１端子は該電流源の端子に接続されており、該第２トランジスタの第２端子はノードに接続されており、および該第２トランジスタの第３端子は該第１トランジスタの第３端子に接続されており；該第１トランジスタの第３端子に接続された第１端子および該電流源の端子に接続された第２端子を有する第１キャパシタ；該第１トランジスタの第３端子に接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第２キャパシタ；該集積回路増幅器の第２出力端子、ここで、該第２出力端子は水晶発振器の水晶への接続を提供するよう配置されており、および該第２出力端子は該第１トランジスタの第３端子に接続されており；該第２トランジスタの第１端子に接続された第１端子および該ノードに接続された第２端子を有する第３キャパシタ；およびノードに接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第４キャパシタ；をさらに含み、ここで、該ノードと電圧依存キャパシタンス回路との間の接続は、該電圧依存キャパシタンス回路の入力への接続であり、および該電圧依存キャパシタンス回路の出力は該第１トランジスタの第２端子に接続されており；ここで、該第１トランジスタのバルクはアース端子に接続されており；ここで、該第２トランジスタのバルクはDC電圧によって該アース端子に対してバイアスされており；およびここで、該集積回路増幅器は、必要に応じて第５キャパシタをさらに含み、ここで、該第５キャパシタの第１端子は該第２トランジスタの第１端子に接続されており、および該第５キャパシタの第２端子は該第１トランジスタの第２端子に接続されている。
好ましくは、トランジスタは第１トランジスタであり、ノードは該第１トランジスタの第１端子に接続されており、および集積回路増幅器は：正端子および負端子を有するDC電源；第１端子および第２端子を有する第１抵抗器、ここで、該第１抵抗器の第１端子は該DC電源の正端子に接続されており、ここで、該第１抵抗器は必要に応じて可変抵抗器であり；第１端子および第２端子を有する第２抵抗器、ここで、該第２抵抗器の第１端子は該第１トランジスタの第２端子に接続されており、該第２抵抗器の第２端子は該DC電源の負端子に接続されており、ここで、該第２抵抗器は必要に応じて可変抵抗器であり；第２トランジスタ、ここで、該第２トランジスタの第１端子は該第１抵抗器の第２端子に接続されており、該第２トランジスタの第２端子はノードに接続されており、および該第２トランジスタの第３端子は該第１トランジスタの第３端子に接続されており；該第１トランジスタの第３端子に接続された第１端子および該第１抵抗器の第２端子に接続された第２端子を有する第１キャパシタ；該第１トランジスタの第３端子に接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第２キャパシタ；該集積回路増幅器の第２出力端子、ここで、該第２出力端子は水晶発振器の水晶への接続を提供するよう配置されており、および該第２出力端子は該第１トランジスタの第３端子に接続されており；該第２トランジスタの第１端子に接続された第１端子および該ノードに接続された第２端子を有する第３キャパシタ；およびノードに接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第４キャパシタ；をさらに含み、ここで、該第１トランジスタのバルクは該DC電源の負端子に接続されており；およびここで、該第２トランジスタのバルクは該DC電源の正端子に接続されている。
好ましくは、トランジスタは第１トランジスタであり、ノードは該第１トランジスタの第１端子に接続されており、および集積回路増幅器は：正端子および負端子を有するDC電源；該DC電源の正端子に接続された第１端子を有する第１電流源；該第１トランジスタの第２端子に接続された第１端子および該DC電源の負端子に接続された第２端子を有する第２電流源；第２トランジスタ、ここで、該第２トランジスタの第１端子は該第１電流源の第２端子に接続されており、該第２トランジスタの第２端子はノードに接続されており、および該第２トランジスタの第３端子は該第１トランジスタの第３端子に接続されており；該第１トランジスタの第３端子に接続された第１端子および該第１電流源の第２端子に接続された第２端子を有する第１キャパシタ；該第１トランジスタの第３端子に接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第２キャパシタ；該集積回路増幅器の第２出力端子、ここで、該第２出力端子は水晶発振器の水晶への接続を提供するよう配置されており、および該第２出力端子は該第１トランジスタの第３端子に接続されており；該第２トランジスタの第１端子に接続された第１端子および該ノードに接続された第２端子を有する第３キャパシタ；およびノードに接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第４キャパシタ；をさらに含み、ここで、該第１トランジスタのバルクは該DC電源の負端子に接続されており；およびここで、該第２トランジスタのバルクは該DC電源の正端子に接続されている。
好ましくは、集積回路増幅器は、ノードに接続された第１端子および第２出力端子に接続された第２端子を有する第３抵抗器；第１トランジスタの第２端子とDC電源の負端子との間に接続されたキャパシタ、ここで、該キャパシタは必要に応じてチューナブルキャパシタであり；第２トランジスタの第１端子とDC電源の負端子との間に接続されたキャパシタ、ここで、該キャパシタは必要に応じてチューナブルキャパシタであり；および第２トランジスタの第１端子と第１トランジスタの第２端子との間に接続されたキャパシタ、ここで、該キャパシタは必要に応じてチューナブルキャパシタである；のうちの１つ以上をさらに含む。
好ましくは、第１のトランジスタおよび第２トランジスタは相補的（complementary）構成で配置されている。
好ましくは、第１のトランジスタおよび第２トランジスタはMOSFETである。
好ましくは：第１トランジスタの第１端子はドレイン端子であり；第１トランジスタの第２端子はソース端子であり；第１トランジスタの第３端子はゲート端子であり；第２トランジスタの第１端子はソース端子であり；第２トランジスタの第２端子はドレイン端子であり；および第２トランジスタの第３端子はゲート端子である。
好ましくは、第１のトランジスタおよび第２トランジスタはBJTである。
好ましくは、接続のうちの１つ以上は間接的接続であり、そして抵抗器などの１つ以上の他の部品を含む。
本発明の第２の局面によれば、第１の局面の回路；および水晶を含む水晶発振器が提供される。
本発明の第３の局面によれば、水晶発振器における使用のための集積回路増幅器が提供され、該集積回路増幅器は：第１トランジスタ；第２トランジスタ、ここで、該第２トランジスタは第１のトランジスタに相補的であり；第１のトランジスタの端子および第２トランジスタの端子の両方に接続されているノード；バイアス電流の少なくとも一部を第１および第２トランジスタの少なくとも一方に供給するよう配置された電流源、ここで、ノードでの電圧の発振振幅は該バイアス電流に依存しており；ここで、集積回路増幅器は、使用において、該バイアス電流の供給が電流欠乏であるために制限されるよう構成される。
好ましくは、集積回路増幅器は、第１および第２トランジスタが拡張コルピッツファミリー（extended Colpitts family）の構成であり、および／または、必要に応じて、トランジスタがピアース（Pierce）構成などのインバーター構成で配置されるよう構成される。
好ましくは、トランジスタは、発振電流に関する第１トランジスタの利得変動および発振電流に関する第２トランジスタの利得変動が実質的に同じ大きさを有し、かつ互いに逆であるように設計される。
好ましくは、トランジスタおよび／または関連するバイアス回路は、使用において、バイアス電圧の少なくとも１つの変動が実質的に同じ大きさおよび逆極性である寄生容量の変化を生じるように設計される。
好ましくは、トランジスタは、動作電流に関する第１トランジスタの利得変動および動作電流に関する第２トランジスタの利得変動が実質的に同じ大きさを有し、かつ互いに逆であるように設計される。
好ましくは、トランジスタは、使用において、互いに実質的に同じキャパシタンスを有するように設計される。
好ましくは、第１トランジスタおよび第２トランジスタはBJTであり、およびコレクタ接地構成で配置されるか；または第１トランジスタおよび第２トランジスタはMOSFETであり、およびドレイン接地構成で配置されるかのいずれかである。
好ましくは、第１トランジスタおよび第２トランジスタはBJTであり、およびベース接地構成で配置されるか；または第１トランジスタおよび第２トランジスタはMOSFETであり、およびゲート接地構成で配置されるかのいずれかである。
好ましくは、第１トランジスタおよび第２トランジスタはBJTであり、およびエミッタ接地構成で配置されるか；または第１トランジスタおよび第２トランジスタはMOSFETであり、およびソース接地構成で配置されるかのいずれかである。
好ましくは、集積回路増幅器はパッシブバイアス回路をさらに含み；ここで、使用において、動作電圧および／または電流はパッシブバイアス回路に依存する。
好ましくは、集積回路増幅器はアクティブバイアス回路をさらに含み；ここで、使用において、アクティブバイアス回路は集積回路増幅器のノードでの平均電圧を制御するよう構成される。
好ましくは、ノードは、水晶発振器の水晶に接続するための第１出力端子であるかまたは該第１出力端子に接続された第１ノードであり、および第１ノードは第１トランジスタの第２端子に接続されており、ここで、集積回路増幅器は：水晶発振器の水晶に接続するための第２出力端子であるかまたは該第２出力端子に接続された第２ノード、および該第２ノードは第１トランジスタの第３端子に接続されている；第１トランジスタの第１端子に接続された第１端子、および第２ノードに接続された第２端子を有する第１キャパシタ；第１トランジスタの第３端子に接続された第１端子、および第２トランジスタの第２端子に接続された第２端子を有する第２キャパシタ；第１トランジスタの第１端子に接続された第１端子、および第１ノードに接続された第２端子を有する第３キャパシタ；第１トランジスタの第２端子に接続された第１端子、および第２トランジスタの第２端子に接続された第２端子を有する第４キャパシタ；および第２トランジスタの第２端子に接続されたアース端子；をさらに含み、ここで、第１トランジスタの第１端子は電流源に接続されており；ここで、第１トランジスタのバルクは第１トランジスタの第１端子に接続されており；およびここで、第２トランジスタのバルクは第２トランジスタの第２端子に接続されている。
好ましくは、第１のトランジスタおよび第２トランジスタはMOSFETである。
好ましくは：第１トランジスタの第１端子はソース端子であり；第１トランジスタの第２端子はドレイン端子であり；第１トランジスタの第３端子はゲート端子であり；第２トランジスタの第１端子はドレイン端子であり；第２トランジスタの第２端子はソース端子であり；および第２トランジスタの第３端子はゲート端子である。
好ましくは、第１トランジスタおよび第２トランジスタはBJTである。
好ましくは、接続のうちの１つ以上は間接的接続であり、そして抵抗器などの１つ以上の他の部品を含む。
本発明の第４の局面によれば、第３の局面による回路；および水晶を含む水晶発振器が提供される。
図面のリスト
図１は、水晶発振器の公知の増幅回路を示す； 図２は、水晶発振器の公知の増幅回路を示す； 図３は、第１態様による増幅回路を示す； 図４は、第２態様による増幅回路を示す； 図５は、第３態様による増幅回路を示す； 図６は、第３態様による別の増幅回路を示す； 図７は、第４態様による増幅回路を示す；および 図８は、第５態様による増幅回路を示す。
態様の記載
態様は、同様のコストおよび／または複雑さで公知の発振器設計に対して改善された性能を提供する新たな発振器設計を提供する。態様は、TCXOおよび低〜中性能OCXO、ならびにSXO、SPXOおよびVCXOにおける使用に特に適切である。
態様による発振器設計は、発振を維持する増幅回路の性能を改善する。態様の特徴は、回路が半導体ベースであること、標準CMOS回路の使用、部品が集積されていること、発振器設計がコンパクトであることおよび電力消費が低いことの１つ以上を含む。
態様による回路は、発振振幅に関わらず発振器について比較的一定の平均電圧を維持する回路を提供することによって、および既存の寄生容量の変動を補償する特徴を有する追加の電圧依存キャパシタンスを提供することによって、および／または発振波形をバイアスし、発振波形の平均レベルを電源レール間により適切に位置付けすることによって公知技術を改善する。態様は、発振器が一般に電流欠乏発振器として記載される公知の低ノイズ回路設計（ここで、発振レベルは利用可能な電流によって制限される）に基づく場合、特に有効である。
態様を詳細に記載する前に、態様による技術の説明を補助するために、いくつかの背景技術のレビューを提供する。
図１は、集積水晶発振回路の公知の設計を示す。回路は、n-型MOSFET 101、p-型MOSFET 102、キャパシタ104および105によって提供される第１分圧器、キャパシタ106および107によって提供される第２分圧器、水晶への接続のための端子XTLaおよびXTLb、およびDC電源103を含む。MOSFETは相補的である。MOSFETのうちの１つが「オン」である場合、ドレインからソースへ導電し、またはその逆である。MOSFETのうちの１つが「オフ」である場合、MOSFETのドレインとソースとの間に効果的に開回路が存在する。水晶への接続のための端子XTLbは、MOSFETの共通ゲートに接続され、および水晶への接続のための端子XTLaはトランジスタの共通ドレインに接続される。
MOSFET、キャパシタおよび水晶への接続のための端子は、ピアース構成で配置されている。ピアース構成は、コルピッツ発振器の実施である。
発振器からの出力は、回路中の多数の位置、例えば水晶への接続のための端子XTLaおよびXTLbのうちの１つまたは両方から取られ得る。
図１に示す標準的相補的CMOS発振器が有する問題は、発振レベル、すなわち、発振波形の電圧レベル（電圧の発振振幅ともいう）が増加するので、発振利得が減少しないことである。従って、発振器は、MOSFETのソース−ドレインが発振周期の一部において比較的低いインピーダンスとなるまで駆動する。この制限は発振器Qを劣化させ、これは発振器のノイズ除去能力を低下させ、そして発振器はよりノイズが多くなる。
さらなる問題は、MOSFET利得および水晶耐性の変動が発振レベルをわずかに変化させ、その結果、低インピーダンス状態のレベルおよび持続時間が変化することである。これは、有効負荷キャパシタンスを変化させ、それにより、周波数が回路条件に直接依存すようになる：従って、任意の部品における低周波数(フリッカー)ノイズは周波数ノイズに直接変換される。
図２は、集積水晶発振回路の別の公知の設計を示す。これは、コルピッツ発振器の実施でもあるシングルエンド「電流欠乏」発振器である。
回路は、BJT 201、定電流源202、キャパシタ203および204、ならびに水晶への接続のための端子XTLaおよびXTLbを含む。また、図２の回路の右側に示されるのは、バラクタ205である。これは、回路に提供される部品ではなく、代わりに、以下に説明するように、生じる電圧依存寄生容量を表す。
電流欠乏発振器は、典型的には、コレクタ−エミッタ電圧（またはMOSFETについてドレイン−ソース電圧）を生じてトランジスタ出力インピーダンスが低下するのに十分に低くなるのにちょうど不十分である電流で作動する。その結果、水晶耐性およびトランジスタ利得での主要な変化は、トランジスタフリッカーノイズについてDC電圧の変化とともに、発振を駆動する電流パルスの幅の変動である。電流パルスの幅の変化は、発振周波数に影響を与えるが、その影響は他の影響と比較して小さい。DC電圧、すなわち平均電圧への変化は、ディスクリートトランジスタでは比較的小さな問題である；しかしながら、集積回路では、印加した電位に敏感である有意な寄生容量がある。寄生容量は、図２にバラクタによって説明されている。その結果、高性能集積回路発振器は、一般的に使用される特殊目的低ノイズBiCMOSプロセスを有する。しかしながら、これは、ケイ素コストを標準CMOS回路よりも２倍よりも高く増加させる。
図３は、第１態様による、図２の公知技術に対する改善を示す。
第１態様によれば、トランジスタ201の寄生容量205のDC-誘発変動の効果の少なくともいくつかを補償するように接続された電圧依存キャパシタ301を提供する回路が提供される。
図３に示すように、第１態様によれば、図２の回路は、可変キャパシタンス301を有するデバイスをさらに含むように改変される。可変キャパシタンス301は、電圧依存キャパシタンスであり、そしてデバイスは、バラクタまたは可変キャパシタンスを提供するための任意の他の公知のデバイス、例えば、微小電気機械システム、MEMであり得る。特に、デバイスはトランジスタであり得、そして後に説明するように、可変キャパシタンスを提供するためのトランジスタの使用は、図５および６に実証されている。公知の技術によれば、デバイスは、所望の電圧依存キャパシタンスを発生させるためおよびまた電圧依存キャパシタンスを制御するためにデバイスを通した電圧を提供するためのバイアス回路によって支持され得る。図３において、可変キャパシタンス301の端子は電圧Vで保持されるとして示されており、これは公称電圧Vnomの値の２倍である。Vnomは、例えば、XTLaでの電圧の平均値または別の電圧として決定され得る。図３は、可変キャパシタンス301が態様によってどのようにバイアスされ得るのかの例を示す。しかしながら、態様は、可変キャパシタンス301をバイアスするための他の技術を含む。特に、可変キャパシタンス301の上記端子は、公称電圧の値の２倍である電圧で保持されることに限定されず、そして態様は、その代わりにより高いまたはより低い電圧で保持される可変キャパシタンス301を含む。
第１態様の技術は、図３のXTLaなどのノードでの感度を小さいDCシフトに低減することができる。すなわち、トランジスタ201に対する固有キャパシタンスを変化させる図３のXTLaなどのノードでの平均電圧の変化がある場合、平均電圧の変化はまた、トランジスタ201の固有キャパシタンスの変化の影響の少なくともいくつかを補償する電圧依存キャパシタンスの変化を生じる。従って、ノードでの平均電圧の変化によって生じるノードの有効キャパシタンスの変化量は、減少する。従って、ノードでの有効キャパシタンスは、ノードでの平均電圧の変化がある場合、変化しないままであり得る。
第１態様は、ノードでの平均電圧の変化、すなわちDCシフトがある場合、ノードでの有効キャパシタンスの変化量が減少するのと同じ利点を提供する電圧依存キャパシタンスを有する集積増幅回路の他の設計を含む。
第１態様による配置の１つの可能な限定は、発振波形が、単一のトランジスタのみを含む電流欠乏発振器の実施により、その平均について対称であり得ないことである。
第１態様によるキャパシタンス補償の方法は、電圧依存キャパシタンスの値および従って、発振振幅に対する感度を２倍にする。しかしながら、電流欠乏回路設計の主要な強度は、発振振幅が駆動回路のフリッカーノイズに対して比較的非感受性であることであり、そして水晶におけるエネルギー吸収の変動は、発振に対するそれらの効果から見られるよりも大きな周波数シフトに関係している。
本発明の第２態様が図４に示され、ここで、バイアス電流の電流欠乏供給を使用して発振振幅が制限される。
相補的駆動配置は図１について記載の通りである。図４の回路は、定電流源202およびアース端子401をさらに含むことによって、図１のものとは異なる。
本発明の第２態様によれば、相補的駆動配置はMOSFET 101および102によって提供される。第２態様の利点は、有意な量の追加の回路が必要とされることなく、供給電流、すなわちバイアス電流が減少することである。従って、第２態様と図１の回路との間の差異は、第２態様において、電圧の発振振幅（すなわち、電圧のAC成分の振幅）が電流の電流欠乏供給によって制限されることである。従って、電圧の発振振幅が電源電圧に到達すること、すなわちレールに達することが防止される。
第２態様の回路設計は、有利には、その平均値について実質的に対称である発振波形を有する。さらに、電流欠乏によりQ値の増加がある。利用可能な電圧は、２倍の電流を必要とするシングルエンドバージョンの回路よりもより効率的に使用される。
第２態様は、同じ上記利点を提供する電流の電流欠乏供給を有する集積増幅回路の他の設計を含む。
図４に示すような実施には多数の制限がある。101および102の可変ドレイン−バルクキャパシタンスを通した平均電圧は、それらのそれぞれのトランジスタのフリッカー性能に依存し、よって容量補償はない。さらに、順電圧に対する発振振幅の効果は、両方のデバイスについて同じであり、いかなる補償も適用されない。さらに、シングルエンド発振器と同様に、寄生キャパシタのそれぞれを通した有意な第２の高調波電圧がある。
本発明の第３態様が図５に示される。第３態様は、電圧依存キャパシタンスが固有キャパシタンスに対する平均電圧の効果を補償するために提供される点、および発振振幅の増加が大きすぎることにより生じる問題を避けるためにトランジスタへの供給電流が電流欠乏である点の両方において、第１および第２態様の利点を組み合わせる。
本発明の第３態様による回路設計は、追加のキャパシタンスを導入して第２の高調波の内容を低減することによって、およびまた、寄生容量が公称バイアス点で一次不変であるように回路部品を接続しかつバイアスすることによって、第２態様の回路設計を改善する。
歪電圧を低減するための追加のキャパシタンスは、図５に示すように506である。キャパシタ506の値は、好ましくは、キャパシタ506が基本的な共振器−発振器の組み合わせに特徴的な振幅変調と相互作用する減衰時間定数を導入するほど長くない。このような大きなキャパシタンス値は、最初にノイズピークを導入し、そして最終的には本格的な間欠発振（squegging）を生じ得る。従って、さらになる回路は、間欠発振を減衰させるために必要とされる。
RF利得を回復するための図５に示すキャパシタ506の提供は、第３態様によれば好ましい特徴であり、そして必須の特徴ではないことに留意すべきである。第３態様はまた、図５に示すのと同じ回路を含むが、キャパシタ506を含まない。
第３態様は、アクティブバイアス回路を含む。アクティブバイアス回路の利点は、トランジスタ101および102の基板キャパシタンスに対する固有ドレインの有効な対向勾配がDC電位に対して最小の感度を有する時点での発振器波形を維持するよう配置されていることである。これは、実質的に正および負電源レールの中間点、すなわち中間レベルにおいてであり得る。アクティブバイアス回路の追加の利点は、発振波形の電圧レベルに依存して駆動MOSFETの少なくとも１つをバイアスするよう配置されていることである。
アクティブバイアス回路は、図５の右部に示される。アクティブバイアス回路の部品は、演算増幅器503、第１DC電源504、第２DC電源505、抵抗器501およびキャパシタ502を含む。第１および第２DC電源は、互いに直列に配置される。第１DC電源504の負端子はアース端子507に接続されている。２つのDC電源の中間点での電圧は、接地電位に関して第１DC電圧である。第２DC電源505の正端子での電圧は、接地電位に関して第２DC電圧である。第１および第２DC電源のそれぞれにわたる電位差は、第１DC電圧が第２DC電圧とアース端子との間の電位差の中間点においてであるように、好ましくは同じである。
抵抗器501およびキャパシタ502は、キャパシタ502を通して提供された負のフィードバックで演算増幅器503の反転、すなわち負端子に接続される。演算増幅器503の周りの抵抗器501およびキャパシタ502の構成は、積分回路であるように考慮され得る。演算増幅器の非反転、すなわち正端子は、第１および第２DC電源の中間点に接続され、そして第１DC電圧においてである。
図５に示すように、演算増幅器503の出力は、MOSFET 102のソースに接続される。図５には示されないが、抵抗器が演算増幅器503の出力とMOSFET 102のソースとの間に提供され得る。アクティブバイアス回路の入力は、MOSFET 101および102の共通ドレインならびに水晶への接続のための端子、すなわち発振波形に接続される。図５には示されないが、抵抗器がアクティブバイアス回路への入力とMOSFET 101および102の共通ドレインとの間ならびに水晶への接続のための端子に提供され得る。図５には示されないが、抵抗器および／または他の部品がMOSFET 101および102のドレインとの間の接続ならびに水晶への接続のための端子に提供され得る。
図５に示すように、MOSFET 102のバルクはアース端子に接続され、そして他のMOSFET 101のバルクは第２DC電源の正端子に接続され、そして従って第２DC電圧においてである。従って、アクティブバイアス回路は、第１および第２DC電源によって定義されるように、バルクの間の電位差が第２DC電圧、すなわち電源レール電圧であるようにMOSFET 101および102のそれぞれのバルクをバイアスする。
演算増幅器の非反転入力は、第１DC電圧で保持される。演算増幅器の負フィードバック構成により、演算増幅器の出力は、演算増幅器の両方の入力が同じレベルで維持されるよう変化するように配置される。このバイアス構成の有利な特性は、アクティブバイアス回路により付加されたバイアスが発振器波形の平均値を実質的に第１DC電圧で維持することである。
アクティブバイアス回路の追加の利点は、アクティブバイアス回路が、発振波形の電圧レベルに依存して、駆動MOSFETの少なくとも１つを自動的にバイアスするよう配置されることである。図５に説明するように、MOSFET 102のバルクは接地電位で保持される。MOSFET 102のドレイン端子は、水晶への接続のための端子およびバイアス回路への入力のうちの１つと同じ電位においてである。従って、MOSFET 102のドレイン端子とバルク端子との間の電位差は、発振波形、すなわち水晶に接続された端子での信号に依存する。寄生容量は、このドレイン−バルク電位差に依存する。アクティブバイアス回路は、アクティブバイアス回路の出力がMOSFET 102のソースに接続されているので、この効果を補償するよう配置される。従って、アクティブバイアス回路は、MOSFET 102のドレイン−バルク電位差に依存して、MOSFET 102のバルク−ソース電位差を制御するよう配置される。MOSFET 102のこのバイアスは、一次電圧依存寄生容量を実質的に補償する。
同様に、MOSFET 101のバルクは第２DC電圧レベルでバイアスされる。アクティブバイアス回路は、バルク−ドレインとソース−バルクとの電位差が実質的に寄生容量の効果を低減するよう、発振器波形に依存して制御される。
好ましくは、トランジスタ101および102のドレイン面積および周辺は、
Figure 2021512542
式中、I=電流およびV=電圧
であるトランス−コンダクタンスがトランジスタ間で可能な限り一致するよう、およびゲート−ソースキャパシタンスならびに寄生容量に寄与する全ての他の寄与者が可能な限り類似であるよう、設計される。これは、可変キャパシタンスが、等しくかつ発振の中間点でDC電位のまわりで反対の大きさである勾配を有することを確保する。
図６は第３態様の改変を示す。図６における回路は、図５における回路と同じであるが、回路の安定化を改善するためのさらなるキャパシタ、および電源レール内での発振器波形の対称を含む。
図６における回路は、図５における回路の全ての部品を含む。図６に示すように、定電流源202の第２端子は第２DC電源505に接続され、そして従って、第２DC電圧で保持される。キャパシタ601は、正供給レールとアクティブバイアス回路の出力との間に提供される。キャパシタ602は、正供給レールとMOSFET 101のソースとの間に提供される。キャパシタ603は、アース端子とアクティブバイアス回路の出力との間に提供される。キャパシタ604は、MOSFET 101のソースとアース端子との間に提供される。
第３態様による回路において必要とされる合計ヘッドルームは、ドレインにおけるピークとピークの間の電圧の振れ、MOSFETを飽和に保持するために必要なソース−ドレイン電位差、ならびに電流源およびセンタリング増幅器の出力に必要な電圧の合計である。これは、高-Q標準（シングルエンド）電流欠乏発振器について必要とされるのよりも優位である必要はない。有利には、相補的段階のプッシュプル駆動は、駆動電流の半分のみが必要とされることを意味する。適切な条件下、相補的電流欠乏回路の使用は、他の低ノイズアプローチと比較して発振器消失を低減することができる。
第３態様は、実質的に上記の通り作動する部品を含んで上記の利点のいくつかまたは全てを提供する集積増幅回路の他の設計を含む。
本発明の第４態様は図７に示される。第４態様の回路は、第３態様の回路と同様であり、そして部品の等価の配置は、第３態様で使用されるのと同じ引用符号を用いて示される。
第４態様の回路は、第２および第３態様について既に記載したように、相補的トランジスタ駆動配置を含む。端子XTLaおよびXTLbをわたって提供される水晶発振器の水晶707を有する回路は図７に示される。抵抗器706は、水晶707と並列に提供され得る。
キャパシタ506、701および702は任意であり、そして第４態様はこれらのキャパシタのうちの１つ以上が提供されない回路を含む。キャパシタ506は、第３態様の回路について既に記載したように、キャパシタ506と同じ利点を提供し得る。
キャパシタ506、701および702のいずれかは、固定値を有し得る。しかしながら、第４態様は、任意のタイプのチューナブルキャパシタ、例えばデジタルチューナブルMEMキャパシタによって代替的に提供されるキャパシタ506、701および702のいずれかを含む。
第４態様において、DC電源705が提供される。図７に示すように、トランジスタ101のバルクは、DC電源705の正端子に接続され得、そしてトランジスタ102のバルクは、DC電源705の負端子に接続され得る。DC電源705の負端子はアースに接続され得る。
抵抗器703は、トランジスタ101のソースとDC電源の正端子との間に提供される。抵抗器704は、トランジスタ102のソースとDC電源の負端子との間に提供される。
抵抗器703および704は、好ましくは両方とも可変抵抗器である。抵抗器703および704は、MEM抵抗器などのデジタルチューナブル可変抵抗器であり得る。抵抗器703および704が可変抵抗器である場合、それらの抵抗は、操作の間の所望の発振レベルおよび中央電圧を提供するために必要に応じて制御され得る。抵抗器703および704の値は、回路が起動される場合、一時的に低下し得る。
第４態様の回路は、第３態様の回路として以前に記載した利点のいくつかまたは全てを提供し得る。
本発明の第５態様は、図８に示される。第５態様の回路もまた、相補的トランジスタ駆動配置を含む。第５態様の回路は、第４態様の回路と同様であり、そして部品の等価の配置は、第４態様で使用されるのと同じ引用符号を用いて示される。
第５態様において、キャパシタ506、701および702は任意であり、そして第５態様はこれらのキャパシタのうちの１つ以上が提供されない回路を含む。キャパシタ506は、第３態様の回路について記載したように、キャパシタ506と同じ利点を提供し得る。
キャパシタ506、701および702のいずれかは、固定値を有し得る。しかしながら、第５態様は、任意のタイプのチューナブルキャパシタ、例えばデジタルチューナブルMEMキャパシタによって代替的に提供されるキャパシタ506、701および702のいずれかを含む。
第５態様において、DC電源705が提供される。図８に示すように、トランジスタ101のバルクは、DC電源705の正端子に接続され得、そしてトランジスタ102のバルクは、DC電源705の負端子に接続され得る。DC電源705の負端子はアースに接続され得る。
第５態様は第１電流源801および第２電流源804を含む。
第１の電流源801は、好ましくはデジタル制御電流源のような可変電流源である。
第２電流源804は、好ましくは電圧制御電流源(VCSS) 804である。第２電流源804の第１端子は、トランジスタ102のソースに接続される。第２電流源804の第２端子は、DC電源705の負端子に接続される。
トランジスタ101のソースは、抵抗器802を介して第２電流源804の入力に接続され得、そしてトランジスタ102のソースは、抵抗器803を介して第２電流源804の同じ入力に接続され得る。
第２電流源は、改善された電流制御および利用可能なヘッドルームのより効果的な使用もまた提供し得る。
第５態様はまた、好ましくは可変電源であるDC電源805を含む。電源805の第１端子は、第２電流源804の入力に接続され得る。電源805の第２端子は、DC電源705の負端子に接続され得る。電源805は、デジタル制御可変電源であり得る。電源805が可変電源である場合、電源805の出力DC電圧は、フリッカーノイズに対する感度を最小限にするよう制御され得る。
第１および／または第２電流源は、所望の発振レベルを提供するために必要に応じて制御され得る。第１および／または第２電流源の電流は、回路が起動される場合、一時的に高い値に設定され得、次いで発振が開始される場合、減少し得る。
第５態様の別の実施において、第２電流源804の代わりに負荷抵抗器を使用しても良い。
第５態様の回路は、第４態様の回路として以前に記載した利点のいくつかまたは全てを提供し得る。
態様は、上記の技術に対する多数の改変および変形を含む。
第２および第３態様において、アクティブバイアス回路は、p-型MOSFET 102のドレイン−基板キャパシタンスの変化率をn-型MOSFET 101のそれと一致させる。アクティブバイアス回路は、寄生効果により生じる誤差を実質的に低減することによって性能を改善する。しかしながら、プロセスの変動により、異なるデバイスタイプ間の正確な一致は一貫して達成され得ない。一致を改善するために、アクティブバイアス回路は、好ましくは第１DC電圧を変化させる（その結果、電源レールの中間レベルにおいてではない）ための追加の回路を含む。
増幅器が操作されると電源レールの中間レベルからオフセットされるように第１DC電圧を制御する別の利点は、これが演算増幅器駆動のためよりも電流源のためのより多いヘッドルームを提供することである。
図５および６において、第１DC電源および第２DC電源は、DC電位を提供する。しかしながら、態様は、DC電位を提供するための任意の他の技術を含む。例えば、分圧器の配置は、代替的に使用され得、ここで第１DC電源は第１抵抗器によって置き換えられ、そして第２DC電源は第２抵抗器によって置き換えられる。第１および第２抵抗器のうちの少なくとも１つは、可変抵抗器であり得る。単一のDC電源は、第１および第２抵抗器の直列接続と並列に提供される。DC電位を提供するための他の技術は、ダイオードまたはMOS電源の使用を含む。
第３、第４および第５態様による好ましいさらなる技術は、ソース−ドレイン面積および周辺の不一致が存在するよう回路を構成すること、および代替的に、もしくは追加して、n-型MOSFET 101およびp-型MOSFET 102のそれぞれのバルクバイアスをそれらがDC-不感帯の中心にあるように調節することを含む。
図１〜８に示す回路は全て、発振回路の鍵となる部品のみを示す点で単純化されている。態様による回路構成間の差異および公知技術は、それによって明確に示されている。半導体発振器設計の当業者は、発振回路の実際の実施が図１〜８に示されないデバイスを支持するための部品の標準的配置をさらに含み得ることを理解する。特に、DCフィードバック配置は、これらは図に示されないが提供され得る。回路はまた、互いに接続されたゲートおよび他の端子とともに示される。態様はまた、接続の間に、抵抗器などの中間部品を含む。態様はまた、追加の回路をさらに含む図３〜８の回路を含む。例えば、ゲートおよび他の端子のDC分離を確保して、例えばヘッドルームの使用を改善するための回路が含まれ得る。特に、態様は、作動電圧および電流をバイアスする１つ以上の抵抗器を有し得るパッシブバイアス回路の提供を含む。図３〜８の回路へのこれらのおよび他の改変がなされ得る複数の方法は当業者に明らかである。
さらに、端子は互いに接続されていると示されそして記載されているが、接続は直接接続または間接接続であり得る。間接接続は、公知技術に従って接続された端子間のストリップライン、マイクロストリップライン、ビア、抵抗器、インダクタおよびキャパシタのいずれかを含む。間接接続を示す追加の回路は、水晶の特性によって定義される発振器の特性および容量ブリッジに実質的に寄与しない。
図４〜８における回路は、MOSFETのドレイン間に共通接続を有すると示されそして記載されている。しかしながら、態様はまた、代替的にMOSFETのソース間に共通接続を有して配置されるMOSFETを含む。バイアス回路は、次いでドレインキャパシタンスの代わりにソースキャパシタンスの変化率を一致させるよう構成される。
態様は、水晶への接続のための２つの端子の代わりに水晶へのシングルエンド接続を有する回路を含む。
図５および６において、アクティブバイアス回路への入力は、水晶への接続XTLaにおいてである。態様は、代替的にはまたは追加して水晶への接続XTLbにおいてであるおよび／または回路中の他の位置においてである入力を含む。
態様はまた、MOSFET 101および102の適切なバイアスが提供される限り、回路中の異なる位置に接続されたアクティブバイアス回路の出力を含む。
態様はまた、公知のMOSFET実施に従って、増幅回路における２つを超えるMOSFETの使用を含む。
MOSFETは、好ましくは供給レール（すなわち、図５、６、７および８の構成におけるソース）間に不可避的に発生される発振と第二高調波との間の相互作用が最小限になるように設計される。n-チャンネルデバイスの特徴とp-チャンネルデバイスの特徴との間の対称性は、生じる悪影響を低減するのに役立つ。ゲート−入力キャパシタンスは、好ましくはゲート面積およびバイアスレベルの重要な範囲を通じてのgm値を制御することによって、およびアスペクト比(W/L)を制御することによって均一にされる。このMOSFET設計は、n-型MOSFETデバイスよりも短くかつ広いゲートを有し、従ってより大きなドレイン面積を有するp-型MOSFETデバイスを生じる。n-型MOSFETソース−ドレインの面積および周辺は、好ましくはDCバイアスを有するキャパシタンスのそれらの効果的な変化率が公称作動条件下でp-型MOSFETのそれと一致するのに十分に拡張される。上記で説明したように、公称作動条件は、電源レールの中間レベルにおいてであり得るが、いくつかの用途では、公称作動条件は電源レールの中間レベルからオフセットされ得る。
態様はまた、（フリッカーノイズによる）DCオフセットを変化させるDCの効果に対して非感受性であり、そして依然として利用可能な電源の中心でバイアスされるように、トランジスタ101および102において等しいキャパシタンスを提供することを含む。キャパシタの一方に対する下限がPMOS（すなわち、p-チャンネル）デバイスによって設定されると仮定すると、P-チャンネルデバイスよりもn-チャンネルデバイスにより小さなソースおよび／またはドレインを使用することが好ましくあり得る。
態様による回路はMOSFETまたはBJTのいずれかを用いて示されているが、態様は、代替的にBJTによって提供されるMOSFET実施の全ておよび代替的にMOSFETによって提供されるBJT実施の全てを含む。
態様はまた、代替的にp-型MOSFETによって提供されるn-型MOSFET、およびその逆を有する全ての示されたおよび記載された実施の変形を含む。態様はまた、代替的にpnp BJTによって提供されるnpn BJT、およびその逆を有する全ての示されたおよび記載された実施の変形を含む。
本発明の特定の態様が上記で記載されているが、本発明の態様は記載された以外で実施され得ることが理解されるであろう。特に、作動はAC-接地ソースを有するMOSFET（一般的にピアース回路と記載される）に関して記載されているが、配置はドレインが接地されている回路に適合され得る。さらに、MOSFETは、コストが許容可能であり、そして性能要求が望ましくなる場合、バイポーラデバイスによって置き換えられ得る。
態様はまた、以下の番号付けされた項を含む：
１．水晶発振器における使用のための集積回路増幅器、該集積回路増幅器は：
第１トランジスタ；
第２トランジスタ、ここで、該第２トランジスタは第１トランジスタに相補的である；
第１トランジスタの端子および第２トランジスタの端子の両方に接続されているノード；
バイアス電流の少なくとも一部を第１および第２トランジスタの少なくとも一方に供給するよう配置された電流源、ここで、ノードでの電圧の発振振幅は該バイアス電流に依存しており；
ここで、集積回路増幅器は、使用において、ノードでの電圧の発振振幅が、該バイアス電流の供給が電流欠乏であるために制限されるよう構成される。
２．項１による集積回路増幅器、ここで、該集積回路増幅器は、第１および第２トランジスタが拡張コルピッツファミリーの構成であり；および／または、必要に応じて、トランジスタがピアース構成などのインバーター構成で配置されるよう構成される。
３．項１または２による集積回路増幅器、ここで、トランジスタは、発振電流に関する第１トランジスタの利得変動および発振電流に関する第２トランジスタの利得変動が実質的に同じ大きさを有し、かつ互いに逆であるように設計される。
４．項１〜３のいずれかによる集積回路増幅器、ここで、トランジスタおよび／または関連するバイアス回路は、使用において、バイアス電圧の少なくとも１つの変動が実質的に同じ大きさおよび逆極性である寄生容量の変化を生じるように設計される。
５．項１〜４のいずれかによる集積回路増幅器、ここで：
第１トランジスタおよび第２トランジスタはBJTであり、およびコレクタ接地構成で配置されるか；または
第１トランジスタおよび第２トランジスタはMOSFETであり、およびドレイン接地構成で配置されるかのいずれかである。
６．項１〜４のいずれかによる集積回路増幅器、ここで：
第１トランジスタおよび第２トランジスタはBJTであり、およびベース接地構成で配置されるか；または
第１トランジスタおよび第２トランジスタはMOSFETであり、およびゲート接地構成で配置されるかのいずれかである。
７．項１〜４のいずれかによる集積回路増幅器、ここで：
第１トランジスタおよび第２トランジスタはBJTであり、およびエミッタ接地構成で配置されるか；または
第１トランジスタおよび第２トランジスタはMOSFETであり、およびソース接地構成で配置されるかのいずれかである。
８．パッシブバイアス回路をさらに含む、項１〜７のいずれかによる集積回路増幅器；
ここで、使用において、動作電圧および／または電流はパッシブバイアス回路に依存する。
９．アクティブバイアス回路をさらに含む、項１〜８のいずれかによる集積回路増幅器；
ここで、使用において、アクティブバイアス回路は集積回路増幅器のノードでの平均電圧を制御するよう構成される。
１０．項１〜７のいずれかによる集積回路増幅器、ここで、ノードは、水晶発振器の水晶に接続するための第１出力端子であるかまたは該第１出力端子に接続された第１ノードであり、および第１ノードは第１トランジスタの第２端子に接続されており、ここで、集積回路増幅器は：
水晶発振器の水晶に接続するための第２出力端子であるかまたは該第２出力端子に接続された第２ノード、および該第２ノードは第１トランジスタの第３端子に接続されている；
第１トランジスタの第１端子に接続された第１端子、および第２ノードに接続された第２端子を有する第１キャパシタ；
第１トランジスタの第３端子に接続された第１端子、および第２トランジスタの第２端子に接続された第２端子を有する第２キャパシタ；
第１トランジスタの第１端子に接続された第１端子、および第１ノードに接続された第２端子を有する第３キャパシタ；
第１トランジスタの第２端子に接続された第１端子、および第２トランジスタの第２端子に接続された第２端子を有する第４キャパシタ；および
第２トランジスタの第２端子に接続されたアース端子；をさらに含み、
ここで、第１トランジスタの第１端子は電流源に接続されており；
ここで、第１トランジスタのバルクは第１トランジスタの第１端子に接続されており；および
ここで、第２トランジスタのバルクは第２トランジスタの第２端子に接続されている。
１１．項１〜１０のいずれかによる集積回路増幅器、ここで、第１トランジスタおよび第２トランジスタはMOSFETである。
１２．項１１による集積回路増幅器、ここで：
第１トランジスタの第１端子はソース端子であり；
第１トランジスタの第２端子はドレイン端子であり；
第１トランジスタの第３端子はゲート端子であり；
第２トランジスタの第１端子はドレイン端子であり；
第２トランジスタの第２端子はソース端子であり；および
第２トランジスタの第３端子はゲート端子である。
１３．項１〜１０のいずれかによる集積回路増幅器、ここで、第１トランジスタおよび第２トランジスタはBJTである。
１４．前記項のいずれかによる集積回路増幅器、ここで、接続のうちの１つ以上は間接的接続であり、そして抵抗器などの１つ以上の他の部品を含む。
１５．前記項のいずれかによる回路；および水晶を含む水晶発振器。
態様の上記記載は一例であり限定されないことが意図される。従って、以下に示す特許請求の範囲の精神および範囲から逸脱することなく、記載した発明に改変がなされ得ることは当業者に明らかであろう。

Claims (22)

  1. 水晶発振器における使用のための集積回路増幅器であって、該集積回路増幅器が：
    トランジスタ；
    電圧依存キャパシタンス回路、ここで該電圧依存キャパシタンス回路は、電圧依存キャパシタンスおよび該電圧依存キャパシタンスのバイアス回路を有するデバイスを含む；および
    ノード；
    を含み、
    ここで、
    該ノードは、該トランジスタの端子に接続されており、そして該集積回路増幅器は、該トランジスタの固有キャパシタンスが該ノードでの平均電圧に依存するよう構成されており；
    ここで、該ノードはまた、該電圧依存キャパシタンス回路の端子に接続されており、そして該集積回路増幅器は、該ノードの有効キャパシタンスが該トランジスタの固有キャパシタンスおよび該デバイスの電圧依存キャパシタンスの両方に依存するよう構成されており；および
    ここで、使用において、該電圧依存キャパシタンス回路が、該ノードでの平均電圧が変化する場合、該ノードの有効キャパシタンスの変化量を減少させる、
    集積回路増幅器。
  2. バイアス回路が、ノードでの平均電圧に依存してデバイスの電圧依存キャパシタンスを制御するよう配置されている、請求項１記載の集積回路増幅器。
  3. 電圧依存キャパシタンスを有するデバイスがバラクタまたはトランジスタである、請求項１または２記載の集積回路増幅器。
  4. 電圧依存キャパシタンスを有するデバイスが電圧依存キャパシタンスを提供するための任意のデバイスである、請求項１記載の集積回路増幅器。
  5. バイアス回路がデバイスの電圧依存キャパシタンスを制御するよう配置されており、その結果、使用において、該デバイスの電圧依存キャパシタンスが、ノードでの平均電圧が変化する場合、該ノードの有効キャパシタンスの変化量を実質的に最小限にする、前記請求項のいずれか記載の集積回路増幅器。
  6. 集積回路増幅器がトランジスタにバイアス電流を供給するよう構成されており、そして、使用において、ノードでの電圧の発振振幅が、該バイアス電流の供給が電流欠乏であるために制限される、前記請求項のいずれか記載の集積回路増幅器。
  7. ノードが集積回路増幅器の出力端子であるかまたは該出力端子に接続されており、ここで、該出力端子が水晶発振器の水晶への接続を提供するよう配置されている、前記請求項のいずれか記載の集積回路増幅器。
  8. ノードがトランジスタの第１端子に接続されており、そして集積回路増幅器が：
    該ノードに接続された第１端子および該トランジスタの第２端子に接続された第２端子を有する電流源；
    該トランジスタの第３端子に接続された第１端子および該トランジスタの第２端子に接続された第２端子を有する第１キャパシタ；および
    該ノードに接続された第１端子および該トランジスタの第２端子に接続された第２端子を有する第２キャパシタ；
    をさらに含み、
    ここで、該トランジスタの第３端子が該集積回路増幅器の第２出力端子であるかまたは該第２出力端子に接続されており、ここで、該第２出力端が水晶発振器の水晶への接続を提供するよう配置されている、請求項７記載の集積回路増幅器。
  9. トランジスタがBJTである、前記請求項のいずれか記載の集積回路増幅器。
  10. トランジスタの第１端子がトランジスタのコレクタ端子であり；
    トランジスタの第２端子がトランジスタのエミッタ端子であり；および
    トランジスタの第３端子がトランジスタのベース端子である、
    請求項９記載の集積回路増幅器。
  11. トランジスタがMOSFETである、請求項８記載の集積回路増幅器。
  12. トランジスタの第１端子がトランジスタのドレイン端子であり；
    トランジスタの第２端子がトランジスタのソース端子であり；および
    トランジスタの第３端子がトランジスタのゲート端子である、
    請求項１１記載の集積回路増幅器。
  13. トランジスタが第１トランジスタであり、ノードが該第１トランジスタの第１端子に接続されており、および集積回路増幅器が：
    電流源；
    第２トランジスタ、ここで、該第２トランジスタの第１端子は該電流源の端子に接続されており、該第２トランジスタの第２端子はノードに接続されており、および該第２トランジスタの第３端子は該第１トランジスタの第３端子に接続されており；
    該第１トランジスタの第３端子に接続された第１端子および該電流源の端子に接続された第２端子を有する第１キャパシタ；
    該第１トランジスタの第３端子に接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第２キャパシタ；
    該集積回路増幅器の第２出力端子、ここで、該第２出力端子は水晶発振器の水晶への接続を提供するよう配置されており、および該第２出力端子は該第１トランジスタの第３端子に接続されており；
    該第２トランジスタの第１端子に接続された第１端子および該ノードに接続された第２端子を有する第３キャパシタ；および
    ノードに接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第４キャパシタ；
    をさらに含み、
    ここで、該ノードと電圧依存キャパシタンス回路との間の接続は、該電圧依存キャパシタンス回路の入力への接続であり、および該電圧依存キャパシタンス回路の出力は該第１トランジスタの第２端子に接続されており；
    ここで、該第１トランジスタのバルクはアース端子に接続されており；
    ここで、該第２トランジスタのバルクはDC電圧によって該アース端子に対してバイアスされており；および
    ここで、該集積回路増幅器は、必要に応じて第５キャパシタをさらに含み、ここで、該第５キャパシタの第１端子は該第２トランジスタの第１端子に接続されており、および該第５キャパシタの第２端子は該第１トランジスタの第２端子に接続されている、請求項７記載の集積回路増幅器。
  14. トランジスタが第１トランジスタであり、ノードが該第１トランジスタの第１端子に接続されており、および集積回路増幅器が：
    正端子および負端子を有するDC電源；
    第１端子および第２端子を有する第１抵抗器、ここで、該第１抵抗器の第１端子は該DC電源の正端子に接続されており、ここで、該第１抵抗器は必要に応じて可変抵抗器であり；
    第１端子および第２端子を有する第２抵抗器、ここで、該第２抵抗器の第１端子は該第１トランジスタの第２端子に接続されており、該第２抵抗器の第２端子は該DC電源の負端子に接続されており、ここで、該第２抵抗器は必要に応じて可変抵抗器であり；
    第２トランジスタ、ここで、該第２トランジスタの第１端子は該第１抵抗器の第２端子に接続されており、該第２トランジスタの第２端子はノードに接続されており、および該第２トランジスタの第３端子は該第１トランジスタの第３端子に接続されており；
    該第１トランジスタの第３端子に接続された第１端子および該第１抵抗器の第２端子に接続された第２端子を有する第１キャパシタ；
    該第１トランジスタの第３端子に接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第２キャパシタ；
    該集積回路増幅器の第２出力端子、ここで、該第２出力端子は水晶発振器の水晶への接続を提供するよう配置されており、および該第２出力端子は該第１トランジスタの第３端子に接続されており；
    該第２トランジスタの第１端子に接続された第１端子および該ノードに接続された第２端子を有する第３キャパシタ；および
    ノードに接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第４キャパシタ；
    をさらに含み、
    ここで、該第１トランジスタのバルクは該DC電源の負端子に接続されており；および
    ここで、該第２トランジスタのバルクは該DC電源の正端子に接続されている、
    請求項７記載の集積回路増幅器。
  15. トランジスタが第１トランジスタであり、ノードが該第１トランジスタの第１端子に接続されており、および集積回路増幅器が：
    正端子および負端子を有するDC電源；
    該DC電源の正端子に接続された第１端子を有する第１電流源；
    該第１トランジスタの第２端子に接続された第１端子および該DC電源の負端子に接続された第２端子を有する第２電流源；
    第２トランジスタ、ここで、該第２トランジスタの第１端子は該第１電流源の第２端子に接続されており、該第２トランジスタの第２端子はノードに接続されており、および該第２トランジスタの第３端子は該第１トランジスタの第３端子に接続されており；
    該第１トランジスタの第３端子に接続された第１端子および該第１電流源の第２端子に接続された第２端子を有する第１キャパシタ；
    該第１トランジスタの第３端子に接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第２キャパシタ；
    該集積回路増幅器の第２出力端子、ここで、該第２出力端子は水晶発振器の水晶への接続を提供するよう配置されており、および該第２出力端子は該第１トランジスタの第３端子に接続されており；
    該第２トランジスタの第１端子に接続された第１端子および該ノードに接続された第２端子を有する第３キャパシタ；および
    ノードに接続された第１端子および該第１トランジスタの第２端子に接続された第２端子を有する第４キャパシタ；
    をさらに含み、
    ここで、該第１トランジスタのバルクは該DC電源の負端子に接続されており；および
    ここで、該第２トランジスタのバルクは該DC電源の正端子に接続されている、
    請求項７記載の集積回路増幅器。
  16. ノードに接続された第１端子および第２出力端子に接続された第２端子を有する第３抵抗器；
    第１トランジスタの第２端子とDC電源の負端子との間に接続されたキャパシタ、ここで、該キャパシタは必要に応じてチューナブルキャパシタであり；
    第２トランジスタの第１端子とDC電源の負端子との間に接続されたキャパシタ、ここで、該キャパシタは必要に応じてチューナブルキャパシタであり；および
    第２トランジスタの第１端子と第１トランジスタの第２端子との間に接続されたキャパシタ、ここで、該キャパシタは必要に応じてチューナブルキャパシタである；
    のうちの１つ以上をさらに含む、請求項１４または１５記載の集積回路増幅器。
  17. 第１トランジスタおよび第２トランジスタが相補的構成で配置されている、請求項１３〜１６のいずれか記載の集積回路増幅器。
  18. 第１トランジスタおよび第２トランジスタがMOSFETである、請求項１３〜１７のいずれか記載の集積回路増幅器。
  19. 第１トランジスタの第１端子がドレイン端子であり；
    第１トランジスタの第２端子がソース端子であり；
    第１トランジスタの第３端子がゲート端子であり；
    第２トランジスタの第１端子がソース端子であり；
    第２トランジスタの第２端子がドレイン端子であり；および
    第２トランジスタの第３端子がゲート端子である、請求項１８記載の集積回路増幅器。
  20. 第１トランジスタおよび第２トランジスタがBJTである、請求項１３〜１７のいずれか記載の集積回路増幅器。
  21. 接続のうちの１つ以上が間接的接続であり、抵抗器などの１つ以上の他の部品を含む、前記請求項のいずれか記載の集積回路増幅器。
  22. 前記請求項のいずれか記載の回路；および水晶を含む水晶発振器。
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