JP2021508944A - 半導体デバイス及びその製造方法 - Google Patents

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Abstract

本発明の実施例は半導体デバイス及びその製造方法を提供する。当該半導体デバイスは、基板と、前記基板の一側に配置される半導体層と、前記半導体層の前記基板と反対側に配置されるソース電極、ゲート電極及びドレイン電極と、前記半導体層の前記基板と反対側に配置され且つ前記ゲート電極と前記ドレイン電極との間に離間配置される少なくとも２つのドレイン接合終端と、を含み、前記半導体層はチャンネル層とバリア層とを含み、前記チャンネル層と前記バリア層との間の界面において二次元電子ガスが形成され、前記少なくとも２つのドレイン接合終端はそれぞれ前記ドレイン電極と電気的に接続される。本願の実施例は、電流コラプス現象を緩和するとともに、デバイスのオン抵抗を低減することができ、したがってデバイスの長期的信頼性が向上する。

Description

本願は、２０１８年５月３日に出願された中国特許出願「ＮＯ．ＣＮ２０１８１０４１４１３６．５」の優先権を主張し、そのすべての内容を参照より本願に引き込む。
本発明の実施例は、半導体技術分野に関し、特に半導体デバイス及びその製造方法に関する。
ＧａＮなどの窒化物半導体材料には、飽和電子移動速度が速く、絶縁破壊強度とバンドギャップが大きい、などの特徴がある。そのため、ＧａＮに基づいた高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ，ＨＥＭＴ）デバイスは大勢の研究者や半導体メーカーに注目されている。ＧａＮのＨＥＭＴデバイスはこれからの２０年間に、高速、高効率、高周波を求める通信分野及び電力電子分野において広く応用される見込みである。
しかしながら、ＧａＮ電力電子デバイスには深刻な電流コラプス現象が存在している。その影響でデバイスの消費電力が上がり、動作効率が降下してしまう。
以上に鑑みて、本発明の実施例は上述の課題を解決するための半導体デバイス及びその製造方法を提供する。
第１の態様によると、本発明の実施例は半導体デバイスを提供する。当該半導体デバイスは、基板と、基板の一側に配置される半導体層と、半導体層の基板と反対側に配置されるソース電極、ゲート電極及びドレイン電極と、半導体層の基板と反対側に配置され且つゲート電極とドレイン電極との間に離間配置される少なくとも２つのドレイン接合終端と、を含む。なお、半導体層はチャンネル層とバリア層とを含み、チャンネル層とバリア層との間の界面において二次元電子ガス（Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ，２ＤＥＧ）の濃度が形成され、少なくとも２つのドレイン接合終端はそれぞれドレイン電極と電気的に接続される。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端は、ゲート電極からドレイン電極に向かう延伸方向に沿って配置される。ここで、少なくとも２つのドレイン接合終端のうちドレイン電極に近接するドレイン接合終端の延伸方向における長さは、少なくとも２つのドレイン接合終端のうちゲート電極に近接するドレイン接合終端の延伸方向における長さより長い。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端は、ゲート電極からドレイン電極に向かう延伸方向に沿って配置される。ここで、少なくとも２つのドレイン接合終端のうちドレイン電極に近接するドレイン接合終端の厚さは、少なくとも２つのドレイン接合終端のうちドレイン電極から離れる側にあるドレイン接合終端の厚さより厚い。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端の厚さは、ゲート電極からドレイン電極に向かう延伸方向において漸次厚くなる。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端のうちゲート電極に近接するドレイン接合終端とゲート電極との間の距離は、少なくとも２つのドレイン接合終端のうちドレイン電極に近接するドレイン接合終端とドレイン電極との間の距離以上である。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端のうちゲート電極に近接する２つの隣接するドレイン接合終端の間の距離は、少なくとも２つのドレイン接合終端のうちドレイン電極に近接する２つの隣接するドレイン接合終端の間の距離以上である。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端のうち、隣接する２つのドレイン接合終端の間の距離は、ゲート電極からドレイン電極に向かう延伸方向において漸次短くなる。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端は、第１のドレイン接合終端、第２のドレイン接合終端及び第３のドレイン接合終端を含む。その中、第１のドレイン接合終端はゲート電極に近接して配置され、第３のドレイン接合終端はドレイン電極に近接して配置され、第２のドレイン接合終端は第１のドレイン接合終端と第３のドレイン接合終端との間に配置される。なお、第１のドレイン接合終端と第２のドレイン接合終端との間の距離は、第２のドレイン接合終端と第３のドレイン接合終端との間の距離より長い。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端のうちの各ドレイン接合終端は、半導体層の基板と反対側に成長される第１の成長半導体層と、第１の成長半導体層の半導体層と反対側に配置されるオーミック電極と、を含む。ここで、ドレイン接合終端はオーミック電極によってドレイン電極と短絡するように接続され、前記少なくとも２つのドレイン接合終端はそれぞれドレイン電極と同一の電位を維持する。
本発明の一部の実施例において、ゲート電極とバリア層との間には第２の成長半導体層が成長され、第２の成長半導体層の少なくとも一部がバリア層の表面まで、又はバリア層の内部まで、又はチャンネル層の内部まで延びる。
本発明の一部の実施例において、当該半導体デバイスは、バリア層の上側に位置する誘電体層を更に含み、誘電体層にはゲートリセスが設けられる。ここで、ゲートリセスは誘電体層からバリア層の表面又はバリア層の内部まで延びるか、又は、ゲートリセスは誘電体層からチャンネル層の内部まで延びて、ゲート電極とバリア層との間の第２の成長半導体層がゲートリセスの中に位置する。
第２の態様によると、本発明の実施例は半導体デバイスの製造方法を提供する。当該方法は、基板の一側にチャンネル層とバリア層とを含む半導体層を配置し、チャンネル層とバリア層との間の界面に二次元電子ガスを形成するステップと、半導体層の基板と反対側に少なくとも２つのドレイン接合終端を離間配置するステップと、半導体層の基板と反対側にソース電極、ゲート電極及びドレイン電極を配置するステップと、を含む。なお、少なくとも２つのドレイン接合終端はゲート電極とドレイン電極との間に位置し、それぞれドレイン電極と電気的に接続される。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端は、ゲート電極からドレイン電極に向かう延伸方向に沿って配置される。ここで、少なくとも２つのドレイン接合終端のうちドレイン電極に近接するドレイン接合終端の延伸方向における長さは、少なくとも２つのドレイン接合終端のうちゲート電極に近接するドレイン接合終端の延伸方向における長さより長い。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端は、ゲート電極からドレイン電極に向かう延伸方向に沿って配置される。ここで、少なくとも２つのドレイン接合終端のうちドレイン電極に近接するドレイン接合終端の厚さは、少なくとも２つのドレイン接合終端のうちドレイン電極から離れる側にあるドレイン接合終端の厚さより厚い。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端のうちゲート電極に近接するドレイン接合終端とゲート電極との間の距離は、少なくとも２つのドレイン接合終端のうちドレイン電極に近接するドレイン接合終端とドレイン電極との間の距離以上である。
本発明の一部の実施例において、少なくとも２つのドレイン接合終端のうちゲート電極に近接する２つの隣接するドレイン接合終端の間の距離は、少なくとも２つのドレイン接合終端のうちドレイン電極に近接する２つの隣接するドレイン接合終端の間の距離以上である。
本発明の一部の実施例において、半導体層の基板と反対側に少なくとも２つのドレイン接合終端を離間配置するステップは、半導体層の基板と反対側に成長半導体層を成長させるステップと、少なくとも２つのドレイン接合終端に対応する領域に位置する成長半導体層と、ゲート電極に対応する領域に位置する成長半導体層とを保留し、それ以外の領域における成長半導体層を除去するステップと、保留した少なくとも２つのドレイン接合終端に対応する成長半導体層においてオーミック電極を設置して、離間配置された少なくとも２つのドレイン接合終端を形成するステップと、を含む。なお、少なくとも２つのドレイン接合終端がそれぞれドレイン電極と同一の電位を維持するように、ドレイン接合終端をオーミック電極によってドレイン電極と短絡するように接続する。
本発明の一部の実施例において、半導体層の基板と反対側に少なくとも２つのドレイン接合終端を離間配置するステップの前に、当該製造方法は、半導体層の基板と反対側において、ゲート電極の位置に対応する位置にゲートリセスを設置するステップを更に含む。ここで、少なくとも２つのドレイン接合終端に対応する領域に位置する成長半導体層と、ゲート電極に対応する領域に位置する成長半導体層とを保留するステップは、少なくとも２つのドレイン接合終端に対応する領域に位置する成長半導体層と、ゲートリセスの中に位置する成長半導体層とを保留するステップを含む。
本願の実施例により提供される半導体デバイス及びその製造方法は、半導体デバイスの半導体層の基板と反対側に少なくとも２つのドレイン接合終端を配置することによって、ドレイン接合終端同士の間の間隔領域に対応するチャンネル層とバリア層との界面における二次元電子ガスの濃度が降下することなく、ドレイン接合終端同士の間の間隔領域に対応する二次元電子ガスの濃度を通常レベルに維持するとともに、半導体デバイスのオン抵抗を増やすことなく、デバイスの動作効率を向上させ、デバイスのエネルギー損失を減少させ、したがってデバイスの長期的信頼性を向上させることができる。
本発明の実施例又は従来技術による技術案をより明確にするために、以下、実施例又は従来技術に対する説明に必要となる図面について簡単に説明する。明らかに、以下説明される図面は本発明の一部の実施例に過ぎない。当業者であれば、創造的な労働を行わなくてもこれらの図面に基づいて他の図面を取得することができる。
本発明の一実施例による半導体デバイスの構造模式図である。 本発明の他の一実施例による半導体デバイスの構造模式図である。 図１及び図２に示された実施例による構造の効果比較図である。 本発明の他の一実施例による半導体デバイスの構造模式図である。 本発明の一実施例による半導体デバイスの製造方法のプロセス図である。 本発明の実施例による半導体デバイスの製造方法の各ステップにおける構造模式図である。 本発明の実施例による半導体デバイスの製造方法の各ステップにおける構造模式図である。 本発明の実施例による半導体デバイスの製造方法の各ステップにおける構造模式図である。 本発明の実施例による半導体デバイスの製造方法の各ステップにおける構造模式図である。
本発明の目的、技術案及び長所をより明確にするために、以下、本発明の実施例における図面を参照しながら、具体的な実施形態に基づいて本発明による技術案を完全に説明する。明らかに、説明される実施例は本発明の一部の実施例に過ぎず、すべての実施例ではない。当業者が本発明の実施例に基づいて創造的な労働を行わずに得られる他の実施例は、すべて本発明の保護範囲に属するべきである。
図１は、本願の一実施例による半導体デバイス１００である。図１に示すように、当該半導体デバイス１００は、基板１０１、半導体層１０２、ソース電極１０３、ゲート電極１０４、ドレイン電極１０５及びドレイン接合終端１０６を含む。
図２は、本願の他の一実施例による半導体デバイスである。図２に示すように、当該半導体デバイスは、基板１０１、半導体層１０２、ソース電極１０３、ゲート電極１０４、ドレイン電極１０５及び少なくとも２つのドレイン接合終端１０６を含む。
本実施例において、基板１０１はサファイア（ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、Ｓｉ又は当業者に周知されているIII族窒化物の成長に適する他の任意の材料からなる基板であってもよく、本発明はそれについて制限をしない。
半導体層１０２は基板１０１の一側に配置される。半導体層１０２はチャンネル層１２１及びバリア層１２２を含み、チャンネル層１２１とバリア層１２２との間において半導体の異質接合が形成され、異質接合の界面における分極電荷により高濃度の二次元電子ガスが誘起されて、前記チャンネル層１２１とバリア層１２２との間の界面において二次元電子ガス２０が形成される。
ソース電極１０３、ゲート電極１０４及びドレイン電極１０５は、半導体層１０２の基板１０１と反対側に配置される。ソース電極１０３及びドレイン電極１０５は、半導体層１０２における二次元電子ガス２０と電気的に接続される。
ゲート電極１０４は、ソース電極１０３とドレイン電極１０５との間の領域に位置する。ゲート電極１０４は、ショットキー金属ゲート電極又は絶縁ゲート型のゲート電極（ＭＩＳ）であってもよい。金属ゲート電極は、単層の金属ゲート電極であってもよく、２層又は複数層のゲート電極構造であってもよい。例えば、下層が絶縁電解質（例えば、ＳｉＯ２）であり、上層がゲート電極金属であってもよい。また、ゲート電極１０４は複数層の金属であってもよい。なお、ここで説明したゲート電極１０４の形成方法は一例に過ぎず、本発明の実施例におけるゲート電極１０４は、当業者に周知されている任意の方法によって形成されてもよい。ゲート電極１０４の形状はＴ型のゲート構造、「型のゲート構造又は台形フィールドプレートなどの構造であってもよい。
本願の実施例において、ドレイン接合終端１０６は半導体層１０２の基板１０１と反対側に配置され、且つゲート電極１０４とドレイン電極１０５との間に位置する。ドレイン接合終端１０６の数は少なくとも２つであり、少なくとも２つのドレイン接合終端１０６が離間配置され、隣接する２つのドレイン接合終端１０６の間には隙間がある。少なくとも２つのドレイン接合終端１０６はそれぞれドレイン電極１０５と電気的に接続される。
ドレイン接合終端１０６はＰ型のIII−V族化合物半導体であってもよく、又は、実際の必要に応じて当業者がドレイン接合終端１０６の材料を決めてもよく、本願の実施例はそれについて制限をしない。
従来の構造を有するIII−V族化合物半導体デバイスにおいては、ドレイン電極が高電圧バイアス状態にある場合、ソース電極とドレイン電極との間における電子トラップが電子を捕獲する。このように捕獲された電子はデバイスがオンになるときにすぐに釈放されないため、ゆっくり釈放されて回復する際にこれらの捕獲された電子はチャンネル層の中の電子に斥力を与えて、チャンネル層の中の電子濃度が降下してしまって、最終的にデバイスのダイナミック抵抗が向上してしまう。デバイスのダイナミック抵抗が向上すると、デバイスの熱損傷も増えてしまって、デバイスが過熱で壊れてしまうことまで至る。
本発明の一実施例によると、少なくとも２つのドレイン接合終端１０６はそれぞれドレイン電極１０５と短絡するように接続されて、ドレイン電極１０５と同一の電位を維持する。
図１に示すよう、ゲート電極１０４とドレイン電極１０５との間において１つのドレイン接合終端１０６が配置される場合、ドレイン接合終端１０６とドレイン電極１０５とが短絡するように接続されるため、ドレイン電極１０５から正電圧が印加されると、ドレイン接合終端１０６の半導体における正孔がバリア層１２２の表面又は内部に注入される。デバイスがスイッチングを行うとき、注入された正孔は捕獲された電子を効果的に釈放して、電子トラップにより捕獲された電子を中和することができる。それによって、電流コラプス現象が消去されて、デバイスのダイナミック抵抗が降下する。
図１による実施例において、ドレイン接合終端１０６によりバリア層１２２とチャンネル層１２１との間の圧電効果が削減されて、当該デバイス構造のエネルギーバンドが変更されるため、バリア層１２２とチャンネル層１２１との界面における二次元電子ガス２０の濃度が降下する。例えば、図１に示されるＢ領域における二次元電子ガス２０の濃度が通常レベルより低くなり、二次元電子ガスの濃度降下によってデバイスのオン抵抗が増加する。オン抵抗が増加すると、デバイスの作動効率が降下して、エネルギー損失が増えるとともに、デバイスの長期的信頼性が降下してしまう。
図２による実施例において、少なくとも２つのドレイン接合終端１０６における正孔は、バリア層１２２の表面又はバリア層１２２の内部に注入することができる。デバイスがスイッチングを行うとき、注入された正孔は捕獲された電子を効果的に釈放して、電子トラップにより捕獲された電子を中和することができる。それによって、電流コラプス現象が消去されて、デバイスのダイナミック抵抗が降下する。また、少なくとも２つのドレイン接合終端１０６のうちの隣接するドレイン接合終端１０６同士の間には距離があるため、隣接する２つのドレイン接合終端１０６の間の領域に対応するバリア層１２２とチャンネル層１２１との界面における二次元電子ガスの濃度は、１つのドレイン接合終端１０６のみが配置された場合（図１に示す通り）に当該ドレイン接合終端１０６に対応して下方にある二次元電子ガスの濃度より高い。図２に示す通り、図面におけるＡ領域は２つのドレイン接合終端１０６の間の領域であり、当該領域に対応する二次元電子ガス２０の濃度は通常レベルである。少なくとも２つのドレイン接合終端１０６が配置された構造は、図１のように１つのドレイン接合終端１０６が配置された構造と比べると、より濃度が高い二次元電子ガスを有する。そのため、デバイスのオン抵抗が低減され、デバイスの作動効率が向上し、デバイスのエネルギー損失が低減されて、デバイスの信頼性が向上する。
本発明の実施例により提供される半導体デバイスは、半導体デバイスにおける半導体層の基板と反対側に少なくとも２つのドレイン接合終端が配置されるため、ドレイン接合終端の間の間隔領域に対応するチャンネル層とバリア層との界面における二次元電子ガスの濃度が降下することなく、ドレイン接合終端の間の間隔領域に対応する二次元電子ガスの濃度が通常レベルを維持することができるとともに、半導体デバイスのオン抵抗が向上しない。したがって、デバイスの作動効率が向上し、デバイスのエネルギー損失が低減されて、デバイスの長期的信頼性が向上する。
図３は、図１による構造と図２による構造との技術効果比較図である。図中、点線Ａは図１による構造に対応するソース・ドレイン電極間電流がドレイン電極の電圧につれて変化することを示す曲線であり、実線Ｂは図２による構造に対応するソース・ドレイン電流がドレイン電極の電圧につれて変化することを示す曲線である。同一のドレイン電極の電圧Vｄに対して、実線Ｂに示される電流は点線Ａに示される電流よりはるかに大きいことが分かる。つまり、図１による構造に比べると、図２による構造は電流コラプスを低減することができるだけでなく、オン抵抗が低いという長所もある。
本発明の一実施例によると、ゲート電極に近接する２つの隣接するドレイン接合終端同士の間の距離は、ドレイン電極に近接する２つの隣接するドレイン接合終端同士の間の距離以上である。当該距離を設けることによって、チャンネル層とバリア層との間の二次元電子ガスの濃度が降下しないまま、電流コラプスが低減するとともに、低いオン抵抗が維持されることができる。
選択的に、少なくとも２つのドレイン接合終端のうち、ゲート電極に近接するドレイン接合終端とゲート電極との間の距離は、ドレイン電極に近接するドレイン接合終端とドレイン電極との間の距離以上である。
１つの具体的な実施形態によると、図４に示すよう、少なくとも２つのドレイン接合終端１０６は第１のドレイン接合終端１０６１、第２のドレイン接合終端１０６２及び第３のドレイン接合終端１０６３を含む。第１のドレイン接合終端１０６１はゲート電極１０４に近接して配置され、第３のドレイン接合終端１０６３はドレイン電極１０５に近接して配置され、第２のドレイン接合終端１０６２は第１のドレイン接合終端１０６１と第３のドレイン接合終端１０６３との間に位置する。第１のドレイン接合終端１０６１と第２のドレイン接合終端１０６２との間の距離は、第２のドレイン接合終端１０６２と第３のドレイン接合終端１０６３との間の距離より長い。
本実施例において、少なくとも２つのドレイン接合終端１０６のうち、隣接する２つのドレイン接合終端同士の間の距離は、ゲート電極１０４からドレイン電極１０５に向かう延伸方向において漸次短くなる。それによって、ドレイン電極１０５付近で捕獲された電子はより早く回復することができ、メモリ効果がより効果的に緩和される。
なお、第１のドレイン接合終端１０６１が延びる長さは最も短く、第２のドレイン接合終端１０６２が延びる長さは第１のドレイン接合終端１０６１が延びる長さより長く、第３のドレイン接合終端１０６３が延びる長さは第２のドレイン接合終端１０６２が延びる長さよりも長くてもよい。３つのドレイン接合終端１０６が配置されることによって、図４に示すような隣接する２つのドレイン接合終端１０６の間の領域Ｃに対応する二次元電子ガスの濃度が通常レベルを維持することができる。図１に示すような１つのドレイン接合終端１０６が配置される場合と比べると、図４によるデバイスの二次元電子ガスの濃度は、図１によるデバイスの二次元電子ガスの濃度より高い。
本発明の一実施例によると、図２に示すよう、本願の実施例におけるいずれのドレイン接合終端１０６も、成長半導体層１６１（第１の成長半導体層と称してもよい）及びオーミック電極１６２を含む。
具体的に、第１の成長半導体層１６１は、半導体層１０２の基板１０１と反対側において成長される。オーミック電極１６２は、第１の成長半導体層１６１の半導体層１０２と反対側において作製される。各ドレイン接合終端１０６はそれぞれ、オーミック電極１６２によってドレイン電極１０５と短絡するように接続される。
ゲート電極１０４とバリア層１２２との間には成長半導体層１６１（第２の成長半導体層と称してもよい）が成長されており、第２の成長半導体層１６１の少なくとも一部がバリア層１２２の表面まで、又はバリア層１２２の内部まで、又はチャンネル層１２１の内部まで延びる。ドレイン接合終端１０６を構成する第１の成長半導体層１６１は、ゲート電極１０４及びバリア層１２２の間の第２の成長半導体層１６１と同時に作製されることができる。第２の成長半導体層１６１の厚さは、第１の成長半導体層１６１の厚さより薄い。
本発明の一実施例によると、図２に示すよう、半導体デバイス１００はバリア層１２２の上方に位置する誘電体層１０７を更に含む。当該誘電体層１０７においてはゲートリセスが設けられてもよい。ゲートリセスは誘電体層１０７からバリア層１２２まで延びてもよく、又は、ゲートリセスは誘電体層１０７からチャンネル層１２１の内部まで延びてもよい。ゲート電極１０４とバリア層１２２との間の成長半導体層１６１は当該ゲートリセスの中に位置する。
誘電体層１０７は１層又は複数層を含んでもよい。当該誘電体層１０７は、成長又は作製のプロセスにおいて堆積される結晶材料であってもよく、例えば、ＧａＮ又はＡｌＮなどであってもよい。又は、成長又は作製のプロセスにおいて堆積される非結晶材料であってもよく、例えば、ＳｉＮなどであってもよい。なお、本願の実施例は誘電体層１０７の材料について制限をしない。
本発明の一実施例によると、少なくとも２つのドレイン接合終端はゲート電極からドレイン電極に向かう延伸方向に沿って延びる。ここで、ドレイン電極に近接するドレイン接合終端の厚さは、ドレイン電極から離れる側に位置するドレイン接合終端の厚さより厚い。このようにドレイン電極に近接する位置において厚さが厚いドレイン接合終端を配置すると、当該ドレイン接合終端は、その下方に対してより優れた欠陥複合効果を発揮することができる。デバイスがスイッチングを行うとき、当該ドレイン接合終端により注入される正孔は濃度がより高く、捕獲された電子を効果的に釈放し、電子トラップにより捕獲された電子を中和することができる。したがって、電流コラプス現象が消去されて、デバイスのダイナミック抵抗が降下する。さらに、当該実施例における技術案によると、ゲート電極に近接するドレイン接合終端が厚すぎて２ＤＥＧの濃度が降下する現象と、デバイスのオン抵抗が過大になる現象を防止することができる。つまり、当該実施例によるデバイスは、電流コラプス効果が緩和され且つダイナミック抵抗とオン抵抗が小さいため、デバイスの作動効率が向上し、デバイスのエネルギー損失が低減されて、デバイスの長期的信頼性が向上する。
本発明の一実施例によると、ゲート電極１０４からドレイン電極１０５に向かう延伸方向において、少なくとも２つのドレイン接合終端１０６の厚さが漸次厚くなる。
本発明の一実施例によると、半導体層１０２は、核生成層１２３及びバッファ層１２４を更に含んでもよい。核生成層１２３は基板１０１の一側に配置される。バッファ層１２４は核生成層１２３の基板１０１と反対側に配置される。核生成層１２３は基板１０１とバッファ層１２４との間に位置し、バッファ層１２４はチャンネル層１２１と核生成層１２３との間に位置する。
本願の実施例は、半導体デバイス１００の製造方法を更に提供する。図５に示すよう、当該方法は以下の内容を含む。
Ｓ１０１：基板１０１の一側に半導体層を配置する。ここで、半導体層１０２はチャンネル層１２１及びバリア層１２２を含み、チャンネル層１２１とバリア層１２２との間の界面において二次元電子ガスが形成される。
具体的に、基板の材料については上述の図１の説明を参照すればよく、ここでは再び説明しない。基板１０１の堆積方法は、ＣＶＤ（化学気相成長）、ＶＰＥ（気相エピタキシー）、ＭＯＣＶＤ（有機金属気相成長法）、ＬＰＣＶＤ（減圧化学気相成長）、ＰＥＣＶＤ（プラズマ化学気相成長）、パルスレーザー堆積（ＰＬＤ）、原子層エピタキシー、ＭＢＥ（分子線エピタキシー）、スパッタリング、ＰＶＤなどを含む。本発明は基板材料及びその成長方法について限定しない。
Ｓ１０２：半導体層１０２の基板１０１と反対側において少なくとも２つのドレイン接合終端１０６を離間配置する。
Ｓ１０３：半導体層１０２の基板１０１と反対側において、ソース電極１０３、ゲート電極１０４及びドレイン電極１０５を配置する。ここで、少なくとも２つのドレイン接合終端１０６はゲート電極１０４とドレイン電極１０５との間に位置し、それぞれドレイン電極１０５と短絡するように接続される。
具体的に、本実施例において、ソース電極１０３及びドレイン電極１０５が半導体層１０２における二次元電子ガス２０と電気的に接続される方式（すなわちソース電極１０３及びドレイン電極１０５の形成方法）は、以下の方式であってもよい。ただし、以下の方式に限られない。
ａ．高温焼きなまし
ｂ．イオン注入
ｃ．重ドープ
高温焼きなましを採用する場合、ソース電極１０３及びドレイン電極１０５の電極金属は、半導体層１０２において形成される二次元電子ガス２０と電気的に接続される。イオン注入又は重ドープを採用する場合、ソース電極１０３及びドレイン電極１０５は、半導体層１０２において形成される二次元電子ガス２０と電気的に接続されるイオン注入部又は重ドープ部及びその上の電極から構成される。なお、ここで説明したソース電極１０３及びドレイン電極１０５を形成する方法は一例に過ぎず、本発明の実施例によるソース電極１０３及びドレイン電極１０５は、当業者に周知されている任意の方法によって形成されてもよい。
ゲート電極１０４の具体的な構造については、上述の図１の説明を参照すればよく、重複を避けるためにここでは再び説明しない。
本発明の実施例により提供される半導体デバイスの製造方法は、半導体デバイスにおける半導体層の基板と反対側において少なくとも２つのドレイン接合終端を配置することによって、ドレイン接合終端同士の間の間隔領域に対応するチャンネル層とバリア層との界面における二次元電子ガスの濃度が降下しないまま、ドレイン接合終端同士の間の間隔領域に対応する二次元電子ガスの濃度を通常レベルに維持させ、半導体デバイスのオン抵抗を増大させない。したがって、デバイスの作動効率が向上し、デバイスのエネルギー損失が低減されて、デバイスの長期的信頼性が向上する。
本願の一実施例によると、少なくとも２つのドレイン接合終端１０６は、ゲート電極１０４からドレイン電極１０５に向かう延伸方向に沿って配置される。ここで、ドレイン電極１０５に近接するドレイン接合終端１０６の延伸方向における長さは、ゲート電極１０４に近接するドレイン接合終端１０６の延伸方向における長さより長い。
本願の一実施例によると、少なくとも２つのドレイン接合終端１０６はゲート電極１０４からドレイン電極１０５に向かう延伸方向に沿って配置される。ここで、ドレイン電極１０５に近接するドレイン接合終端１０６の厚さは、ドレイン電極１０５から離れる側にあるドレイン接合終端１０６の厚さより厚い。
本願の一実施例によると、少なくとも２つのドレイン接合終端１０６のうち、ゲート電極１０４に近接するドレイン接合終端１０６とゲート電極１０４との間の距離は、ドレイン電極１０５に近接するドレイン接合終端１０６とドレイン電極１０５との間の距離以上である。
本願の一実施例によると、ゲート電極１０４に近接する２つの隣接するドレイン接合終端１０６同士の間の距離は、ドレイン電極１０５に近接する２つの隣接するドレイン接合終端１０６同士の間の距離以上である。
本願の一実施例によると、少なくとも２つのドレイン接合終端１０６は、第１のドレイン接合終端１０６１、第２のドレイン接合終端１０６２及び第３のドレイン接合終端１０６３を含む。第１のドレイン接合終端１０６１はゲート電極１０４に近接するように配置され、第３のドレイン接合終端１０６３はドレイン電極１０５に近接するように配置され、第２のドレイン接合終端１０６２は第１のドレイン接合終端１０６１と第３のドレイン接合終端１０６３との間に位置する。第１のドレイン接合終端１０６１と第２のドレイン接合終端１０６２との間の距離は、第２のドレイン接合終端１０６２と第３のドレイン接合終端１０６３との間の距離より長い。
本願の一実施例によると、Ｓ１０２は、半導体層１０２の基板１０１と反対側において成長半導体層を成長するステップと、少なくとも２つのドレイン接合終端１０６に対応する領域における成長半導体層と、ゲート電極１０４に対応する領域における成長半導体層とを保留し、他の領域における成長半導体層を除去するステップと、保留した少なくとも２つのドレイン接合終端１０６に対応する成長半導体層にオーミック電極を配置して、離間配置される少なくとも２つのドレイン接合終端１０６を形成するステップと、を含む。
本実施例において、ゲート電極１０４に対応する領域における成長半導体層は、半導体層１０２の表面に位置してもよく、又は当該成長半導体層の一部が半導体層１０２の中に位置してもよい。
本願の一実施例によると、Ｓ１０２の前に、当該製造方法は、半導体層１０２の基板１０１と反対側においてゲートリセス１４１を配置するステップを更に含む。なお、ゲートリセス１４１の位置はゲート電極１０４の位置に対応する。ここで、少なくとも２つのドレイン接合終端１０６に対応する領域における成長半導体層と、ゲート電極１０４に対応する領域における成長半導体層とを保留するステップは、少なくとも２つのドレイン接合終端１０６に対応する領域における成長半導体層と、ゲートリセス１４１の中に位置する成長半導体層とを保留するステップを含む。
具体的には、図６に示すよう、ゲート電極１０４に対応する領域において、ゲート電極１０４に対応するゲートリセス１４１を作製する。
本実施例において、ドレイン接合終端１０６を作製するプロセスは、図７に示すように半導体層１０２の基板１０１と反対側において１層の成長半導体層１６１を成長するステップと、図８に示すよう、少なくとも２つのドレイン接合終端１０６に対応する領域における成長半導体層１６１及びゲートリセス１４１の中にある成長半導体層１６１を保留して、他の領域における成長半導体層１６１を除去するステップと、図９に示すよう、保留したドレイン接合終端１０６に対応する成長半導体層１６１においてオーミック電極１６２を作製して、離間配置される少なくとも２つのドレイン接合終端１０６を形成するステップと、を含んでもよい。なお、成長半導体層１６１の厚さは誘電体層の厚さより薄くてもよい。
ドレイン接合終端１０６に対応する成長半導体層１６１の位置、数、ドレイン接合終端１０６との間の距離は、実際の必要に応じて決められてもよく、必要となる成長半導体層１６１を保留すればよい。
ドレイン接合終端１０６を構成する成長半導体層１６１及びゲート電極１０４の下方にある半導体層１０２は、同じステップによって作製されなくてもよい。また、両者の厚さは同一であってもよく、異なってもよい。
ソース電極１０３、ゲート電極１０４及びドレイン電極１０５を作製する方法は実際の必要に応じて決められることができる。さらに、半導体層１０２の基板１０１と反対側において１層又は複数層の誘電体層１０７を作製してもよい。ドレイン電極１０５を作製した後、少なくとも２つのドレイン接合終端１０６をそれぞれドレイン電極１０５と短絡するように接続することができる。
本願の一実施例によると、半導体層１０２は、基板１０１の一側に配置される核生成層１２３と、核生成層１２３の基板１０１と反対側において配置されるバッファ層１２４と、を更に含む。ここで、核生成層１２３は基板１０１とバッファ層１２４との間に位置し、バッファ層１２４はチャンネル層１２１と核生成層１２３との間に位置する。
なお、上述の内容は、本発明の好ましい実施例と、利用した技術原理についての説明に過ぎない。当業者に理解できるように、本発明はここで説明された特定の実施例により限定されない。当業者であれば、本発明の保護範囲内で様々な変更、調整又は代替を行うことができる。つまり、以上の実施例を用いて本発明について詳しく説明したが、本発明は以上の実施例に限られない。本発明の思想を逸脱しない範囲で、本発明はより多くの他の等価実施例を含むことができ、本発明の範囲は特許請求の範囲によって決められる。
１００ 半導体デバイス
１０１ 基板
１０２ 半導体層
１２１ チャンネル層
１２２ バリア層
１２３ 核生成層
１２４ バッファ層
１０３ ソース電極
１０４ ゲート電極
１４１ ゲートリセス
１０５ ドレイン電極
１０６ ドレイン接合終端
１６１ 成長半導体層
１６２ オーミック電極
１０６１ 第１のドレイン接合終端
１０６２ 第２のドレイン接合終端
１０６３ 第３のドレイン接合終端
１０７ 誘電体層
２０ 二次元電子ガス

Claims (18)

  1. 基板と、
    前記基板の一側に配置される半導体層と、
    前記半導体層の前記基板と反対側に配置されるソース電極、ゲート電極及びドレイン電極と、
    前記半導体層の前記基板と反対側に配置され且つ前記ゲート電極と前記ドレイン電極との間に離間配置される少なくとも２つのドレイン接合終端と、を含み、
    前記半導体層はチャンネル層とバリア層とを含み、前記チャンネル層と前記バリア層との間の界面において二次元電子ガスが形成され、
    前記少なくとも２つのドレイン接合終端はそれぞれ前記ドレイン電極と電気的に接続される
    ことを特徴とする半導体デバイス。
  2. 前記少なくとも２つのドレイン接合終端は、前記ゲート電極から前記ドレイン電極に向かう延伸方向に沿って配置され、
    前記少なくとも２つのドレイン接合終端のうち前記ドレイン電極に近接するドレイン接合終端の前記延伸方向における長さは、前記少なくとも２つのドレイン接合終端のうち前記ゲート電極に近接するドレイン接合終端の前記延伸方向における長さより長い
    ことを特徴とする請求項１に記載の半導体デバイス。
  3. 前記少なくとも２つのドレイン接合終端は、前記ゲート電極から前記ドレイン電極に向かう延伸方向に沿って配置され、
    前記少なくとも２つのドレイン接合終端のうち前記ドレイン電極に近接するドレイン接合終端の厚さは、前記少なくとも２つのドレイン接合終端のうち前記ドレイン電極から離れる側にあるドレイン接合終端の厚さより厚い
    ことを特徴とする請求項１又は２に記載の半導体デバイス。
  4. 前記少なくとも２つのドレイン接合終端の厚さは、前記ゲート電極から前記ドレイン電極に向かう延伸方向において漸次厚くなる
    ことを特徴とする請求項３に記載の半導体デバイス。
  5. 前記少なくとも２つのドレイン接合終端のうち前記ゲート電極に近接するドレイン接合終端と前記ゲート電極との間の距離は、前記少なくとも２つのドレイン接合終端のうち前記ドレイン電極に近接するドレイン接合終端と前記ドレイン電極との間の距離以上である
    ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体デバイス。
  6. 前記少なくとも２つのドレイン接合終端のうち前記ゲート電極に近接する２つの隣接するドレイン接合終端の間の距離は、前記少なくとも２つのドレイン接合終端のうち前記ドレイン電極に近接する２つの隣接するドレイン接合終端の間の距離以上である
    ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体デバイス。
  7. 前記少なくとも２つのドレイン接合終端のうち、隣接する２つのドレイン接合終端の間の距離は、前記ゲート電極から前記ドレイン電極に向かう延伸方向において漸次短くなる
    ことを特徴とする請求項６に記載の半導体デバイス。
  8. 前記少なくとも２つのドレイン接合終端は、第１のドレイン接合終端、第２のドレイン接合終端及び第３のドレイン接合終端を含み、
    前記第１のドレイン接合終端は前記ゲート電極に近接して配置され、前記第３のドレイン接合終端は前記ドレイン電極に近接して配置され、前記第２のドレイン接合終端は前記第１のドレイン接合終端と前記第３のドレイン接合終端との間に配置され、
    前記第１のドレイン接合終端と前記第２のドレイン接合終端との間の距離は、前記第２のドレイン接合終端と前記第３のドレイン接合終端との間の距離より長い
    ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体デバイス。
  9. 前記少なくとも２つのドレイン接合終端のうちの各ドレイン接合終端は、
    前記半導体層の前記基板と反対側に成長される第１の成長半導体層と、
    前記第１の成長半導体層の前記半導体層と反対側に配置されるオーミック電極と、を含み、
    前記ドレイン接合終端は前記オーミック電極によって前記ドレイン電極と短絡するように接続され、前記少なくとも２つのドレイン接合終端はそれぞれ前記ドレイン電極と同一の電位を維持する
    ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体デバイス。
  10. 前記ゲート電極と前記バリア層との間には第２の成長半導体層が成長され、前記第２の成長半導体層の少なくとも一部が前記バリア層の表面まで、又は前記バリア層の内部まで、又は前記チャンネル層の内部まで延びる
    ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体デバイス。
  11. 前記バリア層の上側に位置する誘電体層を更に含み、
    前記誘電体層にはゲートリセスが設けられ、
    前記ゲートリセスは前記誘電体層から前記バリア層の表面又は前記バリア層の内部まで延び、又は、
    前記ゲートリセスは前記誘電体層から前記チャンネル層の内部まで延びて、前記ゲート電極と前記バリア層との間の前記第２の成長半導体層が前記ゲートリセスの中に位置する
    ことを特徴とする請求項１０に記載の半導体デバイス。
  12. 基板の一側にチャンネル層とバリア層とを含む半導体層を配置し、前記チャンネル層と前記バリア層との間の界面に二次元電子ガスを形成するステップと、
    前記半導体層の前記基板と反対側に少なくとも２つのドレイン接合終端を離間配置するステップと、
    前記半導体層の前記基板と反対側にソース電極、ゲート電極及びドレイン電極を配置するステップと、を含み、
    前記少なくとも２つのドレイン接合終端は前記ゲート電極と前記ドレイン電極との間に位置し、それぞれ前記ドレイン電極と電気的に接続される
    ことを特徴とする半導体デバイスの製造方法。
  13. 前記少なくとも２つのドレイン接合終端は、前記ゲート電極から前記ドレイン電極に向かう延伸方向に沿って配置され、
    前記少なくとも２つのドレイン接合終端のうち前記ドレイン電極に近接するドレイン接合終端の前記延伸方向における長さは、前記少なくとも２つのドレイン接合終端のうち前記ゲート電極に近接するドレイン接合終端の前記延伸方向における長さより長い
    ことを特徴とする請求項１２に記載の製造方法。
  14. 前記少なくとも２つのドレイン接合終端は、前記ゲート電極から前記ドレイン電極に向かう延伸方向に沿って配置され、
    前記少なくとも２つのドレイン接合終端のうち前記ドレイン電極に近接するドレイン接合終端の厚さは、前記少なくとも２つのドレイン接合終端のうち前記ドレイン電極から離れる側にあるドレイン接合終端の厚さより厚い
    ことを特徴とする請求項１２又は１３に記載の製造方法。
  15. 前記少なくとも２つのドレイン接合終端のうち前記ゲート電極に近接するドレイン接合終端と前記ゲート電極との間の距離は、前記少なくとも２つのドレイン接合終端のうち前記ドレイン電極に近接するドレイン接合終端と前記ドレイン電極との間の距離以上である
    ことを特徴とする請求項１２乃至１４のいずれか一項に記載の製造方法。
  16. 前記少なくとも２つのドレイン接合終端のうち前記ゲート電極に近接する２つの隣接するドレイン接合終端の間の距離は、前記少なくとも２つのドレイン接合終端のうち前記ドレイン電極に近接する２つの隣接するドレイン接合終端の間の距離以上である
    ことを特徴とする請求項１２乃至１５のいずれか一項に記載の製造方法。
  17. 前記半導体層の前記基板と反対側に少なくとも２つのドレイン接合終端を離間配置する前記ステップは、
    前記半導体層の前記基板と反対側に成長半導体層を成長させるステップと、
    前記少なくとも２つのドレイン接合終端に対応する領域に位置する成長半導体層と、前記ゲート電極に対応する領域に位置する成長半導体層とを保留し、それ以外の領域における成長半導体層を除去するステップと、
    保留した前記少なくとも２つのドレイン接合終端に対応する成長半導体層においてオーミック電極を設置して、離間配置された前記少なくとも２つのドレイン接合終端を形成するステップと、を含み、
    前記少なくとも２つのドレイン接合終端がそれぞれ前記ドレイン電極と同一の電位を維持するように、前記ドレイン接合終端は前記オーミック電極によって前記ドレイン電極と短絡するように接続される
    ことを特徴とする請求項１１乃至１６のいずれか一項に記載の製造方法。
  18. 前記半導体層の前記基板と反対側に少なくとも２つのドレイン接合終端を離間配置する前記ステップの前に、
    前記製造方法は、
    前記半導体層の前記基板と反対側において、前記ゲート電極の位置に対応する位置にゲートリセスを設置するステップを更に含み、
    前記少なくとも２つのドレイン接合終端に対応する領域に位置する成長半導体層と、前記ゲート電極に対応する領域に位置する成長半導体層とを保留する前記ステップは、
    前記少なくとも２つのドレイン接合終端に対応する領域に位置する成長半導体層と、前記ゲートリセスの中に位置する成長半導体層とを保留するステップを含む
    ことを特徴とする請求項１７に記載の製造方法。
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