JP2023176028A - 電子濃度を低減するための構造および電子濃度を低減するためのプロセス - Google Patents

電子濃度を低減するための構造および電子濃度を低減するためのプロセス Download PDF

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Abstract

【課題】高いゲートドレイン容量、高いゲートソース容量、および／またはゲートの周りの高い電子濃度によって誘起される他の容量に対処することが必要とされている。【解決手段】デバイスは、基板と、基板上の緩衝層と、緩衝層上のバリア層と、バリア層に電気結合されたソースと、バリア層に電気結合されたゲートと、バリア層に電気結合されたドレインと、を含む。デバイスは、以下の様態：バリア層内およびバリア層上のうちの少なくとも一方をもって配置された電子濃度低減構造をさらに含む。電子濃度低減構造は、以下のこと：ゲートの周りの電子濃度を低減すること、ゲートのエッジの周りの電子濃度を低減すること、電子濃度を低減すること、電力利得を増大させること、効率を増大させること、ゲートをドレインから切り離すこと、ゲートをソースから切り離すこと、および容量を低減することのうちの少なくとも１つを行うように構成されている。【選択図】図１

Description

本開示は、電力利得および効率を増大させるべくゲート隣接電子濃度を低減するための構造を有するトランジスタに関する。本開示はまた、トランジスタにおける電力利得および効率を増大させるべくゲート隣接電子濃度を低減するためのプロセスに関する。
窒化ガリウム（ＧａＮ）およびその合金などの、ＩＩＩ族窒化物の材料特性は、高電圧および高電流、ならびにＲＦ適用物のための高いＲＦ利得および直線性の達成を可能にするため、ＩＩＩ族窒化物系高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ－ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）は、高出力増幅器、無線周波数（ＲＦ：ｒａｄｉｏｆｒｅｑｕｅｎｃｙ）適用物のため、およびまた、低周波高出力スイッチング適用物のために非常に有望な候補である。典型的なＩＩＩ族窒化物ＨＥＭＴは、基板と、基板上に形成されたＩＩＩ族窒化物（例えば、ＧａＮ）緩衝またはチャネル層と、緩衝またはチャネル層上に形成されたより高いバンドギャップのＩＩＩ族窒化物（例えば、ＡｌＧａＮ）と、を備える。それぞれのソース、ドレインおよびゲート接点はバリア層に電気結合されている。ＨＥＭＴは、より高いバンドギャップのバリア層とより低いバンドギャップの緩衝またはチャネル層との間の界面において形成された２次元電子ガス（２ＤＥＧ：ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）に依拠する。ここで、より低いバンドギャップの材料はより高い電子親和力を有する。２ＤＥＧは、より低いバンドギャップの材料内の蓄積層であり、高い電子濃度および高い電子移動度を包含することができる。
ＩＩＩ族窒化物材料系で製作されたＨＥＭＴは、高い絶縁破壊電界、広いバンドギャップ、大きい伝導帯オフセット、および／または高い飽和電子ドリフト速度を含む材料特性の組合せのゆえに、大量のＲＦ電力を生成する潜在能力を有する。しかし、ＩＩＩ族窒化物ＨＥＭＴは、高いゲートドレイン容量、高いゲートソース容量、および／またはゲートの周りの高い電子濃度によって誘起される他の容量によって制約され得る。
したがって、高いゲートドレイン容量、高いゲートソース容量、および／またはゲートの周りの高い電子濃度によって誘起される他の容量に対処することが必要とされている。
１つの一般的態様は、基板を含むデバイスを含む。デバイスはまた、基板上の緩衝層を含む。デバイスはまた、緩衝層上のバリア層を含む。デバイスはまた、バリア層に電気結合されたソースを含む。デバイスはまた、バリア層に電気結合されたゲートを含む。デバイスはまた、バリア層に電気結合されたドレインと、以下の様態：バリア層内およびバリア層上のうちの少なくとも一方をもって配置された電子濃度低減構造と、を含み、電子濃度低減構造は、以下のこと：ゲートの周りの電子濃度を低減すること、ゲートのエッジの周りの電子濃度を低減すること、ゲートとドレインとの間、および／またはゲートとソースとの間などの、電子濃度を低減すること、電力利得を増大させること、効率を増大させること、ゲートをドレインから切り離すこと、ゲートをソースから切り離すこと、ならびにゲートとドレインとの間、および／またはゲートとソースとの間の容量などの、容量を低減することのうちの少なくとも１つを行うように構成されている。
１つの一般的態様は、基板を用意することを含むデバイスを形成するプロセスを含む。プロセスはまた、緩衝層を基板上に配置することを含む。プロセスはまた、バリア層を緩衝層上に配置することを含む。プロセスはまた、ソースをバリア層に電気結合することを含む。プロセスはまた、ゲートをバリア層に電気結合することを含む。プロセスはまた、ドレインをバリア層に電気結合することと、電子濃度低減構造を、以下の様態：バリア層内およびバリア層上のうちの少なくとも一方をもって形成することと、を含み、電子濃度低減構造は、以下のこと：ゲートの周りの電子濃度を低減すること、ゲートのエッジの周りの電子濃度を低減すること、ゲートとドレインとの間、および／またはゲートとソースとの間などの、電子濃度を低減すること、電力利得を増大させること、効率を増大させること、ゲートをドレインから切り離すこと、ゲートをソースから切り離すこと、ならびにゲートとドレインとの間、および／またはゲートとソースとの間の容量などの、容量を低減することのうちの少なくとも１つを行うように構成されている。
以下の詳細な説明、図面、および請求項の考慮から、本開示のさらなる特徴、利点、および態様が説明される、または明らかになり得る。さらに、本開示の上述の概要および以下の詳細な説明はどちらも例示的なものであり、クレームされているとおりの本開示の範囲を限定することなく、さらなる説明を与えることを意図されていることを理解されたい。
本開示のさらなる理解を与えるために含まれ、本明細書に組み込まれ、その一部を構成する添付の図面は、本開示の態様を図解し、詳細な説明と共に、本開示の原理を説明する役割を果たす。本開示の構造上の詳細を、本開示およびそれが実施され得る様々な仕方の基本的理解のために必要になり得るよりも詳細に示す試みはされない。
本開示に係るトランジスタの一態様の断面図である。 本開示に係るトランジスタの一態様の断面図である。 本開示に係るトランジスタの別の態様の部分断面図である。 本開示に係るトランジスタの別の態様の部分断面図である。 本開示に係るトランジスタの別の態様の部分断面図である。 本開示に係るトランジスタの別の態様の部分断面図である。 本開示に係るトランジスタの別の態様の断面図である。 本開示に係るトランジスタの別の態様の断面図である。 本開示に係るトランジスタを作製するためのプロセスを示す図である。 本開示に係るトランジスタを作製するためのプロセスを示す図である。 従来技術のトランジスタと本開示に係るトランジスタとの間のシミュレートされた比較を示す図である。
添付の図面において説明および／または図解され、以下の説明において詳述されている非限定な態様および例を参照して、本開示の態様、ならびにそれらの様々な特徴および有利な詳細がより完全に説明される。図面において図解されている特徴は必ずしも原寸に比例して描かれておらず、一態様の特徴は、たとえ、本明細書において明示的に述べられていなくても、当業者であれば認識するように、他の態様に採用され得ることに留意されたい。よく知られた構成要素および処理技法の説明は、本開示の態様を不必要に不明瞭にしないために、省略される場合がある。本明細書において用いられている例は、単に、本開示が実施される仕方の理解を容易にし、さらに、当業者が本開示の態様を実施することを可能にすることを意図されているにすぎない。したがって、本明細書における例および態様は、本開示の範囲を限定するものと解釈されるべきではない。本開示の範囲は添付の請求項および適用法によってのみ定義される。さらに、同様の参照符号は、図面のうちのいくつかの図を通して類似の部分を表すことに留意されたい。
用語、第１、第２等は、本明細書において様々な要素を記述するために用いられ得るが、これらの要素はこれらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、単に、１つの要素を別のものと区別するために用いられるにすぎない。例えば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができるであろう。本明細書で使用するとき、用語「および／または」は、関連する列挙された項目のうちの１つまたは複数のありとあらゆる組合せを含む。
層、領域、または基板などの要素が別の要素「上に（ｏｎ）」載っている、またはその「上に（ｏｎｔｏ）」延びていると言及される場合には、それは別の要素上に直接載っている、または、その上に直接延びていることができるか、あるいは介在要素も存在し得ることを理解されたい。対照的に、要素が別の要素「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」載っている、またはその「上に直接（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延びていると言及される場合には、介在要素は存在しない。同様に、層、領域、または基板などの要素が別の要素の「上方に（ｏｖｅｒ）」載っている、またはその「上方に（ｏｖｅｒ）」延びていると言及される場合には、それは別の要素の上方に直接載っている、または、その上方に直接延びていることができるか、あるいは介在要素も存在し得ることを理解されたい。対照的に、要素が別の要素の「上方に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」載っている、またはその「上方に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」延びていると言及される場合には、介在要素は存在しない。また、要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」または「結合される（ｃｏｕｐｌｅｄ）」と言及される場合には、それは別の要素に直接接続もしくは結合され得るか、または介在要素が存在し得ることも理解されたい。対照的に、要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」または「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」と言及される場合には、介在要素は存在しない。
「下方（ｂｅｌｏｗ）」または「上方（ａｂｏｖｅ）」または「上部（ｕｐｐｅｒ）」または「下部（ｌｏｗｅｒ）」または「水平（ｈｏｒｉｚｏｎｔａｌ）」または「垂直（ｖｅｒｔｉｃａｌ）」などの相対用語は、本明細書において、図に示されるとおりの、１つの要素、層、または領域と、別の要素、層、または領域との関係を記述するために使用され得る。これらの用語、および上述されたものは、図に示される向きに加えて、デバイスの異なる向きを包含することを意図されていることが理解されるであろう。
本明細書において用いられる用語法は、特定の態様を説明することのみを目的とするものであり、本開示の限定を意図されてはいない。本明細書で使用するとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別途明確に示さない限り、複数形も含むことが意図される。さらに、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含む（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用される場合、記述される特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらの群の存在もしくは追加を排除するものではないことを理解されたい。
特に定義されない限り、本明細書において使用される全ての用語（技術用語および科学用語を含む）は、本開示が属する技術分野の当業者によって一般的に理解されているのと同じ意味を有する。本明細書において使用される用語は、本明細書および関連技術の文脈におけるそれらの意味と矛盾しない意味を有すると解釈されるべきであり、本明細書において明示的にそのように定義されていない限り、理想的な、または過度に形式的な語義で解釈されないことをさらに理解されたい。
構造の種類に加えて、トランジスタが形成される半導体材料の特性も動作パラメータに影響を及ぼし得る。トランジスタの動作パラメータに影響を及ぼす特性のうち、容量、電力利得、および効率がトランジスタの動作特性に影響を有し得る。
容量は、システム内の電荷の変化と、システムの電位の対応する変化との比であり得る。トランジスタの出力と入力との間の容量を低減することは性能の改善をもたらし得る。
電力利得は、信号の電力または振幅を、電源から変換されたエネルギーを信号に加えることによって、入力から出力ポートへ増大させる能力の尺度であり得る。それは、出力における信号振幅または電力と入力における振幅または電力との平均比として定義され得る。トランジスタの電力利得を増大させることは性能の改善をもたらし得る。他の既知の電力利得尺度および特性も同様に企図される。
効率は、負荷において消散された出力電力を、供給源から得られた総電力で除算したものとして定義され得る。トランジスタの効率を増大させることは性能の改善をもたらし得る。他の既知の効率尺度および特性も同様に企図される。
本開示は外因性半導体および真性半導体の両方を含む。真性半導体はドープされていない（純粋である）。外因性半導体はドープされている。つまり、熱平衡における半導体の電子および正孔キャリア濃度を変化させるための作用剤が導入された。ｐ型およびｎ型半導体の両方が開示される。ｐ型は、電子濃度よりも大きい正孔濃度を有し、ｎ型は、正孔濃度よりも大きい電子濃度を有する。
炭化ケイ素（ＳｉＣ）は、理論上、シリコン（Ｓｉ）またはヒ化ガリウム（ＧａＡｓ）から製造されたデバイスよりも高い温度、高い電力、および高い周波数で動作することができる電子デバイスの製造を可能にするはずである、優れた物理および電子特性を有する。約４×Ｅ６Ｖ／ｃｍの高い電気絶縁破壊電界、約２．０×Ｅ７ｃｍ／秒の高い飽和電子ドリフト速度、および約４．９Ｗ／ｃｍ－°Ｋの高い熱伝導率は、高周波および高出力適用物のために適するであろうことを示す。
本明細書で使用するとき、用語「ＩＩＩ族窒化物」は、窒素と、周期表のＩＩＩ族内の１種または複数種の元素、通常、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、およびインジウム（Ｉｎ）との間で形成されたそれらの半導体化合物を指す。用語はまた、ＧａＮ、ＡｌＧａＮ、およびＡｌＩｎＧａＮなどの二元、三元、および四元化合物を指す。ＩＩＩ族元素は窒素と結合し、二元（例えば、ＧａＮ）、三元（例えば、ＡｌＧａＮ）、および四元（例えば、ＡｌＩｎＧａＮ）化合物を形成することができる。これらの化合物は、１モルの窒素が合計１モルのＩＩＩ族元素と結合された実験式を有し得る。したがって、これらの化合物を記述するために、ＡｌｘＧａ１－ｘＮ、ここで、１＞ｘ＞０、などの化学式がしばしば用いられる。
ＩＩＩ族窒化物ＨＥＭＴは、ゲートエッジの周りの高い電子濃度によって誘起される高いゲートドレイン容量によって通常制約される、電力利得および効率の改善を必要とする。本開示は、ドレイン側ゲートおよび／またはドレイン側ゲートエッジの周りの電子濃度を選択的に低減することによって、電力利得、効率性能、および／または他の性能特性を改善するための多数の異なる態様を提示する。
図１は、本開示に係るトランジスタの一態様の断面図を示す。
具体的には、図１はトランジスタ１００の断面図を示す。トランジスタ１００は基板層１０２および緩衝層１０４を含み得る。トランジスタ１００は、緩衝層１０４上に配置されたバリア層１０８をさらに含み得る。一態様では、バリア層１０８は緩衝層１０４上に直接配置され得る。トランジスタ１００は、ソース１１０、ゲート１１４、およびドレイン１１２をさらに含み得る。一態様では、適切なレベルでバイアスをかけられたときに緩衝層１０４とバリア層１０８との間のヘテロ界面１５２において２次元電子ガス（２ＤＥＧ）を形成するために、緩衝層１０４のバンドギャップはバリア層１０８のバンドギャップ未満であり得る。一態様では、緩衝層１０４は、ＧａＮなどの、ＩＩＩ族窒化物材料であり、バリア層１０８は、ＡｌＧａＮまたはＡｌＮなどの、ＩＩＩ族窒化物材料である。態様によっては、基板層１０２と緩衝層１０４との間に、核形成層１３６などの、介在層または領域が存在する。一態様では、緩衝層１０４とバリア層１０８との間に介在層または領域（図示せず）が存在する。一態様では、バリア層１０８は、緩衝層１０４上のＡｌＮバリア層、およびＡｌＮバリア層上のＡｌＧａＮ層などの、複数の層で作製されている。一態様では、バリア層１０８と、保護層１１６ならびに／あるいはソース１１０、ゲート１１４および／またはドレイン１１２との間に介在層または領域が存在する。一態様では、これらの層の組成は段階的または連続的に傾斜していることができる。一態様では、バリア層１０８は、緩衝層１０４の付近でＡｌのより高い割合をもって開始し、Ａｌの割合は、緩衝層１０４から離れると減少することができる。
加えて、トランジスタ１００は電子濃度低減構造１９９を含み得る。一態様では、電子濃度低減構造１９９はトランジスタ１００のゲート－ドレイン側に配置され得る。一態様では、電子濃度低減構造１９９はトランジスタ１００のゲート－ドレイン側に、ドレイン１１２よりもゲート１１４に接近して配置され得る。一態様では、電子濃度低減構造１９９は、バリア層１０８と緩衝層１０４との間の界面の上方を含むトランジスタ１００内の任意の場所に配置され得る。一態様では、電子濃度低減構造１９９は、バリア層１０８および／または緩衝層１０４内、上、および／またはそれらの間を含むトランジスタ１００内の任意の場所に配置され得る。
一態様では、電子濃度低減構造１９９はバリア層１０８内に構造化され、配置され得る。一態様では、電子濃度低減構造１９９は保護層１１６内に構造化され、配置され得る。一態様では、電子濃度低減構造１９９は緩衝層１０４内に構造化され、配置され得る。一態様では、電子濃度低減構造１９９は、部分的に保護層１１６内に、および部分的にバリア層１０８内に構造化され、配置され得る。一態様では、電子濃度低減構造１９９は、部分的に保護層１１６内に、部分的にバリア層１０８内に、および部分的に緩衝層１０４内に構造化され、配置され得る。他の態様では、電子濃度低減構造１９９はトランジスタ１００の１つまたは複数の他の層内に配置され得る。
具体的には、電子濃度低減構造１９９は、本明細書においてより詳細に説明されるとおりのゲート隣接電子濃度を低減するためのデバイス、構造、構成、または同様のものとして構成され得る。この点に関して、電子濃度低減構造１９９は、ゲート１１４に隣接した区域内のゲート隣接電子濃度を低減する。一態様では、電子濃度低減構造１９９は、本明細書において開示されるとおりの電子濃度制御および／または低減特徴、構成要素、要素、区分、部分、構造、および／または同様のものとして構成され得る。具体的には、電子濃度低減構造１９９は、ゲート隣接電子濃度を、従来技術のトランジスタと比べて低減するためのデバイス、構造、構成、または同様のものとして構成され得る。
一態様では、電子濃度低減構造１９９は、ゲート１１４の周りの電子濃度を低減し得、ゲート１１４のエッジの周りの電子濃度を低減し得、電子濃度を低減し得、電力利得を増大させ得、効率を増大させ得、ゲート１１４をドレイン１１２から切り離し得、ゲート１１４をソース１１０から切り離し得、ゲート１１４とドレイン１１２との間、および／またはゲート１１４とソース１１０との間のバリア層１０８の部分内などの、電子濃度を低減し得、ゲート１１４とドレイン１１２との間、および／またはゲート１１４とソース１１０との間の容量などの、容量を低減し得、ならびに同様のことをし得る。加えて、本明細書において説明されるように、電子濃度低減構造１９９は、ＩＩＩ族窒化物系高電子移動度トランジスタ（ＨＥＭＴ）、および他の材料系のＨＥＭＴにおいて利用され得る。しかし、本開示は電子濃度低減構造１９９のこの特定の適用に限定されない。電子濃度低減構造１９９は、他の同様の半導体ベースのトランジスタデバイスにおいて、同様の動作改善を伴って利用され得る。簡潔にするために、電子濃度低減構造１９９は、概して、ＩＩＩ族窒化物系高電子移動度トランジスタ（ＨＥＭＴ）であり得る適用物において説明されることになる。
一態様では、電子濃度低減構造１９９は、以下において図３、図４、図５、および図６を参照して説明される態様のうちの１つまたは複数を利用し得る。一態様では、電子濃度低減構造１９９は、以下において図３、図４、図５、および図６を参照して説明される態様のうちの２つを組み合わせて利用し得る。一態様では、電子濃度低減構造１９９は、以下において図３、図４、図５、および図６を参照して説明される態様のうちの３つを組み合わせて利用し得る。一態様では、電子濃度低減構造１９９は、以下において図３、図４、図５、および図６を参照して説明される態様のうちの全てを組み合わせて利用し得る。加えて、図のうちの任意のもののために説明される特定の態様のうちの任意のものは、他の図のうちの任意のものにおいて利用することができる。
図２は、本開示に係るトランジスタの一態様の断面図を示す。
具体的には、図２は、本開示の特徴のうちの１つまたは複数を含み得るトランジスタ１００である。図２は、電子濃度低減構造１９９が、ソース１１０とゲート１１４との間の場所、ゲート１１４に隣接した場所、ソース１１０に隣接した場所、または同様のものを含む、トランジスタ１００の他の場所に含まれ得ることをさらに示す。一態様では、電子濃度低減構造１９９は、バリア層１０８と緩衝層１０４との間の界面の上方を含むトランジスタ１００内の任意の場所に配置され得る。一態様では、電子濃度低減構造１９９は、バリア層１０８および／または緩衝層１０４内、上、および／またはそれらの間を含むトランジスタ１００内の任意の場所に配置され得る。しかし、開示を簡潔にするために、電子濃度低減構造１９９は例示的な場所に関して示され、説明され得る。これを念頭に置いて、本開示は、図２に示される場所、および他所などの他の場所を企図し、本明細書において説明される電子濃度低減構造１９９の様々な実装形態は本開示に基づいてそれらの場所において構築され得る。
一態様では、電子濃度低減構造１９９は、ゲート１１４の周りの電子濃度を低減し得、ゲート１１４のエッジの周りの電子濃度を低減し得、電子濃度を低減し得、電力利得を増大させ得、効率を増大させ得、ゲート１１４をソース１１０から切り離し得、ゲート１１４をドレイン１１２から切り離し得、ゲート１１４とソース１１０との間、および／またはゲート１１４とドレイン１１２との間のバリア層１０８の部分内などの、電子濃度を低減し得、ゲート１１４とソース１１０との間、および／またはゲート１１４とドレイン１１２との間の容量などの、容量を低減し得、ならびに同様のことをし得る。
図３は、本開示に係るトランジスタの別の態様の部分断面図を示す。
具体的には、図３は電子濃度低減構造１９９の第１の態様を示す。この点に関して、図３に示される電子濃度低減構造１９９は注入部分２００を含み得る。注入部分２００はバリア層１０８内に注入され得る。しかし、注入部分２００はトランジスタ１００内の他の場所に注入されてもよい。例えば、注入部分２００は、保護層１１６内に少なくとも部分的に注入され得るか、緩衝層１０４内に少なくとも部分的に注入され得るか、基板層１０２内に部分的に注入され得るか、または同様であり得る。
一態様では、注入部分２００はＰドーパントの注入を含み得る。一態様では、注入部分２００はフッ素の注入を含み得る。一態様では、注入部分２００はフッ素イオンの注入を含み得る。一態様では、注入部分２００は負に帯電したフッ素の注入を含み得る。一態様では、注入部分２００は負に帯電したフッ素イオンの注入を含み得る。一態様では、注入部分２００はバリア層１０８内のフッ素の注入を含み得る。一態様では、注入部分２００はバリア層１０８内のフッ素イオンの注入を含み得る。一態様では、バリア層１０８は、ＡｌＧａＮまたはＡｌＮバリア層などの、ＩＩＩ族窒化物バリア層であり得る。他のｐ型ドーパントを用いることもできる。
一態様では、注入部分２００は、バリア層１０８を損傷するための材料の注入を含み得る。一態様では、注入部分２００は、バリア層１０８を損傷するためのイオンの注入を含み得る。一態様では、注入部分２００はアルゴンの注入を含み得る。一態様では、注入部分２００はアルゴンイオンの注入を含み得る。一態様では、注入部分２００は、バリア層１０８を損傷するためのバリア層１０８内のアルゴンの注入を含み得る。一態様では、注入部分２００は、バリア層１０８を損傷するためのバリア層１０８内のアルゴンイオンの注入を含み得る。一態様では、バリア層１０８はＡｌＧａＮまたはＡｌＮバリア層であり得る。他の注入物も可能である。
一態様では、矢印２０２を参照すると、注入部分２００は、１４ｎｍ未満、１２ｎｍ未満、１０ｎｍ未満、および／または８ｎｍ未満の深さを有し得る。一態様では、注入部分は、２ｎｍ～１４ｎｍ、２ｎｍ～４ｎｍ、４ｎｍ～６ｎｍ、６ｎｍ～８ｎｍ、８ｎｍ～１２ｎｍ、８ｎｍ～１０ｎｍ、９ｎｍ～１１ｎｍ、１０ｎｍ～１２ｎｍ、および／または１２ｎｍ～１４ｎｍの深さを有し得る。一態様では、注入部分２００は緩衝層１０４まで少なくとも部分的に延び得る。
一態様では、注入部分２００は、バリア層１０８の２０％～７０％、バリア層１０８の２０％～４０％、バリア層１０８の４０％～６０％、バリア層１０８の５０％～６０％、および／またはバリア層１０８の６０％～７０％の深さを有し得る。
一態様では、矢印２０４を参照すると、注入部分２００は、２００ｎｍ～２０００ｎｍ、２００ｎｍ～３００ｎｍ、３００ｎｍ～４００ｎｍ、４００ｎｍ～５００ｎｍ、５００ｎｍ～６００ｎｍ、６００ｎｍ～７００ｎｍ、７００ｎｍ～８００ｎｍ、８００ｎｍ～１２００ｎｍ、１２００ｎｍ～１４００ｎｍ、１４００ｎｍ～１６００ｎｍ、１６００ｎｍ～１８００ｎｍ、および／または１８００ｎｍ～２０００ｎｍの長さを有し得る。
一態様では、注入部分２００は矢印２０４および矢印２０２と垂直なゲート１１４のエッジに沿って連続的に延び得る。一態様では、注入部分２００は矢印２０４および矢印２０２と垂直なゲート１１４のエッジに沿って不連続的に延び得る。一態様では、注入部分２００は矢印２０４および矢印２０２と垂直なゲート１１４のエッジに沿って部分的に延び得る。一態様では、注入部分２００は矢印２０４および矢印２０２と垂直なゲート１１４のエッジに沿って選択区域内でのみ延び得る。一態様では、保護層１１６が注入部分２００上に配置され得る。一態様では、注入部分は、注入物の均一な、不均一な、および／または変化する分布を有し得る。
開示されるとおりの注入部分２００は、ゲート１１４の周りの電子濃度を低減し得、ゲート１１４のエッジの周りの電子濃度を低減し得、電子濃度を低減し得、電力利得を増大させ得、効率を増大させ得、ゲート１１４をドレイン１１２から切り離し得、ゲート１１４をソース１１０から切り離し得、電子ガス濃度を低減し得、ゲート－ドレイン容量および／またはゲート－ソース容量などの容量を低減し得、ならびに同様のことをし得る。一態様では、これらの特性は、ヘテロ界面１５２に隣接した、その内部の、またはその付近の区域２２０内で現れ得る。
図４は、本開示に係るトランジスタの別の態様の部分断面図を示す。
具体的には、図４は電子濃度低減構造１９９の第２の態様を示す。この点に関して、図４に示される電子濃度低減構造１９９は第１の部分３００および第２の部分３０６を含み得る。第１の部分３００はバリア層１０８内に配置され得る。しかし、第１の部分３００はトランジスタ１００内の他の場所に配置されてもよい。例えば、第１の部分３００は、少なくとも部分的に保護層１１６内にあり得るか、少なくとも部分的に緩衝層１０４内にあり得るか、部分的に基板層１０２内にあり得るか、または同様であり得る。
一態様では、第１の部分３００はバリア層１０８と同じ材料を含み得る。一態様では、第１の部分３００はバリア層１０８とは異なる材料を含み得る。一態様では、第１の部分３００は、再成長させられ、バリア層１０８と同じ組成を有し得る、ＡｌＧａＮなどの、ＩＩＩ族窒化物材料を含み得る。一態様では、第１の部分３００は、再成長させられ、バリア層１０８とは異なる組成を有し得る、ＡｌＧａＮなどの、ＩＩＩ族窒化物材料を含み得る。
一態様では、第１の部分３００は、再成長させられた５％～１８％のアルミニウムを有するＡｌＧａＮを含み得、バリア層１０８は、１８％～２５％のアルミニウムを有するＡｌＧａＮを含み得る。
一態様では、第１の部分３００は、５％～１８％のアルミニウムを有するＡｌＧａＮ、５％～１０％のアルミニウムを有するＡｌＧａＮ、８％～１３％のアルミニウムを有するＡｌＧａＮ、１０％～１５％のアルミニウムを有するＡｌＧａＮ、および／または１５％～１８％のアルミニウムを有するＡｌＧａＮを含み得る。
一態様では、バリア層１０８は、１８％～２５％のアルミニウムを有するＡｌＧａＮ、１８％～２０％のアルミニウムを有するＡｌＧａＮ、１９％～２１％のアルミニウムを有するＡｌＧａＮ、２０％～２２％のアルミニウムを有するＡｌＧａＮ、および／または２３％～２５％のアルミニウムを有するＡｌＧａＮを含み得る。
一態様では、矢印３０２を参照すると、第１の部分３００は、２２ｎｍ未満、１８ｎｍ未満、１４ｎｍ未満、１０ｎｍ未満、８ｎｍ未満、および／または６ｎｍ未満の深さを有し得る。一態様では、第１の部分３００は、６ｎｍ～２０ｎｍ、６ｎｍ～８ｎｍ、８ｎｍ～１２ｎｍ、１０ｎｍ～１４ｎｍ、１２ｎｍ～１６ｎｍ、および／または１４ｎｍ～２０ｎｍの深さを有し得る。一態様では、第１の部分３００は緩衝層１０４まで少なくとも部分的に延び得る。
一態様では、第１の部分３００は、バリア層１０８の３０％～１００％、バリア層１０８の３０％～５０％、バリア層１０８の５０％～７０％、バリア層１０８の６０％～８０％、バリア層１０８の７０％～９０％、および／またはバリア層１０８の８０％～１００％の深さを有し得る。
一態様では、矢印３０４を参照すると、第１の部分３００は、２００ｎｍ～２０００ｎｍ、２００ｎｍ～３００ｎｍ、３００ｎｍ～４００ｎｍ、４００ｎｍ～５００ｎｍ、５００ｎｍ～６００ｎｍ、６００ｎｍ～７００ｎｍ、７００ｎｍ～８００ｎｍ、８００ｎｍ～１２００ｎｍ、１２００ｎｍ～１４００ｎｍ、１４００ｎｍ～１６００ｎｍ、１６００ｎｍ～１８００ｎｍ、および／または１８００ｎｍ～２０００ｎｍの長さを有し得る。
一態様では、第１の部分３００は矢印３０４および矢印３０２と垂直なゲート１１４のエッジに沿って連続的に延び得る。一態様では、第１の部分３００は矢印３０４および矢印３０２と垂直なゲート１１４のエッジに沿って不連続的に延び得る。一態様では、第１の部分３００は矢印３０４および矢印３０２と垂直なゲート１１４のエッジに沿って部分的に延び得る。一態様では、第１の部分３００は矢印３０４および矢印３０２と垂直なゲート１１４のエッジに沿って選択区域内でのみ延び得る。態様によっては、第１の部分３００は、組成、ドーピング、および／または厚さに関して、均一に、不均一に、および／または変化する様態で延び得る。
さらなる態様では、第２の部分３０６は第１の部分３００上に配置され得る。一態様では、第２の部分３０６は第１の部分３００上に直接配置され得る。さらなる態様では、第２の部分３０６は凹部３０８を有するように構成され得、これにより、第２の部分３０６の上面は保護層１１６の上面の下方にある。一態様では、凹部３０８の深さは、保護層１１６の深さの１０％～８０％、保護層１１６の深さの１０％～３０％、保護層１１６の深さの３０％～５０％、保護層１１６の深さの５０％～７０％、および／または保護層１１６の深さの６０％～８０％であり得る。一態様では、第２の部分３０６は保護層であり得る。一態様では、第２の部分３０６は、保護層１１６と同じ組成を有する保護層であり得る。一態様では、第２の部分３０６は保護層１１６であり得る。
一態様では、第１の部分３００の形成前に、バリア層１０８は、凹部３１０を形成するために、例えば、緩衝層１０４までエッチングされ得る。その後、第１の部分３００は凹部３１０内で再成長させられ得る。
開示されるとおりの第１の部分３００は、ゲート１１４の周りの電子濃度を低減し得、ゲート１１４のエッジの周りの電子濃度を低減し得、例えば、ゲート１１４とドレイン１１２との間、および／またはゲート１１４とソース１１０との間の少なくとも部分内の、電子濃度を低減し得、電力利得を増大させ得、効率を増大させ得、ゲート１１４をドレイン１１２から切り離し得、ゲート１１４をソース１１０から切り離し得、電子ガス濃度を低減し得、容量を低減し得、ならびに同様のことをし得る。一態様では、これらの特性は、ヘテロ界面１５２に隣接した、その内部の、またはその付近の区域３２０内で現れ得る。
図５は、本開示に係るトランジスタの別の態様の部分断面図を示す。
具体的には、図５は電子濃度低減構造１９９の第３の態様を示す。この点に関して、図５に示される電子濃度低減構造１９９は陥凹部分４００を含み得る。陥凹部分４００はバリア層１０８内に配置され得る。しかし、陥凹部分４００はトランジスタ１００内の他の場所に配置されてもよい。例えば、陥凹部分４００は、少なくとも部分的に保護層１１６内にあり得るか、少なくとも部分的に緩衝層１０４内にあり得るか、部分的に基板層１０２内にあり得るか、または同様であり得る。
一態様では、矢印４０２を参照すると、陥凹部分４００は、２２ｎｍ未満、１８ｎｍ未満、１４ｎｍ未満、および／または１０ｎｍ未満の深さを有し得る。一態様では、第１の部分３００は、８ｎｍ～２０ｎｍ、８ｎｍ～１２ｎｍ、１０ｎｍ～１４ｎｍ、１２ｎｍ～１６ｎｍ、および／または１４ｎｍ～２０ｎｍの深さを有し得る。
一態様では、陥凹部分４００は、バリア層１０８の４０％～１００％、バリア層１０８の４０％～６０％、バリア層１０８の６０％～８０％、バリア層１０８の７０％～９０％、および／またはバリア層１０８の８０％～１００％の深さを有し得る。
一態様では、矢印４０４を参照すると、陥凹部分４００は、２００ｎｍ～２０００ｎｍ、２００ｎｍ～３００ｎｍ、３００ｎｍ～４００ｎｍ、４００ｎｍ～５００ｎｍ、５００ｎｍ～６００ｎｍ、６００ｎｍ～７００ｎｍ、７００ｎｍ～８００ｎｍ、８００ｎｍ～１２００ｎｍ、１２００ｎｍ～１４００ｎｍ、１４００ｎｍ～１６００ｎｍ、１６００ｎｍ～１８００ｎｍ、および／または１８００ｎｍ～２０００ｎｍの長さを有し得る。
一態様では、陥凹部分４００は矢印４０４および矢印４０２と垂直なゲート１１４のエッジに沿って連続的に延び得る。一態様では、陥凹部分４００は矢印４０４および矢印４０２と垂直なゲート１１４のエッジに沿って不連続的に延び得る。一態様では、陥凹部分４００は矢印４０４および矢印４０２と垂直なゲート１１４のエッジに沿って部分的に延び得る。一態様では、陥凹部分４００は矢印４０４および矢印４０２と垂直なゲート１１４のエッジに沿って選択区域内でのみ延び得る。態様によっては、陥凹部分４００は形状および／または厚さが均一、不均一、および／または同様の様態であり得る。態様によっては、陥凹部分４００は空であるか、誘電または絶縁材料などの、材料または異なる材料群で充填されるか、または部分的に充填され得る。一態様では、陥凹部分４００は、単一または複数の層および／または領域でできた材料を用いて形成され得る。態様によっては、充填された材料は、均一な、不均一な、または変化する組成のものであり得る。
一態様では、陥凹部分４００の形成前に、バリア層１０８は、凹部４１０を形成するためにエッチングされ得る。その後、陥凹部分４００は形成され得る。一態様では、陥凹部分４００は保護層であり得る。一態様では、陥凹部分４００は、保護層１１６と同じ組成を有する保護層であり得る。一態様では、陥凹部分４００は保護層１１６であり得る。
開示されるとおりの陥凹部分４００は、ゲート１１４の周りの電子濃度を低減し得、ゲート１１４のエッジの周りの電子濃度を低減し得、電子濃度を低減し得、電力利得を増大させ得、効率を増大させ得、ゲート１１４をドレイン１１２から切り離し得、ゲート１１４をソース１１０から切り離し得、電子ガス濃度を低減し得、ゲート１１４とドレイン１１２との間、および／またはゲート１１４とソース１１０との間の容量などの、容量を低減し得、ならびに同様のことをし得る。一態様では、これらの特性は、ヘテロ界面１５２に隣接した、その内部の、またはその付近の区域４２０内で現れ得る。
図６は、本開示に係るトランジスタの別の態様の部分断面図を示す。
具体的には、図６は電子濃度低減構造１９９の第４の態様を示す。この点に関して、図６に示される電子濃度低減構造１９９は部分５００を含み得る。一態様では、部分５００はバリア層１０８上に配置され得る。一態様では、部分５００は保護層１１６に隣接し得る。一態様では、部分５００は、バリア層１０８上に、および保護層１１６に隣接して配置され得る。しかし、部分５００はトランジスタ１００内の他の場所に配置されてもよい。例えば、部分５００は、少なくとも部分的に緩衝層１０４内にあり得るか、部分的に基板層１０２内にあり得るか、または同様の様態であり得る。
一態様では、部分５００は、ＧａＮなどの、ＩＩＩ族窒化物であり得る。一態様では、部分５００はＰ－ＧａＮであり得る。一態様では、部分５００は、．５ｅ１２／ｃｍ2～２ｅ１２／ｃｍ2、．８ｅ１２／ｃｍ2～１．２ｅ１２／ｃｍ2、１．２ｅ１２／ｃｍ2～２ｅ１２／ｃｍ2の範囲内のＰドーパントの濃度を有するＰ－ＧａＮであり得る。一態様では、Ｐドーパントは、亜鉛、鉄、炭素、マグネシウム、および同様のものを含み得る。他の態様では、部分５００は、異なる材料、異なるＰドーパント濃度、および異なるＰドーパントを含み得る。一態様では、部分５００はエピタキシャル成長によって成長させられ得る。一態様では、部分５００はバリア層１０８の全長にわたってエピタキシャル成長によって成長させられ、選択的に除去され得る。
一態様では、矢印５０２を参照すると、部分５００は、２２ｎｍ未満、１８ｎｍ未満、１４ｎｍ未満、および／または１０ｎｍ未満の深さを有し得る。一態様では、部分５００は、８ｎｍ～２０ｎｍ、８ｎｍ～１２ｎｍ、１０ｎｍ～１４ｎｍ、１２ｎｍ～１６ｎｍおよび／または１４ｎｍ～２０ｎｍの深さを有し得る。
一態様では、矢印５０４を参照すると、部分５００は、２００ｎｍ～２０００ｎｍ、２００ｎｍ～３００ｎｍ、３００ｎｍ～４００ｎｍ、４００ｎｍ～５００ｎｍ、５００ｎｍ～６００ｎｍ、６００ｎｍ～７００ｎｍ、７００ｎｍ～８００ｎｍ、８００ｎｍ～１２００ｎｍ、１２００ｎｍ～１４００ｎｍ、１４００ｎｍ～１６００ｎｍ、１６００ｎｍ～１８００ｎｍ、および／または１８００ｎｍ～２０００ｎｍの長さを有し得る。
一態様では、部分５００は矢印５０４および矢印５０２と垂直なゲート１１４のエッジに沿って連続的に延び得る。一態様では、部分５００は矢印５０４および矢印５０２と垂直なゲート１１４のエッジに沿って不連続的に延び得る。一態様では、部分５００は矢印５０４および矢印５０２と垂直なゲート１１４のエッジに沿って部分的に延び得る。一態様では、部分５００は矢印５０４および矢印５０２と垂直なゲート１１４のエッジに沿って選択区域内でのみ延び得る。
開示されるとおりの部分５００は、ゲート１１４の周りの電子濃度を低減し得、ゲート１１４のエッジの周りの電子濃度を低減し得、電子濃度を低減し得、電力利得を増大させ得、効率を増大させ得、ゲート１１４をドレイン１１２から切り離し得、ゲート１１４をソース１１０から切り離し得、電子ガス濃度を低減し得、ゲート１１４とドレイン１１２との間、および／またはゲート１１４とソース１１０との間の容量などの、容量を低減し得、ならびに同様のことをし得る。一態様では、これらの特性は、ヘテロ界面１５２に隣接した、その内部の、またはその付近の区域５２０内で現れ得る。
図７は、本開示に係るトランジスタの別の態様の断面図を示す。
具体的には、図７は、本開示の特徴のうちの１つまたは複数を含み得るトランジスタ１００である。図７は、トランジスタ１００がスペーサ層１１７を含み得、核形成層１３６を含み得ることをさらに示す。
本開示のトランジスタ１００の態様では、基板層１０２は炭化ケイ素（ＳｉＣ）またはサファイアで作製され得る。態様によっては、基板層１０２は、半絶縁性ＳｉＣ基板、ｐ型基板、ｎ型基板、および／または同様のものであり得る。態様によっては、基板層１０２は非常に低濃度にドープされ得る。一態様では、バックグラウンド不純物レベルは低いものであり得る。一態様では、バックグラウンド不純物レベルは１Ｅ１５／ｃｍ3以下であり得る。一態様では、基板層１０２は、６Ｈ、４Ｈ、１５Ｒ、３Ｃ ＳｉＣ、または同様のものの群から選択されるＳｉＣで形成され得る。別の態様では、基板層１０２は、ＧａＡｓ、ＧａＮ、または本明細書において説明される適用物のために適した他の材料であり得る。別の態様では、基板層１０２は、サファイア、スピネル、ＺｎＯ、シリコン、またはＩＩＩ族窒化物材料の成長を支援する能力を有する任意の他の材料を含み得る。
基板層１０２上に、緩衝層１０４、および／または核形成層１３６が形成され得る。一態様では、緩衝層１０４は基板層１０２上に形成される。一態様では、緩衝層１０４は基板層１０２上に直接形成される。一態様では、核形成層１３６は基板層１０２上に形成され得る。一態様では、核形成層１３６は基板層１０２上に直接形成され得る。説明された構造全体を通して、介在層および／または領域が可能である。
本開示のトランジスタ１００の態様では、核形成層１３６は、基板層１０２とトランジスタ１００内の次の層との間の格子不整合を低減するために、基板層１０２上に形成され得る。核形成層１３６は、ＩＩＩ族窒化物材料などの、多くの異なる材料を含み得、好適な材料はＡｌzＧａ1-zＮ（０＜＝ｚ＜＝１）である。核形成層１３６は、金属酸化物化学蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ハイドライド気相エピタキシ（ＨＶＰＥ：Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、または同様のものなどの周知の半導体成長技法を用いて基板層１０２上に形成され得る。さらなる態様では、核形成層１３６と基板層１０２との間に介在層が存在し得る。さらなる態様では、核形成層１３６と緩衝層１０４との間に介在層が存在し得る。
緩衝層１０４は、ＧａＮ、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、ＡｌxＧａyＩｎ(1-x-y)Ｎ（ここで、０＜＝ｘ＜＝１、０＜＝ｙ＜＝１、ｘ＋ｙ＜＝１）、ＡｌxＩｎyＧａ1-x-yＮ（ここで、０＜＝ｘ＜＝１および０＜＝ｙ＜＝１）、および同様のもの、あるいは別の好適な材料などの、ＩＩＩ族窒化物であり得、また、ＡｌＮなどの、ＩＩＩ族窒化物材料の核形成層１３６も含み得る。一態様では、緩衝層１０４はＡｌＧａＮで形成される。緩衝層１０４はｐ型材料であり得るか、または代替的に、ドープされなくてもよい。一態様では、ＡｌＮ核形成層１３６が、基板層１０２に接着するために用いられ得、緩衝層１０４を成長させるのを助け得る。緩衝層１０４は基板層１０２に結合し得る。一態様では、核形成層１３６はＡｌＧａＮであり得る。
一態様では、緩衝層１０４は高純度ＧａＮであり得る。一態様では、緩衝層１０４は、低ドープｎ型であり得る高純度ＧａＮであり得る。一態様では、緩衝層１０４はまた、より良好な電子閉じ込めを達成するために、緩衝層１０４の、バリア層１０８とは反対の側において、より高いバンドギャップのＩＩＩ族窒化物層を、ＡｌＧａＮバックバリアなどの、バックバリアとして用い得る。
本開示のトランジスタ１００の態様では、緩衝層１０４上に、バリア層１０８が形成され得る。一態様では、バリア層１０８は緩衝層１０４上に直接形成され得る。バリア層１０８は、緩衝層１０４と、ソース１１０、ドレイン１１２、およびゲート１１４との間の追加の層を提供し得る。バリア層１０８は、ＡｌＧａＮ、ＡｌＮ、ＩＩＩ族窒化物、ＩｎＡｌＧａＮ、または他の好適な材料であり得る。一態様では、バリア層１０８はＡｌＧａＮであり得る。一態様では、バリア層１０８はドープされなくてもよい。一態様では、バリア層１０８はドープされ得る。一態様では、バリア層１０８はｎ型材料であり得る。態様によっては、バリア層１０８は、異なるキャリア濃度を有するｎ型材料の複数の層を有し得る。一態様では、バリア層１０８はＩＩＩ族窒化物またはその組合せであり得る。一態様では、緩衝層１０４のバンドギャップはバリア層１０８のバンドギャップ未満であり得る。一態様では、適切なレベルでバイアスをかけられたときに緩衝層１０４とバリア層１０８との間のヘテロ界面１５２において２次元電子ガス（２ＤＥＧ）を形成するために、緩衝層１０４のバンドギャップはバリア層１０８のバンドギャップ未満であり得る。一態様では、バリア層１０８上、および／または全体構造内において、追加のＩＩＩ族窒化物層もしくは領域、および／または異なる材料の他の層もしくは領域が可能である。層および／または領域のうちの任意のものは、均一な、不均一な、傾斜した、および／または変化する組成、厚さ、および／またはドーピングを有することができる。
本開示のトランジスタ１００の態様では、ソース１１０および／またはドレイン１１２はバリア層１０８に直接接続され得る。一態様では、ソース１１０および／またはドレイン１１２はバリア層１０８に間接的に接続され得る。一態様では、バリア層１０８は、Ｎ＋材料である、ソース１１０および／またはドレイン１１２の下の領域を含み得る。一態様では、バリア層１０８は、Ｓｉをドープされた、ソース１１０および／またはドレイン１１２の下の領域を含み得る。
本開示のトランジスタ１００の態様では、ソース１１０および／またはドレイン１１２は緩衝層１０４に直接接続され得る。一態様では、ソース１１０および／またはドレイン１１２は緩衝層１０４に間接的に接続され得る。一態様では、緩衝層１０４は、Ｎ＋材料である、ソース１１０および／またはドレイン１１２の下の領域を含み得る。一態様では、緩衝層１０４は、Ｓｉをドープされた、ソース１１０および／またはドレイン１１２の下の領域を含み得る。
ゲート１１４およびドレイン１１２を保護および分離するために、保護層１１６が、緩衝層１０４の反対の側において、ゲート１１４およびドレイン１１２に隣接して、バリア層１０８上に配置され得る。保護層１１６は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮ、または同様のもので作製されたパッシベーション層、あるいはそれらの複数の層を組み込んだ組合せであり得る。一態様では、保護層１１６は、ＳｉＮで作製されたパッシベーション層である。一態様では、保護層１１６は、ＭＯＣＶＤ、プラズマ化学蒸着（ＣＶＤ）、熱フィラメントＣＶＤ、またはスパッタリングを用いて堆積させることができる。一態様では、保護層１１６はＳｉ3Ｎ4の堆積を含み得る。一態様では、保護層１１６は絶縁層を形成する。一態様では、保護層１１６は絶縁体を形成する。一態様では、保護層１１６は誘電体であり得る。
本開示のトランジスタ１００の態様では、非導電性スペーサ層１１７が、ソース１１０とドレイン１１２との間のゲート１１４を覆うように形成され得る。一態様では、スペーサ層１１７は誘電体などの非導電性材料の層を含み得る。一態様では、スペーサ層１１７は、誘電体の多数の異なる層、または誘電体層の組合せを含み得る。一態様では、スペーサ層１１７は多くの異なる厚さであり得、厚さの好適な範囲はおよそ０．０５～２μｍである。
一態様では、スペーサ層１１７は、ＳｉＮ、ＳｉＯ２等などの、誘電または絶縁材料などの材料を含み得る。態様によっては、スペーサ層１１７は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮ、または同様のものなどの、パッシベーション層、あるいはそれらの複数の層を組み込んだ組合せであり得る。
本開示のトランジスタ１００の態様では、緩衝層１０４は、フェルミ準位がバンドギャップの上半分内にある高純度型のものであるように設計され得、これは、ＧａＮ ＨＥＭＴにおいて通常観察される低速トラッピング効果を最小限に抑える。この点に関して、フェルミ準位の下のトラップは常に充填され、それゆえ、低速過渡事象が防止され得る。態様によっては、緩衝層１０４は、良好な結晶品質を達成することと矛盾することなく、できるだけ薄いものであり得る。出願人らは、良好な品質を有する０．４μｍの層をすでに実証している。
本開示のトランジスタ１００の態様では、ＩＩＩ族窒化物核形成層１３６および／または緩衝層１０４が、ＭＯＣＶＤ（Ｍｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（有機金属化学蒸着））、ＨＶＰＥ（ハイドライド気相エピタキシ）、またはＭＢＥ（分子線エピタキシ）などの、エピタキシャル結晶成長法を介して、基板層１０２上に成長させられ得る。核形成層の形成は基板層１０２の材料に依存し得る。
本開示のトランジスタ１００の態様では、緩衝層１０４は横方向エピタキシャル過成長（ＬＥＯ：Ｌａｔｅｒａｌ Ｅｐｉｔａｘｉａｌ Ｏｖｅｒｇｒｏｗｔｈ）を用いて形成され得る。ＬＥＯは、例えば、ＧａＮ層の結晶品質を改善することができる。ＨＥＭＴの半導体層がエピタキシャルのものであるときには、各エピタキシャル層が上に成長させられる層はデバイスの特性に影響を及ぼし得る。例えば、ＬＥＯはエピタキシャルＧａＮ層内の転位密度を低減し得る。
本開示のトランジスタ１００の態様では、緩衝層１０４は無極性ＧａＮを含み得る。一態様では、緩衝層１０４は半極性ＧａＮを含み得る。一態様では、緩衝層１０４はホットウォールエピタキシを含み得る。一態様では、緩衝層１０４は、．１５μｍ～．２５μｍ、．２μｍ～．３μｍ、．２５μｍ～．３５μｍ、．３μｍ～．３５μｍ、．３５μｍ～．４μｍ、．４μｍ～．４５μｍ、．４５μｍ～．５μｍ、．５μｍ～．５５μｍ、または．１５μｍ～．５５μｍの範囲内の厚さを有するホットウォールエピタキシを含み得る。
本開示のトランジスタ１００の態様では、ゲート接点がソース１１０とドレイン１１２との間のゲート１１４のために設けられ得る。さらに、本開示の特定の態様では、ゲート接点はバリア層１０８上に配設され得る。一態様では、ゲート接点はバリア層１０８上に直接配設され得る。
ゲート１１４は、白金（Ｐｔ）、ニッケル（Ｎｉ）、および／または金（Ａｕ）で形成され得る。しかし、ショットキー効果を達成するための当業者に知られた他の金属も用いられ得る。一態様では、ゲート１１４は、３層構造を有し得るショットキーゲート接点を含み得る。このような構造は、いくつかの材料の高い接着力のゆえに利点を有し得る。一態様では、ゲート１１４は高導電性金属被覆層をさらに含み得る。一態様では、ゲート１１４はＴ字形ゲートとして構成され得る。
本開示のトランジスタ１００の態様では、１つまたは複数の金属被覆層が、ソース１１０、ドレイン１１２、およびゲート１１４のうちの１つまたは複数の上に設けられ得る。被覆層は、Ａｕ、銀（Ａｇ）、Ａｌ、Ｐｔ、Ｔｉ、Ｓｉ、Ｎｉ、Ａｌ、および／または銅（Ｃｕ）であり得る。他の好適な高導電性金属もまた、被覆層のために用いられ得る。
図８は、本開示に係るトランジスタの別の態様の断面図を示す。
具体的には、図８、本開示の特徴のうちの１つまたは複数を含み得るトランジスタ１００。図８は、トランジスタ１００がフィールドプレート１３２を含み得ることをさらに示す。
一態様では、フィールドプレート１３２はゲート１１４とドレイン１１２との間のスペーサ層１１７上に配置され得る。一態様では、フィールドプレート１３２はゲート１１４とドレイン１１２との間のスペーサ層１１７上に堆積させられ得る。態様によっては、フィールドプレート１３２はゲート１１４に隣接していてもよく、誘電体材料の追加のスペーサ層１１７が、ゲート１１４をフィールドプレート１３２から隔離するために、ゲート１１４を少なくとも部分的に覆うように含まれてもよい。態様によっては、フィールドプレート１３２はゲート１１４に重なってもよく、誘電体材料の追加のスペーサ層１１７が、ゲート１１４をフィールドプレート１３２から隔離するために、ゲート１１４を少なくとも部分的に覆うように含まれてもよい。
フィールドプレート１３２はゲート１１４のエッジから異なる距離に延び得、距離の好適な範囲はおよそ０．１～２μｍである。態様によっては、フィールドプレート１３２は多くの異なる導電材料を含み得、好適な材料は、標準的メタライゼーション方法を用いて堆積させられる、金属、または金属の組合せである。一態様では、フィールドプレート１３２は、チタン、金、ニッケル、チタン／金、ニッケル／金、または同様のものを含み得る。
一態様では、フィールドプレート１３２はゲート１１４とドレイン１１２との間のスペーサ層１１７上に形成され得、フィールドプレート１３２はゲート１１４の近傍にあるが、ゲート１１４には重なっていない。一態様では、ゲート１１４とフィールドプレート１３２との間の空間は、ゲート１１４をフィールドプレート１３２から隔離するために十分に広く、その一方で、フィールドプレート１３２によってもたらされる電界効果を最大化するために十分に小さいものであり得る。
特定の態様では、フィールドプレート１３２はトランジスタ１００内のピーク動作電界を低減し得る。特定の態様では、フィールドプレート１３２はトランジスタ１００内のピーク動作電界を低減し得、トランジスタ１００の絶縁破壊電圧を増大させ得る。特定の態様では、フィールドプレート１３２はトランジスタ１００内のピーク動作電界を低減し得、トランジスタ１００内のトラッピングを低減し得る。特定の態様では、フィールドプレート１３２はトランジスタ１００内のピーク動作電界を低減し得、トランジスタ１００内の漏洩電流を低減し得る。
本開示のトランジスタ１００の態様では、ソース１１０およびドレイン１１２はゲート１１４に対して対称であり得る。スイッチデバイス適用の態様によっては、ソース１１０およびドレイン１１２はゲート１１４に対して対称であり得る。
図９は、本開示に係るトランジスタを作製するためのプロセスを示す図である。
具体的には、図９は、本開示のトランジスタ１００を作製するための例示的なプロセス８００を示す。プロセス８００は単なる例示にすぎず、本明細書において開示される様々な態様と矛盾することなく変更され得ることに留意されたい。
プロセス８００は、ステップ８０２において、基板層１０２を形成することによって開始し得る。基板層１０２は炭化ケイ素（ＳｉＣ）またはサファイアで作製され得る。態様によっては、基板層１０２は、半絶縁性ＳｉＣ基板、ｐ型基板、ｎ型基板、および／または同様のものであり得る。態様によっては、基板層１０２は非常に低濃度にドープされ得る。一態様では、バックグラウンド不純物レベルは低いものであり得る。一態様では、バックグラウンド不純物レベルは１Ｅ１５／ｃｍ3以下であり得る。基板層１０２は、６Ｈ、４Ｈ、１５Ｒ、３Ｃ ＳｉＣ、または同様のものの群から選択されるＳｉＣで形成され得る。別の態様では、基板層１０２は、ＧａＡｓ、ＧａＮ、または本明細書において説明される適用物のために適した他の材料であり得る。別の態様では、基板層１０２は、スピネル、ＺｎＯ、シリコン、またはＩＩＩ族窒化物材料の成長を支援する能力を有する任意の他の材料を含み得る。
ステップ８０４において、緩衝層１０４を基板層１０２上に形成し得る。緩衝層１０４は基板層１０２上に成長または堆積させられ得る。一態様では、緩衝層１０４はＧａＮであり得る。別の態様では、緩衝層１０４はＬＥＯを用いて形成され得る。一態様では、核形成層１３６を基板層１０２上に形成してもよく、ステップ８０６において、緩衝層１０４を核形成層１３６上に形成してもよい。緩衝層１０４は核形成層１３６上に成長または堆積させられ得る。一態様では、緩衝層１０４はＧａＮであり得る。別の態様では、緩衝層１０４はＬＥＯを用いて形成され得る。
ステップ８０６において、バリア層１０８を緩衝層１０４上に形成し得る。バリア層１０８はｎ型導電性層であり得るか、またはドープされなくてもよい。一態様では、バリア層１０８はＡｌＧａＮであり得る。一態様では、バリア層１０８は緩衝層１０４上に直接形成され得る。バリア層１０８は、緩衝層１０４と、ソース１１０、ドレイン１１２、およびゲート１１４との間の追加の層を提供し得る。バリア層１０８は、ＡｌＧａＮ、ＡｌＮ、ＩＩＩ族窒化物、ＩｎＡｌＧａＮ、または他の好適な材料であり得る。一態様では、バリア層１０８はＡｌＧａＮであり得る。一態様では、バリア層１０８はドープされなくてもよい。一態様では、バリア層１０８はドープされ得る。一態様では、バリア層１０８はｎ型材料であり得る。態様によっては、バリア層１０８は、異なるキャリア濃度を有するｎ型材料の複数の層を有し得る。一態様では、バリア層１０８はＩＩＩ族窒化物またはその組合せであり得る。一態様では、緩衝層１０４のバンドギャップはバリア層１０８のバンドギャップ未満であり得る。一態様では、適切なレベルでバイアスをかけられたときに緩衝層１０４とバリア層１０８との間のヘテロ界面１５２において２次元電子ガス（２ＤＥＧ）を形成するために、緩衝層１０４のバンドギャップはバリア層１０８のバンドギャップ未満であり得る。一態様では、バリア層１０８上、および／または全体構造内において、追加のＩＩＩ族窒化物層もしくは領域、および／または異なる材料の他の層もしくは領域が可能である。層および／または領域のうちの任意のものは、均一な、不均一な、傾斜した、および／または変化する組成、厚さ、および／またはドーピングを有することができる。
ステップ８０８において、電子濃度低減構造１９９を形成し得る。一態様では、電子濃度低減構造１９９は、本開示と矛盾することなく、注入部分２００、第１の部分３００、陥凹部分４００、および／または部分５００のうちの１つまたは複数と共に形成され得る。
一態様では、注入部分２００はＰドーパントの注入を含み得る。一態様では、注入部分２００はフッ素の注入を含み得る。一態様では、注入部分２００は負に帯電したフッ素の注入を含み得る。一態様では、注入部分２００はバリア層１０８内のフッ素の注入を含み得る。一態様では、注入部分２００はフッ素イオンの注入を含み得る。一態様では、注入部分２００は負に帯電したフッ素イオンの注入を含み得る。一態様では、注入部分２００はバリア層１０８内のフッ素イオンの注入を含み得る。一態様では、バリア層１０８はＡｌＧａＮバリア層であり得る。一態様では、注入部分２００は、バリア層１０８を損傷するための材料の注入を含み得る。一態様では、注入部分２００はアルゴンの注入を含み得る。一態様では、注入部分２００は、バリア層１０８を損傷するためのバリア層１０８内のアルゴンの注入を含み得る。一態様では、注入部分２００は、バリア層１０８を損傷するためのイオンの注入を含み得る。一態様では、注入部分２００はアルゴンイオンの注入を含み得る。一態様では、注入部分２００は、バリア層１０８を損傷するためのバリア層１０８内のアルゴンイオンの注入を含み得る。一態様では、バリア層１０８はＡｌＧａＮバリア層であり得る。一態様では、注入部分２００は、注入物の均一な、不均一な、および／または変化する分布を有し得る。
一態様では、第１の部分３００の形成前に、バリア層１０８は、凹部３１０を形成するために緩衝層１０４までエッチングされ得る。その後、第１の部分３００は凹部３１０内で再成長させられ得る。一態様では、第１の部分３００はバリア層１０８と同じ材料を含み得る。一態様では、第１の部分３００はバリア層１０８とは異なる材料を含み得る。一態様では、第１の部分３００は、再成長させられ、バリア層１０８と同じ組成を有し得る、ＡｌＧａＮなどの、ＩＩＩ族窒化物材料を含み得る。一態様では、第１の部分３００は、再成長させられ、バリア層１０８とは異なるＡｌＧａＮの組成を有し得る、ＡｌＧａＮなどの、ＩＩＩ族窒化物材料を含み得る。態様によっては、第１の部分３００は、組成、ドーピング、および／または厚さに関して、均一に、不均一に、および／または変化する様態で延び得る。
一態様では、陥凹部分４００の形成前に、バリア層１０８は、凹部４１０を形成するためにエッチングされ得る。その後、陥凹部分４００は形成され得る。一態様では、陥凹部分４００は保護層であり得る。一態様では、陥凹部分４００は、保護層１１６と同じ組成を有する保護層であり得る。一態様では、陥凹部分４００は保護層１１６であり得る。態様によっては、陥凹部分４００は形状および／または厚さが均一および／または不均一であり得る。態様によっては、陥凹部分４００は空であるか、誘電または絶縁材料などの、材料または異なる材料群で充填されるか、または部分的に充填され得る。一態様では、凹部部分４００このような材料は単一または複数の層および／または領域で作製される。態様によっては、充填された材料は、均一な、不均一な、または変化する組成のものであり得る。
一態様では、部分５００は、ＧａＮなどの、ＩＩＩ族窒化物であり得る。一態様では、部分５００はＰ－ＧａＮであり得る。一態様では、部分５００は、．５ｅ１２／ｃｍ２～２ｅ１２／ｃｍ２、．８ｅ１２／ｃｍ２～１．２ｅ１２／ｃｍ２、１．２ｅ１２／ｃｍ２～２ｅ１２／ｃｍ２の範囲内のＰドーパントの濃度を有するＰ－ＧａＮであり得る。一態様では、Ｐドーパントは、亜鉛、鉄、炭素、マグネシウム、および同様のものを含み得る。他の態様では、部分５００は、異なる材料、異なるＰドーパント濃度、および異なるＰドーパントを含み得る。一態様では、部分５００はエピタキシャル成長によって成長させられ得る。一態様では、部分５００はバリア層１０８の全長にわたってエピタキシャル成長によって成長させられ、選択的に除去され得る。
ステップ８１０において、保護層１１６を形成し得る。保護層１１６は、バリア層１０８および／または電子濃度低減構造１９９の露出面の上に堆積させられ得る、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮ、または同様のもの、あるいはそれらの複数の層を組み込んだ組合せなどの、パッシベーション層であり得る。
さらに、プロセス８００の間に、追加のプロセスステップ８１２が遂行され得る。例えば、ソース１１０をバリア層１０８上に配置し得る。ソース１１０は、アニールされ得る好適な材料のオーム接点であり得る。例えば、ソース１１０は、約５００℃～約８００℃の温度で約２分間アニールされ得る。しかし、他の時間および温度も利用され得る。約３０秒～約１０分の時間が、例えば、許容可能であり得る。態様によっては、ソース１１０は、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含み得る。一態様では、Ｎ＋材料であるソース１１０の下の領域がバリア層１０８内に形成され得る。一態様では、ドレイン１１２の下の領域がＳｉをドープされ得る。
さらに、プロセス８１２の間に、ドレイン１１２をバリア層１０８上に配置し得る。ソース１１０と同様に、ドレイン１１２はＮｉまたは別の好適な材料のオーム接点であり得、同じく、同様の仕方でアニールされ得る。一態様では、ｎ＋注入物がバリア層１０８と併せて用いられ得、注入物への接点が作製される。一態様では、Ｎ＋材料であるドレイン１１２の下の領域がバリア層１０８内に形成され得る。一態様では、ドレイン１１２の下の領域がＳｉをドープされ得る。
さらに、プロセス８１２の間に、ゲート１１４をソース１１０とドレイン１１２との間のバリア層１０８上に配置し得る。Ｎｉ、Ｐｔ、ＡＵ、または同様のものの層が蒸着または別の技法によってゲート１１４のために形成され得る。次に、ゲート構造は、ＰｔおよびＡｕ、あるいは他の好適な材料の堆積によって完成し得る。態様によっては、ゲート１１４の接点は、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含み得る。
ソース１１０およびドレイン１１２の電極を形成してオーム接点を作り出すことができ、これにより、ゲート１１４電極が適切なレベルでバイアスをかけられたときに、緩衝層１０４とバリア層１０８との間のヘテロ界面１５２において誘起される２次元電子ガス（２ＤＥＧ）を介してソース１１０とドレイン１１２の電極との間に電流が流れる。一態様では、ヘテロ界面１５２は、．００５μｍ～．００７μｍ、．００７μｍ～．００９μｍ、および．００９μｍ～．０１１μｍの範囲内にあり得る。
ゲート１１４はスペーサまたは保護層１１６の上に延び得る。保護層１１６はエッチングされ得、ゲート１１４は、ゲート１１４の底部がバリア層１０８の表面上に載るよう堆積させられ得る。ゲート１１４を形成する金属は、保護層１１６を横切って延び、これにより、ゲート１１４の上部がフィールドプレート１３２を形成するよう、パターニングされ得る。
さらに、プロセス８１２のいくつかの態様の間に、フィールドプレート１３２を別の保護層の上部の上に配置し得、ゲート１１４から分離し得る。一態様では、フィールドプレート１３２はゲート１１４とドレイン１１２との間のスペーサ層１１７上に堆積させられ得る。態様によっては、フィールドプレート１３２は多くの異なる導電材料を含み得、好適な材料は、標準的メタライゼーション方法を用いて堆積させられる、金属、または金属の組合せである。一態様では、フィールドプレート１３２は、チタン、金、ニッケル、チタン／金、ニッケル／金、または同様のものを含み得る。一態様では、複数のフィールドプレート１３２が用いられ得る。一態様では、複数のフィールドプレート１３２が用いられ得、複数のフィールドプレート１３２の各々はそれらの間に誘電体材料を挟んで積み重ねられ得る。一態様では、フィールドプレート１３２はゲート１１４のエッジの方でドレイン１１２に向かって延びている。一態様では、フィールドプレート１３２はソース１１０に向かって延びている。一態様では、フィールドプレート１３２はドレイン１１２に向かって、およびソース１１０に向かって延びている。別の態様では、フィールドプレート１３２はゲート１１４のエッジの方で延びていない。最後に、構造は窒化ケイ素などの誘電体スペーサ層１１７で覆われ得る。誘電体スペーサ層１１７は、同じく、保護層１１６と同様に実施され得る。さらに、図に示されるゲート１１４の断面形状は例示的なものであることに留意されたい。例えば、いくつかの態様のゲート１１４の断面形状はＴ字形の広がりを含まなくてもよい。ゲート１１４の他の構造が利用されてもよい。
プロセス８００のステップは、上述された態様と矛盾することなく、異なる順序で遂行され得ることに留意されたい。さらに、プロセス８００は、本明細書において開示される様々な態様と矛盾することなく、より多数またはより少数のプロセスステップを有するように変更され得る。
図１０は、本開示に係るトランジスタを作製するためのプロセスを示す図である。
具体的には、図１０は、ステップ９０８およびステップ９１０の変更を伴う、図９と矛盾しないプロセス８００を示す。上述されたとおりのステップ８０２、８０４、および８０６が遂行された後に、ステップ９０８が遂行され得る。ステップ９０８において、保護層１１６を形成し得る。保護層１１６は、バリア層１０８の露出面の上に堆積させられ得る、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮ、または同様のもの、あるいはそれらの複数の層を組み込んだ組合せなどの、パッシベーション層であり得る。
ステップ９１０において、電子濃度低減構造１９９を形成し得る。一態様では、電子濃度低減構造１９９のための凹部が保護層１１６内に形成され得る。その後、電子濃度低減構造１９９を形成し得る。一態様では、電子濃度低減構造１９９は、本開示と矛盾することなく、注入部分２００、第１の部分３００、陥凹部分４００、および／または部分５００のうちの１つまたは複数と共に形成され得る。電子濃度低減構造１９９のこれらの態様の各々は以上において詳細に説明されている。その後、追加の保護層が電子濃度低減構造１９９上に形成され得る。追加の保護層は、バリア層１０８および／または電子濃度低減構造１９９の露出面の上に堆積させられ得る、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮ、または同様のもの、あるいはそれらの複数の層を組み込んだ組合せなどの、パッシベーション層であり得る。その後、プロセス８００は、上述されたとおりのステップ８１２と矛盾しないステップを遂行し得る。
プロセス８００のステップは、上述された態様と矛盾することなく、異なる順序で遂行され得ることに留意されたい。さらに、プロセス８００は、本明細書において開示される様々な態様と矛盾することなく、より多数またはより少数のプロセスステップを有するように変更され得る。
図１１は、従来技術のトランジスタと本開示に係るトランジスタとの間のシミュレートされた比較を示す。
具体的には、図１１は、従来技術のトランジスタ（ＰＯＲ）と、本開示の第１の態様を実施する本開示のトランジスタ１００との間の、シミュレートされたゲート－ドレイン容量（Ｃｇｄ）の比較である。Ｙ軸は、ゲート－ドレイン容量（Ｃｇｄ）をファラッド／ミリメートル（Ｆ／ｍｍ）単位で参照し、Ｘ軸は、ドレインにおける電圧（Ｖｄ）をボルト（Ｖ）単位で参照する。
具体的には、図１１は、本開示の第１の態様を実施する本開示のトランジスタ１００が、ドレインにおけるより低い電圧値（Ｖｄ）においておよそ５０％のＣｇｄの低減を示すことを示す。したがって、図１１は、ゲート隣接区域内の電子濃度を低減するための電子濃度低減構造１９９を実施することが、ゲート－ドレイン容量の降下、ならびに電力利得および効率の改善をもたらす、予想外の結果を示す。これらのシミュレートされた結果は、本開示の第１の態様を実施する本開示のトランジスタ１００に関するものであるが、トランジスタ１００の他の態様も同様の結果を同様にもたらすはずである。
したがって、本開示は、ゲート１１４の周りの電子濃度を低減し得、ゲート１１４のエッジの周りの電子濃度を低減し得、電子濃度を低減し得、電力利得を増大させ得、効率を増大させ得、ゲート１１４をドレイン１１２から切り離し得、ゲート１１４をソース１１０から切り離し得、電子ガス濃度を低減し得、容量を低減し得、および同様のことをし得る電子濃度低減構造１９９を有するトランジスタ１００を説明した。加えて、本明細書において説明されるように、電子濃度低減構造１９９は、窒化ガリウム（ＧａＮ）系高電子移動度トランジスタ（ＨＥＭＴ）において利用され得る。しかし、本開示は電子濃度低減構造１９９のこの特定の適用に限定されない。電子濃度低減構造１９９は、他の同様のマイクロ電子デバイスにおいて、同様の動作改善を伴って利用され得る。
特定の態様では、本開示のトランジスタ１００は増幅器において利用され得る。さらなる態様では、本開示のトランジスタ１００は、無線デバイスに接続する無線基地局によって実施される増幅器において利用され得る。さらなる態様では、本開示のトランジスタ１００は、無線デバイスにおいて実施された増幅器において利用され得る。
本開示において、無線デバイスへの言及は、携帯電話、タブレットコンピュータ、ゲーミングシステム、ＭＰ３プレーヤ、パーソナルコンピュータ、ＰＤＡ、および同様のものなどの電子デバイスを包含することを意図されることを理解されたい。「無線デバイス」は、携帯電話、モバイル機器、移動局、ユーザ機器、セルラーフォン、スマートフォン、ハンドセット、無線ドングル、遠隔警報デバイス、モノのインターネット（ＩｏＴ：Ｉｎｔｅｒｎｅｔ ｏｆ ｔｈｉｎｇｓ）ベースの無線デバイス、または無線ネットワークによってサポートされ得る他のモバイルコンピューティングデバイスなどの、無線通信ネットワークに接続することができる任意の適合したモバイル技術コンピューティングデバイスを包含することを意図される。
本開示は例示的な態様に関して説明されたが、当業者は、本開示は、添付の請求項の趣旨および範囲内の変更を伴って実施することができることを認識するであろう。以上に与えられたこれらの例は単なる例示にすぎず、本開示の全ての可能な設計、態様、適用、または変更の網羅的なリストであることを意図されない。

Claims (20)

  1. デバイスであって、
    基板と、
    前記基板上の緩衝層と、
    前記緩衝層上のバリア層と、
    前記バリア層に電気結合されたソースと、
    前記バリア層に電気結合されたゲートと、
    前記バリア層に電気結合されたドレインと、
    以下の様態：前記バリア層内および前記バリア層上のうちの少なくとも一方をもって配置された電子濃度低減構造と、
    を備え、
    前記電子濃度低減構造が、以下のこと：前記ゲートの周りの電子濃度を低減すること、前記ゲートのエッジの周りの電子濃度を低減すること、電子濃度を低減すること、電力利得を増大させること、効率を増大させること、前記ゲートを前記ドレインから切り離すこと、前記ゲートを前記ソースから切り離すこと、および容量を低減することのうちの少なくとも１つを行うように構成されている、デバイス。
  2. 前記電子濃度低減構造が、以下のもの：前記バリア層内の注入部分、前記バリア層内のエッチング－再成長部分、前記バリア層内の選択的凹部、および前記バリア層上に配置された追加の部分のうちの少なくとも１つを含む、請求項１に記載のデバイス。
  3. 前記電子濃度低減構造が前記バリア層内の前記注入部分を含む、請求項２に記載のデバイス。
  4. 前記バリア層内の前記注入部分が、以下のもの：前記バリア層内のＰドーパントの注入、および前記バリア層を損傷するための材料の注入のうちの少なくとも１つを含む、請求項３に記載のデバイス。
  5. 前記電子濃度低減構造が前記バリア層内の前記エッチング－再成長部分を含む、請求項２に記載のデバイス。
  6. 前記電子濃度低減構造が前記エッチング－再成長部分を含み、前記バリア層内の凹部、および前記凹部内に配置された再成長材料を含む、請求項５に記載のデバイス。
  7. 前記電子濃度低減構造が前記バリア層内の前記選択的凹部を含む、請求項２に記載のデバイス。
  8. 前記電子濃度低減構造が前記バリア層の上面内の前記選択的凹部を含む、請求項７に記載のデバイス。
  9. 前記電子濃度低減構造が、前記バリア層上に配置された前記追加の部分を含む、請求項２に記載のデバイス。
  10. 前記追加の部分が前記バリア層の上面上に配置されている、請求項９に記載のデバイス。
  11. デバイスを形成するプロセスであって、
    基板を用意することと、
    緩衝層を前記基板上に配置することと、
    バリア層を前記緩衝層上に配置することと、
    ソースを前記バリア層に電気結合することと、
    ゲートを前記バリア層に電気結合することと、
    ドレインを前記バリア層に電気結合することと、
    電子濃度低減構造を、以下の様態：前記バリア層内および前記バリア層上のうちの少なくとも一方をもって形成することと、
    を含み、
    前記電子濃度低減構造が、以下のこと：前記ゲートの周りの電子濃度を低減すること、前記ゲートのエッジの周りの電子濃度を低減すること、電子濃度を低減すること、電力利得を増大させること、効率を増大させること、前記ゲートを前記ドレインから切り離すこと、前記ゲートを前記ソースから切り離すこと、および容量を低減することのうちの少なくとも１つを行うように構成されている、デバイスを形成するプロセス。
  12. 前記電子濃度低減構造が、以下のもの：前記バリア層内の注入部分、前記バリア層内のエッチング－再成長部分、前記バリア層内の選択的凹部、および前記バリア層上に配置された追加の部分のうちの少なくとも１つを含む、請求項１１に記載のデバイスを形成するプロセス。
  13. 前記電子濃度低減構造が前記バリア層内の前記注入部分を含む、請求項１２に記載のデバイスを形成するプロセス。
  14. 前記バリア層内の前記注入部分が、以下のもの：前記バリア層内のＰドーパントの注入、および前記バリア層を損傷するための材料の注入のうちの少なくとも１つを含む、請求項１３に記載のデバイスを形成するプロセス。
  15. 前記電子濃度低減構造が前記バリア層内の前記エッチング－再成長部分を含む、請求項１２に記載のデバイスを形成するプロセス。
  16. 前記電子濃度低減構造が前記エッチング－再成長部分を含み、前記バリア層内の凹部、および前記凹部内に配置された再成長材料を含む、請求項１５に記載のデバイスを形成するプロセス。
  17. 前記電子濃度低減構造が前記バリア層内の前記選択的凹部を含む、請求項１２に記載のデバイスを形成するプロセス。
  18. 前記電子濃度低減構造が前記バリア層の上面内の前記選択的凹部を含む、請求項１７に記載のデバイスを形成するプロセス。
  19. 前記電子濃度低減構造が、前記バリア層上に配置された前記追加の部分を含む、請求項１２に記載のデバイスを形成するプロセス。
  20. 前記追加の部分が前記バリア層の上面上に配置されている、請求項１９に記載のデバイスを形成するプロセス。
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