JP2021501435A - ３ｄ積層メモリにおけるスウィズリング - Google Patents

３ｄ積層メモリにおけるスウィズリング Download PDF

Info

Publication number
JP2021501435A
JP2021501435A JP2020522320A JP2020522320A JP2021501435A JP 2021501435 A JP2021501435 A JP 2021501435A JP 2020522320 A JP2020522320 A JP 2020522320A JP 2020522320 A JP2020522320 A JP 2020522320A JP 2021501435 A JP2021501435 A JP 2021501435A
Authority
JP
Japan
Prior art keywords
memory
die
stacked
address
dies
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020522320A
Other languages
English (en)
Other versions
JP6980912B2 (ja
JP2021501435A5 (ja
Inventor
ウー ジョン
ウー ジョン
ケイ． チラウラ マイケル
ケイ． チラウラ マイケル
シュレイバー ラッセル
シュレイバー ラッセル
ナフザイガー サミュエル
ナフザイガー サミュエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2021501435A publication Critical patent/JP2021501435A/ja
Publication of JP2021501435A5 publication Critical patent/JP2021501435A5/ja
Application granted granted Critical
Publication of JP6980912B2 publication Critical patent/JP6980912B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0613—Improving I/O performance in relation to throughput
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/25—Using a specific main memory architecture
    • G06F2212/253—Centralized memory
    • G06F2212/2532—Centralized memory comprising a plurality of modules

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)
  • Semiconductor Memories (AREA)

Abstract

処理システム（１００）は、計算ダイ（１０２）と、計算ダイに積層された積層メモリ（１０４）と、を含む。積層メモリは、第１メモリダイ（１０４Ｂ）と、第１メモリダイ上に積層された第２メモリダイ（１０４Ａ）と、を含む。単一のメモリアドレスを用いた並列アクセスは、第１メモリダイ及び第２メモリダイの異なるメモリバンク（２０６，２０８）に向けられる。並列アクセスの単一のメモリアドレスは、第１メモリダイ及び第２メモリダイに異なる物理的位置でアクセスするようにスウィズリングされる。【選択図】図４

Description

三次元（３Ｄ）回路集積化は、多くの場合、水平及び／又は垂直に積層されたデバイスを含み、積層ダイ間の通信を改善し、積層デバイスによって占有される面積を低減する。例えば、メモリ素子の結合層（３Ｄ積層メモリ又は積層メモリと呼ばれる）をメモリデバイスに利用することができる。３Ｄ集積化によりプロセッサとメモリとの間のいくつかの相互接続が、３Ｄ集積化によるオフチップのピンカウントによってもはや制約されなくなると、複数のスレッドが積層メモリに並列にアクセスして、より高い帯域幅を様々な計算動作に提供することができる。
添付図面を参照することによって本開示をより良く理解することができ、その多数の特徴及び利点が当業者に明らかになる。異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。
いくつかの実施形態による、積層メモリにおけるインデックススウィズリングを使用する処理システムのブロック図である。 いくつかの実施形態による、不均衡な熱生成を伴う例示的な積層メモリ構成のブロック図である。 いくつかの実施形態による、熱均衡のためのアドレススウィズリングを使用する例示的な積層メモリ構成のブロック図である。 いくつかの実施形態による、熱均衡のためのアドレススウィズリングを使用する別の例示的な積層メモリ構成のブロック図である。 いくつかの実施形態による、積層メモリのアドレススウィズリングの方法のフロー図である。
メモリの帯域幅及び遅延は、処理システムにおける性能のボトルネックになることがある。これらの性能要因は、積層メモリを使用することによって改善され得る。積層メモリは、例えば、スルーシリコンビア（ＴＳＶ）を用いて積層メモリの複数の層を相互接続することによって、帯域幅の増加及び内部デバイスの削減を提供する。しかしながら、積層メモリに関連する熱の問題は、多くの場合、３Ｄメモリ積層体の許容可能な最大高さにおける制限要因であり、これにより、設けられたメモリチップの適切な動作に悪影響を及ぼすだけでなく、処理ユニットに利用可能なメモリ容量が制限される。例えば、集積回路内のプロセッサコアは、通常動作中に電力を消費して熱を生成するが、この熱は、隣接するメモリデバイスの性能に悪影響を及ぼす。高温になると、リフレッシュサイクルが頻繁になり、これにより消費電力が増加するので、メモリの性能が低下する。積層メモリの積層配置は、複数の熱生成ダイが互いに近接し、ヒートシンクを共有する必要があるので、放熱問題をさらに悪化させる。メモリ、特に３Ｄ積層メモリは、信頼性が高く、予測可能な動作のための温度調節が有効な温度範囲内で動作する。回路コンポーネント／メモリの高密度化を可能にするためのチップサイズの縮小及びメモリダイの積層は、プロセッサの安全で効率的な動作のための温度を維持するという課題をさらに増大させる。したがって、３Ｄ積層メモリからの放熱を改善すると、メモリの温度を低下させることによって、メモリの信頼性が改善される。
図１〜図５は、積層メモリにおけるアドレススウィズリングを使用する技術を示す図である。様々な実施形態では、処理システムは、計算ダイの上に積層された３Ｄメモリを含む。いくつかの実施形態では、計算ダイは、ＣＰＵ、ＧＰＵ等の様々な計算ユニットを含む。積層メモリは、第１メモリダイと、第１メモリダイ上に積層された第２メモリダイと、を含む。単一のメモリアドレスを用いた（例えば、計算ダイからの）並列なメモリアクセス要求に基づいて、当該単一のメモリアドレスが、第１メモリダイ及び第２メモリダイが異なる物理的位置でアクセスされるように、スウィズリングされる。このように、これらのメモリダイは同じメモリアドレスでアドレス指定されるが、アクセスされる各メモリダイ内の物理的位置は、互いに物理的にオフセットされる。したがって、メモリダイの局所的な部分への繰り返しアクセスによるホットスポット化を抑制するように、メモリアクセス動作による熱生成が分散される。
図１は、いくつかの実施形態による、積層メモリにおけるインデックススウィズリングを使用する処理システム１００のブロック図である。処理システム１００は、概して、コンピュータプログラムとして構成された命令のセットを実行して、電子デバイスに対する動作を実行するように構成されている。したがって、処理システム１００を、デスクトップ又はラップトップコンピュータ、サーバ、タブレット、スマートフォン、ゲームコンソール等を含む様々な電子デバイスの何れかに組み込むことができる。コンピュータプログラムの実行をサポートするために、処理システム１００は、１つ以上の計算ダイ１０２と、メモリ１０４と、を含む。図１に示す例では、メモリ１０４は、概して、計算ダイ１０２のプロセッサからの要求に応じてデータを記憶し、読み出すように構成されたスタティックランダムアクセスメモリ（ＳＲＡＭ）である。図１に示すように、計算ダイ１０２及びメモリ１０４は積層ダイ構成で配置され、メモリ１０４は、１つ以上の別々のメモリダイ（例えば、メモリダイ１０４Ａ，１０４Ｂ）に配置されている。これらのメモリダイは、垂直に積層されたダイ構成に配置され、スルーシリコンビア（ＴＳＶ）１０６又は他の同様のダイ間相互接続を介して計算ダイに接続されている。
したがって、メモリダイ１０４Ａ，１０４Ｂは、１つ以上の結合されたメモリダイ層、メモリパッケージ又は他のメモリ素子を含む３Ｄ積層メモリ１０４を形成する。いくつかの実施形態では、積層メモリ１０４は、垂直に積層されるが、他の実施形態では、水平に（例えば、並べて）積層されるか、或いは、互いに結合されたメモリ素子を含む。本明細書ではＳＲＡＭに関連して説明するが、他の実施形態では、積層メモリデバイス又はシステムは、複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）又は他のメモリ技術のダイ層を有するメモリデバイスを含む。
一実施形態では、計算ダイ１０２は、様々なワークロードに関する命令の実行をサポートする複数の実行コア１０８を有するマルチコアプロセッサである。いくつかの実施形態では、計算ダイ１０２は、命令の実行を容易にするために、図１に示されていない追加モジュールを含む。この追加モジュールは、１つ以上の中央演算処理装置（ＣＰＵ）、ＧＰＵ、１つ以上のデジタル信号プロセッサ等の１つ以上の追加処理ユニットを含む。また、様々な実施形態では、計算ダイ１０２は、ノースブリッジ及びサウスブリッジ等のメモリ及び入出力インタフェースモジュールや、キャッシュ及び他のサポートメモリ構造を処理ユニットに提供するための追加メモリ等を含む。
図１は、計算ダイ１０２が、１つ以上のメモリダイ層１０４Ａ，１０４Ｂの積層メモリ１０４の下に結合される実装を示しているが、実施形態は、この構成に限定されない。例えば、いくつかの実施形態では、計算ダイ１０２は、積層メモリ１０４に隣接して配置され、したがって、並列配置で結合される。この図では、メモリダイ層は、第１メモリダイ層１０４Ａ及び第２メモリダイ層１０４Ｂである２つのメモリダイ層を含む。しかしながら、実施形態は、積層メモリ１０４内の任意の特定の数のメモリダイ層に限定されず、他の実施形態は、より多い又はより少ない数のメモリダイ層を含む。
積層メモリ１０４は、複数のメモリダイ層への並列アクセスを可能にして、様々なメモリアクセス及び／又は計算動作のために帯域幅の増加を実現する。例えば、図１の実施形態では、メモリダイ１０４Ａ及びメモリダイ１０４Ｂの両方は、同じメモリアドレスへのアクセスをアドレス指定することによって同時にアクセス可能であり、この場合、各メモリダイは、インタフェースの半分を提供する。メモリアクセス毎に、メモリダイ１０４Ａ，１０４Ｂ内の全ての単一のメモリバンクがアクセスされるわけではないことを認識されたい。むしろ、メモリアクセスは、特定のメモリバンク（又は、アクセス粒度に応じたメモリダイの他のマクロ領域）にアドレス指定される。このタイプのメモリアクセススキームの下では、メモリダイ１０４Ａ，１０４Ｂの特定のバンクが繰り返しアクセスされるアクセスパターンが生じて、不均衡な熱生成が起こる。
例えば、図２は、いくつかの実施形態による、不均衡な熱生成を伴う例示的な積層メモリ構成のブロック図である。積層メモリ２０４は、同じ構成を有する２つのメモリダイ２０４Ａ，２０４Ｂを含む。特に、各メモリダイは、メモリダイを半分に分割する第１バンク２０６及び第２バンク２０８を含む。この実施形態では、単一のビット値は、メモリダイの左側の第１バンク２０６がアクセスされるか、メモリダイの右側の第２バンク２０８がアクセスされるかを決定する。例えば、ビット値０は第１バンク２０６にアクセスし、ビット値１は第２バンク２０８にアクセスする。ビット値１の繰り返しアクセスは、メモリダイ２０４Ａ，２０４Ｂの第２バンク２０８のみへのアクセスとなる。したがって、メモリアクセス動作による熱生成は、アクセスされている局所的な領域（すなわち、メモリダイ２０４Ａ，２０４Ｂの右側）に制限され、メモリダイによって生成された熱を、積層メモリ（例えば、図１の積層メモリ１０４）を介して上方に伝えて放散させる必要があるため、不均衡な熱生成及び熱放散の問題が生じる。
次に、図３を参照すると、いくつかの実施形態による、熱均衡のためのアドレススウィズリングを使用する例示的な積層メモリ構成のブロック図が示されている。積層メモリ３０４は、２つのメモリダイ３０４Ａ，３０４Ｂを含む。各メモリダイは、メモリダイを半分に分割する第１バンク３０６及び第２バンク３０８を含む。メモリダイ３０４Ａ，３０４Ｂへの並列アクセスのためにアドレスをスウィズリングすることによって、メモリダイ３０４Ａ，３０４Ｂにおいてメモリアレイがアクセスされる物理的位置が、互いにオフセットされるように変更される。本明細書で使用される「スウィズリング」とは、異なる物理的位置にアクセスするために、メモリアドレスの個々のビットを置換、交換、又は、他の方法で異なる配置に再配置することをいう。
一実施形態では、単一のビット値は、メモリダイの左側の第１バンク３０６がアクセスされるか、又は、メモリダイの右側の第２バンク３０８がアクセスされるかを決定する。例えば、メモリアドレスの最終（最下位）ビットのビット値０は、第１バンク３０６へのアクセスをもたらし、メモリアドレスの最終ビットのビット値１は、第２バンク３０８へのアクセスをもたらす。図３に示すように、ビット値１のメモリダイ３０４Ａ，３０４Ｂへの並列アクセス中に、メモリダイ３０４Ａは、ビット値１を受信することによって第２バンク３０８にアクセスする。しかしながら、メモリダイ３０４Ｂに関するビット値は、ビット値０が受信され、メモリ３０４Ｂにおいて第１バンク３０６がアクセスされるように、スウィズリングされる。メモリダイ３０４Ａ，メモリダイ３０４Ｂの両方が同じビット値１でアドレス指定されたが、アクセスされるバンクの物理的位置は互いにオフセットされている。したがって、メモリアクセス動作による熱生成が積層メモリの右側に局所化される図２の例とは対照的に、図３の実施形態は、メモリダイ３０４Ａ，３０４Ｂの左側と右側との間の熱均衡を可能にする。
様々な実施形態は、積層メモリの様々なメモリダイ間でアドレスをスウィズリングするために、アドレス変換データ構造及びロジックを利用する。一実施形態では、ビット値をメモリダイに送信する前に、アドレススウィズリングが実行される。例えば、いくつかの実施形態では、スウィズリングは、計算ダイ（例えば、図１の計算ダイ１０２）のメモリコントローラ（図示省略）で実行される。別の実施形態では、同じビット値アドレスがメモリダイ３０４Ａ及びメモリダイ３０４Ｂの両方に送信され、各メモリダイ内の対応する位置にアクセスする前に、アドレススウィズリングがローカルに実行される。例えば、いくつかの実施形態では、メモリダイ３０４Ａ，３０４Ｂのローカルルックアップテーブル（図示省略）が、スウィズリングのために利用される。いくつかの実施形態では、ローカルルックアップテーブルを用いて、受信したビット値をビット反転するようにアドレススウィズリングを実行する。
別の実施形態では、アドレススウィズリングを実行するのではなく、交互構成のメモリダイが積層メモリにおいて利用される。例えば、図２を参照すると、同じ構成を有するのではなく、同じビット値アドレスでメモリダイ２０４Ａ，２０４Ｂをアドレス指定することによって、異なるバンクへのアクセスをもたらす。例えば、ビット値０はメモリダイ２０４Ａの第１バンク２０６にアクセスし、ビット値１はメモリダイ２０４Ａの第２バンク２０８にアクセスする。これに対し、メモリダイ２０４Ｂの構成は、受信したビット値０がメモリダイ２０４Ｂの第２バンク２０８にアクセスし、ビット値１がメモリダイ２０４Ｂの第１バンク２０６にアクセスするように反転される。
当業者であれば、図２及び図３の例が、説明を簡単にするために、（メモリダイの何れの半分にアクセスするかを決定する）単一のビット値のコンテキストにおけるスウィズリングを示しているが、他の実施形態では、本開示の範囲から逸脱することなく、様々なアクセス粒度でアドレススウィズリングが適用されることを認識するであろう。例えば、いくつかの実施形態では、スウィズリングは、本明細書で説明するキャッシュブロックの粒度ではなく、複数のメモリダイへの並列アクセス中に、異なる物理的位置でマクロページ（すなわち、通常、典型的なメモリページよりも大きい）にアクセスするように実行される。他の実施形態では、スウィズリングは、単一のアドレスが複数のメモリダイで受信される場合に、これらのメモリダイへの並列アクセス中に、異なる物理的位置の個々のキャッシュラインにアクセスするように実行される。
他の実施形態では、ビット値は、メモリダイの何れの４分の１（quadrants）がアクセスされるかを示している。例えば、図４は、いくつかの実施形態による、熱均衡のためのアドレススウィズリングを使用する別の例示的な積層メモリ構成を示すブロック図である。積層メモリ４０４は、同じ構成を有する２つのメモリダイ４０４Ａ，４０４Ｂを含む。特に、各メモリダイは、メモリダイを４つに分割する第１バンク４０６、第２バンク４０８、第３バンク４１０及び第４バンク４１２を含む。この実施形態では、２桁のビット値が、メモリダイの何れの４分の１にアクセスされるかを決定する。例えば、ビット値００は第１バンク４０６にアクセスし、ビット値０１は第２バンク４０８にアクセスし、ビット値１０は第３バンク４１０にアクセスし、ビット値１１は第４バンク４１２にアクセスする。
図４に示すように、ビット値０１によるメモリダイ４０４Ａ，４０４Ｂへの並列アクセス中に、メモリダイ４０４Ａは、ビット値０１を受信することにより、第２バンク４０８にアクセスする。しかしながら、メモリダイ４０４Ｂに関するビット値は、ビット値１０が受信され、メモリ４０４Ｂの第３バンク４１０がアクセスされるように、スウィズリングされる。メモリダイ４０４Ａ及びメモリダイ４０４Ｂの両方が同じビット値０１でアドレス指定されているが、アクセスされるバンクの物理的位置は、互いに物理的にオフセットされている。したがって、図４の実施形態は、メモリダイ４０４Ａ，４０４Ｂの左側と右側との間の熱均衡を可能にし、熱均衡のための粒度レベルの向上を提供する。
図５は、いくつかの実施形態による、積層メモリのアドレススウィズリングの方法５００のフロー図である。方法５００は、図１の処理システム１００の実施例に関して説明される。ブロック５０２において、計算ダイ１０２は、単一のメモリアドレスに基づいて、積層メモリ１０４の２つ以上のメモリダイへの並列アクセスを開始する。ブロック５０４において、単一のメモリアドレスは、２つ以上のメモリダイにアクセスする前にスウィズリングされる。上述したように、いくつかの実施形態では、メモリアドレスのスウィズリングは、ビット値をメモリダイに送信する前に、計算ダイ１０２のメモリコントローラ（図示省略）において実行される。他の実施形態では、同じビット値アドレスがメモリダイに送信され、アドレススウィズリングが、各メモリダイ内の対応する位置にアクセスする前にローカルに実行される。
ブロック５０６において、積層メモリ１０４の２つ以上のメモリダイの各々が、スウィズリングされたアドレスに基づいて、互いに異なる物理的位置でアクセスされる。上述したように、スウィズリングされたアドレスは、メモリダイの何れの部分がアクセスされるかを示す。いくつかの実施形態では、異なる物理的位置のマクロページ（すなわち、通常、典型的なメモリページよりも大きい）、異なるメモリブロック、キャッシュラインのロウ／カラム等にアクセスするように、スウィズリングが実行される。このように、単一のメモリアドレスを用いた複数のメモリダイへの並列アクセスを、各ダイ上の異なる物理的位置にアクセスするように指示することができる。メモリアクセス動作中に生成される熱の熱均衡を改善することによって、積層メモリ内の局所的なホットスポットを低減することができる。したがって、積層メモリは、例えば、熱エネルギーを放散用のヒートシンクにより効率的に伝えることができ、これにより、積層メモリを実装する処理システムの全体的な処理及び電力効率が改善される。
第１態様では、処理システムは、計算ダイと、計算ダイに積層された積層メモリと、を含み、積層メモリは、第１メモリダイと、第１メモリダイ上に積層された第２メモリダイとを、含み、単一のメモリアドレスを用いた並列アクセスは、異なる物理的位置で第１メモリダイ及び第２メモリダイにアクセスするようにスウィズリングされる。
第１態様の一実施形態では、第１メモリダイ及び第２メモリダイは、同じ回路構成を含む。特定の実施形態では、単一のメモリアドレスを用いた並列アクセスは、第１メモリダイ及び第２メモリダイの異なるメモリバンクに向けられる。別の実施形態では、処理システムは、メモリコントローラを計算ダイに含み、メモリコントローラは、積層メモリをアドレス指定する前に複数のビット値を生成するように、単一のメモリアドレスをスウィズリングする。
第１態様のさらなる実施形態では、第１メモリダイ及び第２メモリダイの両方は、単一のメモリアドレスを受信し、第２メモリダイは、単一のメモリアドレスを、ローカルルックアップテーブルに基づいてスウィズリングする。特定の実施形態では、第２メモリダイは、受信した単一のメモリアドレスを、ローカルルックアップテーブルに基づいてビット反転する。さらに別の実施形態では、積層メモリは、複数層のスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。
第２態様では、集積回路（ＩＣ）パッケージは、複数の積層メモリダイを含むダイ積層メモリデバイスを含み、単一のメモリアドレスを用いた並列アクセスは、異なる物理的位置において複数の積層メモリダイにアクセスするように、スウィズリングされる。
第２態様の一実施形態では、複数の積層メモリダイの各積層メモリダイは、同じ回路構成を含む。特定の実施形態では、単一のメモリアドレスを用いた並列アクセスは、複数の積層メモリダイの異なるメモリバンクに向けられる。別の実施形態では、ＩＣパッケージは、メモリコントローラを、ダイ積層メモリデバイスに結合された計算ダイに含み、メモリコントローラは、ダイ積層メモリデバイスをアドレス指定する前に複数のビット値を生成するように、単一のメモリアドレスをスウィズリングする。
第２態様のさらなる実施形態では、複数の積層メモリダイの各々は、ローカルルックアップテーブルを含む。特定の実施形態では、単一のメモリアドレスは、複数の積層メモリダイの各々のローカルルックアップテーブルに基づいてビット反転される。別の実施形態では、ダイ積層メモリデバイスは、複数層のスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。
第３態様では、方法は、単一のメモリアドレスを用いた並列アクセス要求を受信したことに応じて、ダイ積層メモリの第１メモリダイ及び第２メモリダイに異なる物理的位置でアクセスするように、単一のメモリアドレスをスウィズリングすることを含む。
第３態様の一実施形態では、単一のメモリアドレスをスウィズリングすることは、メモリコントローラにおいて、第１メモリダイ及び第２メモリダイをアドレス指定する前に複数のビット値を生成することを含む。さらなる実施形態では、方法は、第１メモリダイ及び第２メモリダイの両方を単一のメモリアドレスでアドレス指定することを含む。特定の実施形態では、単一のメモリアドレスをスウィズリングすることは、第２メモリダイのローカルルックアップテーブルにおいて、単一のメモリアドレスをビット反転することを含む。さらに別の実施形態では、方法は、第２メモリダイのローカルルックアップテーブルに基づいて単一のメモリアドレスをスウィズリングすることを含む。さらに別の実施形態では、並列アクセス要求は、第１メモリダイ及び第２メモリダイの異なるメモリバンクに向けられる。
いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行する処理システムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ等のソリッドステート記憶デバイス、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）、又は、他の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。
上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。
利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。
メモリの帯域幅及び遅延は、処理システムにおける性能のボトルネックになることがある。これらの性能要因は、積層メモリを使用することによって改善され得る。積層メモリは、例えば、スルーシリコンビア（ＴＳＶ）を用いて積層メモリの複数の層を相互接続することによって、帯域幅の増加を提供する。しかしながら、積層メモリに関連する熱の問題は、多くの場合、３Ｄメモリ積層体の許容可能な最大高さにおける制限要因であり、これにより、設けられたメモリチップの適切な動作に悪影響を及ぼすだけでなく、処理ユニットに利用可能なメモリ容量が制限される。例えば、集積回路内のプロセッサコアは、通常動作中に電力を消費して熱を生成するが、この熱は、隣接するメモリデバイスの性能に悪影響を及ぼす。高温になると、リフレッシュサイクルが頻繁になり、これにより消費電力が増加するので、メモリの性能が低下する。積層メモリの積層配置は、複数の熱生成ダイが互いに近接し、ヒートシンクを共有する必要があるので、放熱問題をさらに悪化させる。メモリ、特に３Ｄ積層メモリは、信頼性が高く、予測可能な動作のための温度調節が有効な温度範囲内で動作する。回路コンポーネント／メモリの高密度化を可能にするためのチップサイズの縮小及びメモリダイの積層は、プロセッサの安全で効率的な動作のための温度を維持するという課題をさらに増大させる。したがって、３Ｄ積層メモリからの放熱を改善すると、メモリの温度を低下させることによって、メモリの信頼性が改善される。

Claims (20)

  1. 処理システムであって、
    計算ダイと、
    前記計算ダイに積層された積層メモリであって、第１メモリダイと、前記第１メモリダイ上に積層された第２メモリダイと、を含み、単一のメモリアドレスを用いた並列アクセスは、異なる物理的位置で前記第１メモリダイ及び前記第２メモリダイにアクセスするようにスウィズリングされる、積層メモリと、を備える、
    処理システム。
  2. 前記第１メモリダイ及び前記第２メモリダイは、同じ回路構成を含む、
    請求項１の処理システム。
  3. 前記単一のメモリアドレスを用いた前記並列アクセスは、前記第１メモリダイ及び前記第２メモリダイの異なるメモリバンクに向けられる、
    請求項２の処理システム。
  4. メモリコントローラを前記計算ダイに含み、前記メモリコントローラは、前記積層メモリをアドレス指定する前に複数のビット値を生成するように、前記単一のメモリアドレスをスウィズリングする、
    請求項１の処理システム。
  5. 前記第１メモリダイ及び前記第２メモリダイの両方は、前記単一のメモリアドレスを受信し、前記第２メモリダイは、前記単一のメモリアドレスを、ローカルルックアップテーブルに基づいてスウィズリングする、
    請求項１の処理システム。
  6. 前記第２メモリダイは、受信した前記単一のメモリアドレスを、前記ローカルルックアップテーブルに基づいてビット反転する、
    請求項５の処理システム。
  7. 前記積層メモリは、複数層のスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む、
    請求項１の処理システム。
  8. 集積回路（ＩＣ）パッケージであって、
    複数の積層メモリダイを含むダイ積層メモリデバイスであって、単一のメモリアドレスを用いた並列アクセスは、異なる物理的位置において前記複数の積層メモリダイにアクセスするようにスウィズリングされる、ダイ積層メモリデバイスを備える、
    ＩＣパッケージ。
  9. 前記複数の積層メモリダイの各積層メモリダイは、同じ回路構成を含む、
    請求項８のＩＣパッケージ。
  10. 前記単一のメモリアドレスを用いた並列アクセスは、前記複数の積層メモリダイの異なるメモリバンクに向けられる、
    請求項９のＩＣパッケージ。
  11. メモリコントローラを、前記ダイ積層メモリデバイスに結合された計算ダイに含み、前記メモリコントローラは、前記ダイ積層メモリデバイスをアドレス指定する前に複数のビット値を生成するように、前記単一のメモリアドレスをスウィズリングする、
    請求項８のＩＣパッケージ。
  12. 前記複数の積層メモリダイの各々は、ローカルルックアップテーブルを含む、
    請求項８のＩＣパッケージ。
  13. 前記単一のメモリアドレスは、前記複数の積層メモリダイの各々の前記ローカルルックアップテーブルに基づいてビット反転される、
    請求項１２のＩＣパッケージ。
  14. 前記ダイ積層メモリデバイスは、複数層のスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む、
    請求項８のＩＣパッケージ。
  15. 単一のメモリアドレスを用いた並列アクセス要求を受信したことに応じて、ダイ積層メモリの第１メモリダイ及び第２メモリダイに異なる物理的位置でアクセスするように、前記単一のメモリアドレスをスウィズリングすることを含む、
    方法。
  16. 前記単一のメモリアドレスをスウィズリングすることは、
    メモリコントローラにおいて、前記第１メモリダイ及び前記第２メモリダイをアドレス指定する前に複数のビット値を生成することを含む、
    請求項１５の方法。
  17. 前記第１メモリダイ及び前記第２メモリダイの両方を前記単一のメモリアドレスでアドレス指定することを含む、
    請求項１５の方法。
  18. 前記単一のメモリアドレスをスウィズリングすることは、
    前記第２メモリダイのローカルルックアップテーブルにおいて、前記単一のメモリアドレスをビット反転することを含む、
    請求項１７の方法。
  19. 前記第２メモリダイのローカルルックアップテーブルに基づいて前記単一のメモリアドレスをスウィズリングすることを含む、
    請求項１５の方法。
  20. 前記並列アクセス要求は、前記第１メモリダイ及び前記第２メモリダイの異なるメモリバンクに向けられる、
    請求項１５の方法。
JP2020522320A 2017-10-26 2018-09-18 ３ｄ積層メモリにおけるスウィズリング Active JP6980912B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/794,457 2017-10-26
US15/794,457 US10303398B2 (en) 2017-10-26 2017-10-26 Swizzling in 3D stacked memory
PCT/US2018/051592 WO2019083642A1 (en) 2017-10-26 2018-09-18 TILTING IN A STACKED 3D MEMORY

Publications (3)

Publication Number Publication Date
JP2021501435A true JP2021501435A (ja) 2021-01-14
JP2021501435A5 JP2021501435A5 (ja) 2021-10-28
JP6980912B2 JP6980912B2 (ja) 2021-12-15

Family

ID=66243845

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020522320A Active JP6980912B2 (ja) 2017-10-26 2018-09-18 ３ｄ積層メモリにおけるスウィズリング

Country Status (6)

Country Link
US (1) US10303398B2 (ja)
EP (1) EP3701379A4 (ja)
JP (1) JP6980912B2 (ja)
KR (1) KR102407783B1 (ja)
CN (1) CN111279322B (ja)
WO (1) WO2019083642A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) * 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
EP3675125A1 (en) * 2018-12-27 2020-07-01 Secure-IC SAS Device and method for protecting a memory
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009017070A1 (ja) * 2007-07-27 2009-02-05 Nikon Corporation 積層型半導体装置
JP2012119022A (ja) * 2010-11-30 2012-06-21 Elpida Memory Inc 半導体装置
US20130336039A1 (en) * 2012-06-05 2013-12-19 Rambus Inc. Memory bandwidth aggregation using simultaneous access of stacked semiconductor memory die
JP2014044527A (ja) * 2012-08-24 2014-03-13 Canon Inc 情報処理装置及びその制御方法、並びに、そのプログラムと記憶媒体

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823843B2 (ja) * 1991-10-11 1996-03-06 インターナショナル・ビジネス・マシーンズ・コーポレイション メモリ・コントローラ、及びデータ処理システム
US5924111A (en) * 1995-10-17 1999-07-13 Huang; Chu-Kai Method and system for interleaving data in multiple memory bank partitions
US7272703B2 (en) 1997-08-01 2007-09-18 Micron Technology, Inc. Program controlled embedded-DRAM-DSP architecture and methods
US7898551B2 (en) * 2006-06-20 2011-03-01 Via Technologies, Inc. Systems and methods for performing a bank swizzle operation to reduce bank collisions
JP4245180B2 (ja) * 2006-10-30 2009-03-25 エルピーダメモリ株式会社 積層メモリ
US20080120514A1 (en) * 2006-11-10 2008-05-22 Yehea Ismail Thermal management of on-chip caches through power density minimization
KR101639574B1 (ko) * 2009-12-30 2016-07-14 삼성전자주식회사 적응적 뱅크 어드레스를 제공하는 디스플레이 시스템 및 그것의 어드레스 맵핑 방법
KR101796116B1 (ko) * 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US9111588B2 (en) * 2010-12-14 2015-08-18 Rambus Inc. Multi-die DRAM banks arrangement and wiring
US8402248B2 (en) * 2010-12-31 2013-03-19 Telefonaktiebolaget L M Ericsson (Publ) Explicitly regioned memory organization in a network element
KR102133573B1 (ko) * 2013-02-26 2020-07-21 삼성전자주식회사 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템
US10289604B2 (en) * 2014-08-07 2019-05-14 Wisconsin Alumni Research Foundation Memory processing core architecture
JP2017123208A (ja) * 2016-01-06 2017-07-13 ルネサスエレクトロニクス株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009017070A1 (ja) * 2007-07-27 2009-02-05 Nikon Corporation 積層型半導体装置
JP2012119022A (ja) * 2010-11-30 2012-06-21 Elpida Memory Inc 半導体装置
US20130336039A1 (en) * 2012-06-05 2013-12-19 Rambus Inc. Memory bandwidth aggregation using simultaneous access of stacked semiconductor memory die
JP2014044527A (ja) * 2012-08-24 2014-03-13 Canon Inc 情報処理装置及びその制御方法、並びに、そのプログラムと記憶媒体

Also Published As

Publication number Publication date
US20190129651A1 (en) 2019-05-02
CN111279322A (zh) 2020-06-12
KR20200063237A (ko) 2020-06-04
WO2019083642A1 (en) 2019-05-02
KR102407783B1 (ko) 2022-06-10
JP6980912B2 (ja) 2021-12-15
CN111279322B (zh) 2021-09-24
US10303398B2 (en) 2019-05-28
EP3701379A4 (en) 2021-08-11
EP3701379A1 (en) 2020-09-02

Similar Documents

Publication Publication Date Title
JP6980912B2 (ja) ３ｄ積層メモリにおけるスウィズリング
KR102541302B1 (ko) 플래쉬 집적 고 대역폭 메모리 장치
US11769534B2 (en) Flexible memory system with a controller and a stack of memory
US9767028B2 (en) In-memory interconnect protocol configuration registers
JP6373559B2 (ja) メモリ装置及びメモリ装置の動作方法
TWI703440B (zh) 記憶體系統、其處理系統以及操作記憶體堆疊的方法
US20140126274A1 (en) Memory circuit and method of operating the memory circui
US20180115496A1 (en) Mechanisms to improve data locality for distributed gpus
US10762012B2 (en) Memory system for sharing a plurality of memories through a shared channel
JP7164951B2 (ja) 揮発性メモリキャッシュのデータを代替する方法及びそのためのキャッシュ管理部
KR102605205B1 (ko) 메모리 장치 및 프로세싱 시스템
JP2018152112A (ja) メモリ装置及びメモリ装置の動作方法
US8788748B2 (en) Implementing memory interface with configurable bandwidth
JP2021099891A (ja) ワイドプリフェッチを行う高帯域幅ｄｒａｍメモリ
TWI766497B (zh) 資料存取方法及系統
US20230315334A1 (en) Providing fine grain access to package memory
Raghavan Five emerging DRAM interfaces you should know for your next design
TW201517049A (zh) 儲存裝置及其記憶體控制方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210916

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210916

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20210916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211019

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211117

R150 Certificate of patent or registration of utility model

Ref document number: 6980912

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150