JP2021501435A5 - - Google Patents

Claims (20)

1. 処理システムであって、
   計算ダイと、
   前記計算ダイに積層された積層メモリであって、第１メモリダイと、前記第１メモリダイ上に積層された第２メモリダイと、を含み、単一のメモリアドレスを用いた並列アクセスは、前記第２メモリダイの第２部分へのアクセスと並列に前記第１メモリダイの第１部分にアクセスするようにスウィズリングされ、前記第２部分は、同じメモリダイ上の前記第１部分からオフセットされている、積層メモリと、を備える、
   処理システム。
2. 前記第１メモリダイ及び前記第２メモリダイは、同じ回路構成を含む、
   請求項１の処理システム。
3. 前記単一のメモリアドレスを用いた前記並列アクセスは、前記第１メモリダイ及び前記第２メモリダイの異なるメモリバンクに向けられる、
   請求項２の処理システム。
4. メモリコントローラを前記計算ダイに含み、前記メモリコントローラは、前記積層メモリをアドレス指定する前に複数のビット値を生成するように、前記単一のメモリアドレスをスウィズリングする、
   請求項１の処理システム。
5. 前記第１メモリダイ及び前記第２メモリダイの両方は、前記単一のメモリアドレスを受信し、前記第２メモリダイは、前記単一のメモリアドレスを、ローカルルックアップテーブルに基づいてスウィズリングする、
   請求項１の処理システム。
6. 前記第２メモリダイは、受信した前記単一のメモリアドレスを、前記ローカルルックアップテーブルに基づいてビット反転する、
   請求項５の処理システム。
7. 前記積層メモリは、複数層のスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む、
   請求項１の処理システム。
8. 集積回路（ＩＣ）パッケージであって、
   複数の積層メモリダイを含むダイ積層メモリデバイスであって、単一のメモリアドレスを用いた並列アクセスは、異なる物理的位置において前記複数の積層メモリダイにアクセスするようにスウィズリングされ、前記異なる物理的位置は、同じメモリダイ上で互いにオフセットされている、ダイ積層メモリデバイスを備える、
   ＩＣパッケージ。
9. 前記複数の積層メモリダイの各積層メモリダイは、同じ回路構成を含む、
   請求項８のＩＣパッケージ。
10. 前記単一のメモリアドレスを用いた並列アクセスは、前記複数の積層メモリダイの異なるメモリバンクに向けられる、
    請求項９のＩＣパッケージ。
11. メモリコントローラを、前記ダイ積層メモリデバイスに結合された計算ダイに含み、前記メモリコントローラは、前記ダイ積層メモリデバイスをアドレス指定する前に複数のビット値を生成するように、前記単一のメモリアドレスをスウィズリングする、
    請求項８のＩＣパッケージ。
12. 前記複数の積層メモリダイの各々は、ローカルルックアップテーブルを含む、
    請求項８のＩＣパッケージ。
13. 前記単一のメモリアドレスは、前記複数の積層メモリダイの各々の前記ローカルルックアップテーブルに基づいてビット反転される、
    請求項１２のＩＣパッケージ。
14. 前記ダイ積層メモリデバイスは、複数層のスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む、
    請求項８のＩＣパッケージ。
15. 単一のメモリアドレスを用いた並列アクセス要求を受信したことに応じて、ダイ積層メモリの第２メモリダイの第２部分へのアクセスと並列に第１メモリダイの第１部分にアクセスするように、前記単一のメモリアドレスをスウィズリングすることであって、前記第２部分は、同じメモリダイ上の前記第１部分からオフセットされている、ことを含む、
    方法。
16. 前記単一のメモリアドレスをスウィズリングすることは、
    メモリコントローラにおいて、前記第１メモリダイ及び前記第２メモリダイをアドレス指定する前に複数のビット値を生成することを含む、
    請求項１５の方法。
17. 前記第１メモリダイ及び前記第２メモリダイの両方を前記単一のメモリアドレスでアドレス指定することを含む、
    請求項１５の方法。
18. 前記単一のメモリアドレスをスウィズリングすることは、
    前記第２メモリダイのローカルルックアップテーブルにおいて、前記単一のメモリアドレスをビット反転することを含む、
    請求項１７の方法。
19. 前記第２メモリダイのローカルルックアップテーブルに基づいて前記単一のメモリアドレスをスウィズリングすることを含む、
    請求項１５の方法。
20. 前記並列アクセス要求は、前記第１メモリダイ及び前記第２メモリダイの異なるメモリバンクに向けられる、
    請求項１５の方法。