TW201517049A

TW201517049A - 儲存裝置及其記憶體控制方法

Info

Publication number: TW201517049A
Application number: TW102139456A
Authority: TW
Inventors: bing-hua Chen
Original assignee: Innostor Technology Corp
Priority date: 2013-10-31
Filing date: 2013-10-31
Publication date: 2015-05-01

Abstract

本發明是關於一種儲存裝置及其記憶體控制方法，主要係由一控制器、一個以上的第一記憶體和一個以上的第二記憶體組成一儲存裝置；該控制器具有晶片致能接腳、輸入輸出接腳，其晶片致能接腳共同地與第一、第二記憶體的致能埠連接，其輸入輸出接腳則共同與第一、第二記憶體的輸入輸出埠連接；該控制器存取第一、第二記憶體時，係先產生一致能指令使第一、第二記憶體同時致能，再產生一差異化存取指令，對已同時致能的第一記憶體或第二記憶體進行存取；利用上述技術，可在控制器接腳數不變的前提下，增加連接的記憶體而擴充儲存空間。

Description

儲存裝置及其記憶體控制方法

本發明係關於一種儲存裝置及其記憶體控制方法，尤指一種可不增加儲存裝置中所設控制器的接腳數量而擴充記憶體容量的相關技術。

以快閃記憶體提供儲存空間的可攜式儲存裝置，其基本架構係如圖3所示，其包括一控制器80和一個以上的快閃記憶體81~84；其中，該控制器80具有一個以上的晶片致能(Chip Enable)接腳CE_A~CE_D和多組輸入輸出接腳I/O_A~I/O_D，該快閃記憶體81~84分別具有一致能埠CE_1和多數的輸入輸出接腳I/O_1，其致能埠CE_1是對應連接至控制器80的晶片致能接腳CE_A~CE_D，其輸入輸出埠I/O_1則對應連接至控制器80的輸入輸出接腳I/O_A~I/O_D。

當控制器80對快閃記憶體81~84進行存取時，是先由晶片致能接腳CE_A~CE_D致能欲存取的快閃記憶體81~84，再由其輸入輸出接腳I/O_A~I/O_D對相應的快閃記憶體81~84進行存取，例如：當控制器80欲存取快閃記憶體81時，即先由其致能接腳CE_A改變快閃記憶體81的致能埠CE_1狀態，接著由對應的輸入輸出接腳I/O_A對該快閃記憶體81存取資料。由於控制器80只致能快閃記憶體81，其他快閃記憶體82~84未被致能，故無存取動作。

由上述可攜式儲存裝置的基本架構可以看出，控制器80可以連接快閃記憶體81~84的數量，與其晶片致能接腳CE_A~CE_D和輸入輸出接腳I/O_A~I/O_D的數量有直接關聯，控制器80有多少晶片致能接腳CE_A~CE_D就能控制多少快閃記憶體的存取動作。

換言之，控制器80的接腳狀況基本上已決定了可連接快閃記憶體的數量，從而決定了可攜式儲存裝置的記憶體空間。除非採用菊鏈(Daisy chain)序列連接記憶體，否則並不存在控制器80接腳數量已固定而進一步擴充記憶體空間的可能性。然而採用菊鏈必須增加匯流排控制IC，而有增加實施成本問題，故此一作法顯然不可行。

因而如何在控制器接腳固定且不採用菊鏈的前提下可進一步擴充儲存裝置的記憶體容量，即有待進一步檢討，並謀求可行的解決方案。

因此本發明主要目的在提供一種儲存裝置及其記憶體控制方法，其可在儲存裝置的控制器接腳不變的情況下進一步擴充記憶體容量，以滿足客戶擴充儲存空間的需求。

為達成前述目的採取的一主要技術手段係令前述儲存裝置包括：一控制器，具有多數晶片致能接腳和多數輸入輸出接腳；一個以上的第一記憶體，第一記憶體具有一致能埠和多個輸入輸出埠，且分別與控制器的晶片致能接腳、輸入輸出接腳連接；一個以上的第二記憶體，第二記憶體具有一致能埠和多個輸入輸出埠，且與第一記憶體的致能埠、輸入輸出埠共接地分別與控制器的晶片致能接腳、輸入輸出接腳連接；其中該控制器將使共接的第一、第二記憶體同時致能，而對同時致能的第一記憶體或第二記憶體進行存取。

為達成前述目的採取的又一主要技術手段係令前述儲存裝置的記憶體控制方法包括：提供一個以上的第一記憶體和一個以上的第二記憶體；產生一致能指令，使一第一記憶體和一第二記憶體被同時致能；產生一差異化存取指令，對同時致能的第一記憶體或第二記憶體進行存取。

根據上述技術，本發明讓第一、第二記憶體的致能埠、輸入輸出埠共同連接至控制器的晶片致能接腳、輸入輸出接腳，而在存取記憶體時，係先同時致能第一、第二記憶體，再送出一差異化存取指令給同時致能的第一、第二記憶體，以便只對第一記憶體或第二記憶體進行存取；在前述架構下，意味著以共接方式與控制器既有接腳連接的第一、第二記憶體可以分別被存取，亦即該控制器連接的記憶體數量可以增加一倍，而有效且大幅的擴充了儲存裝置的記憶體空間。

10A~10D‧‧‧第一記憶體

20A~20D‧‧‧第二記憶體

30‧‧‧控制器

80‧‧‧控制器

81~84‧‧‧快閃記憶體

圖1係本發明儲存裝置一較佳實施例的電路方塊圖。

圖2係本發明控制方法一較佳實施例的流程圖。

圖3係已知可攜式儲存裝置的電路方塊圖。

關於本發明儲存裝置的一較佳實施例，請參閱圖1所示，其包括一控制器30、一個以上的第一記憶體10A~10D和一個以上的第二記憶體20A~20D；其中：該控制器30具有多數晶片致能接腳CE_A~CE_D和多數組輸入輸出接腳I/O_A~I/O_D；在本實施例中，該第一記憶體10A~10D、第二記憶體20A~20D各有四個。必須說明的是：前述第一記憶體10A~10D、第二記憶體20A~20D的數量僅為方便說明與理解，並非用以限制該第一記憶體10A~10D、第二記憶體20A~20D的具體數量；且第一記憶體10A~10D的數量也未必與第二記憶體20A~20D的數量相同。本實施例中，該第一記憶體10A~10D、第二記憶體20A~20D均由快閃記憶體所構成。

前列第一記憶體10A~10D分別具有一致能埠CE_1和一組輸入輸出埠I/O_1，其致能埠CE_1分別連接至控制器30的各個晶片致能接腳CE_A~CE_D，其輸入輸出埠I/O_1則分別與控制器30的各組輸入輸出接腳I/O_A~I/O_D連接；又前列的第二記憶體20A~20D分別具有一致能埠CE_2和一組輸入輸出埠I/O_2，其致能埠CE_2分別連接至控制器30的各個晶片致能接腳CE_A~CE_D，其輸入輸出埠I/O_2則分別與控制器30的各組輸入輸出接腳I/O_A~I/O_D連接；亦即，第二記憶體20A~20D的致能埠CE_2和第一記憶體10A~10D的致能埠CE_1是共同的連接到控制器30的各個晶片致能接腳CE_A~CE_D，第一、第二記憶體10A~10D、20A~20D的輸入輸出埠I/O_2則共同連接至控制器30的各組輸入輸出接腳I/O_A~I/O_D。

再者，前述控制器30、第一記憶體10A~10D和第二記憶體20A~20D係設於一基板上(圖中未示)，該基板可以是一印刷電路板，其上設有多個致能線路、多個存取線路，其中各致能線路的一端是和控制器30的晶片致能接腳CE_A~CE_D連接，另端共同地和第一、第二記憶體10A~10D、20A~20D的致能埠CE_1、CE_2連接；各存取線路的一端是和控制器30的輸入輸出接腳I/O_A~I/O_D連接，另端則共同地和第一、第二記憶體10、20的各組輸入輸出埠I/O_1~I/O_2連接。

除上述實施態樣外，各致能線路分別包括一第一致能線路和一第二致能線路；各存取線路包括一第一存取線路和一第二存取線路，其中，各致能線路的第一致能線路的一端分別連接控制器30的各晶片致能接腳CE_A~CE_D，另端分別連接第一記憶體10A~10D的致能埠CE_1；各第二致能線路一端共同地連接至控制器30的各晶片致能接腳CE_A~CE_D，另端與第二記憶體20A~20D 的致能埠CE_2連接；各存取線路的第一存取線路是以一端連接控制器30的各組輸入輸出接腳I/O_A~I/O_D，其另端則分別連接第一記憶體10A~10D的輸入輸出埠/IO_1；各第二存取線路的一端與第一存取線路共同地連接至控制器30的各組輸入輸出接腳I/O_A~I/O_D，另端與各第二記憶體20A~20D的輸入輸出埠I/O_1連接。

由上述可知，本發明係令第一、第二記憶體10A~10D、20A~20D的致能埠CE_1、CE_2、輸入輸出埠I/O_1、I/O_2共接地分別與控制器30的晶片致能接腳CE_A~CE_D、輸入輸出接腳I/O_A~I/O_D連接；意即，當其中一個第一記憶體10A被致能，另一個共接的第二記憶體20A也同時會被致能。在此狀況下，係由控制器30產生一差異化存取指令同時送給第一、第二記憶體10A、20A，但只對第一記憶體10A或第二記憶體20A存取。

所稱的差異化存取指令為一第一記憶體存取指令或一內容不同於第一記憶體存取指令的第二記憶體存取指令。意即第一記憶體存取指令係用以存取第一記憶體10A，第二記憶體存取指令則用以存取第二記憶體20A，因此，當控制器30同時對第一、第二記憶體10A、20A送出第一記憶體存取指令，第一記憶體10A會被存取，但第二記憶體20A不能識別第一記憶體存取指令，則不會被存取。同理，當控制器30同時對第一、第二記憶體10A、20A送出第二記憶體存取指令時，第二記憶體20A會被存取，但第一記憶體20A不能識別第二記憶體存取指令，所以不會被存取。

而前述第一記憶體存取指令和第二記憶體存取指令的內容若互為鏡射，例如讀(READ)指令為00 30時，令寫(Program)指令為00 03，如此亦可達到只存取同時致能的第一記憶體或第二記憶體之目的。

根據上述內容可知，本發明亦提供一種儲存裝置的記憶體控制方法，如圖2所示，其包括以下步驟：提供一個以上的第一記憶體和一個以上的第二記憶體(S01)；產生一致能指令，使一第一記憶體和一第二記憶體被同時致能(S02)；產生一差異化存取指令，對同時致能的第一記憶體或第二記憶體進行存取(S03)。

關於差異化存取指令的內容已如先前實施例所述，容不進一步贅述。

由上述可知，本發明主要係以共接方式使一個以上的第二記憶體與一個以上的第一記憶體共同與控制器連接，而在存取記憶體時，第一、第二記憶體將被同時致能，當控制器送出差異化存取指令給同時致能的第一、第二記憶體，則只有第一記憶體或第二記憶體會被存取；在此狀況下，控制器以原有的接腳即可連接一倍數量的記憶體，且可分別被存取，而有效的達成擴充儲存裝置記憶體空間的目的。

Claims

一種儲存裝置，包括：一控制器，具有多數晶片致能接腳和多數輸入輸出接腳；一個以上的第一記憶體，第一記憶體具有一致能埠和多個輸入輸出埠，且分別與控制器的晶片致能接腳、輸入輸出接腳連接；一個以上的第二記憶體，第二記憶體具有一致能埠和多個輸入輸出埠，且與第一記憶體的致能埠、輸入輸出埠共接地分別與控制器的晶片致能接腳、輸入輸出接腳連接；其中該控制器將使共接的第一、第二記憶體同時致能，而只對已致能的第一記憶體或第二記憶體進行存取。
如請求項1所述之儲存裝置，該控制器係產生一差異化存取指令而只對已致能的第一記憶體或第二記憶體進行存取。
如請求項2所述之儲存裝置，該差異化存取指令為一第一記憶體存取指令或一內容不同於第一記憶體存取指令的第二記憶體存取指令。
如請求項3所述之儲存裝置，該第一記憶體存取指令和第二記憶體存取指令的內容互為鏡射。
如請求項4所述之儲存裝置，該第一記憶體、第二記憶體為快閃記憶體。
如請求項1至5中任一項所述之儲存裝置，包括一基板，該基板上設有一個以上的致能線路、一個以上的存取線路，致能線路的一端和控制器的晶片致能接腳連接，另端共同地和第一、第二記憶體的致能埠連接；存取線路的一端和控制器的輸入輸出接腳連接，另端共同地和第一、第二記憶體的輸入輸出埠連接。
如請求項6所述之儲存裝置，該致能線路包括一第一致能線路和一第二致能線路，第一致能線路一端連接控制器的晶片致能接腳，另端連接第一記憶體的致能埠；第二致能線路一端與第一致能線路共接地連接至控制器的晶片致能接腳，另端與第二記憶體的致能埠連接；該存取線路包括一第一存取線路和一第二存取線路，第一存取線路一端連接控制器的輸入輸出接腳，另端連接第一記憶體的輸入輸出埠；第二存取線路一端與第一存取線路共接地連接至控制器的輸入輸出接腳，另端與第二記憶體的輸入輸出埠連接。
一種儲存裝置的記憶體控制方法，包括：提供一個以上的第一記憶體和一個以上的第二記憶體；產生一致能指令，使一第一記憶體和一第二記憶體被同時致能；產生一差異化存取指令，對同時致能的第一記憶體或第二記憶體進行存取。
如請求項8所述儲存裝置的記憶體控制方法，該差異化存取指令為一第一記憶體存取指令或一第二記憶體存取指令，該第一記憶體存取指令不同於第二記憶體存取指令。
如請求項9所述儲存裝置的記憶體控制方法，第一記憶體存取指令和第二記憶體存取指令的內容互為鏡射。