JP2021197519A - 積層型半導体装置及びこれに用いる搭載部品、基体及びバンプ接続体 - Google Patents

Abstract

【課題】搭載される搭載素子のリペアの処理が容易、且つ多数回のリペア処理が可能で製造時間が短縮され、資源の浪費を防ぐことが可能な積層型半導体装置を提供する。【解決手段】基板搭載面この基板搭載面に対向する基体裏面を有した主基板８１と、搭載素子側回路及び基板搭載面に対峙した接続面を有する搭載素子Ｘijと、基板搭載面に設けられ基板搭載面に垂直な壁状の基体側曲面を有した親バンプ１１と、接続面に設けられ接続面に垂直な壁状のリペア側曲面を有したリペアバンプ（２１，２２，２３）であって、接続面の法線方向から見た平面パターンにおける基体側曲面とリペア側曲面の交点において親バンプと互いに食い込み合うリペアバンプを備える。基体側曲面とリペア側曲面の交点において、親バンプとリペアバンプのいずれか一方に残余の部分よりも硬度の高い導電体が含まれている。【選択図】図３

Description

本発明は、積層型半導体装置及びこれに用いる搭載部品、基体及びバンプ接続体に係り、特に大口径の主基板とこの主基板に搭載される搭載チップとの積層構造を有する積層型半導体装置のリペア技術に関する。

特許文献１は、画素電極を含むアクティブマトリクス基板と、各画素電極に接続する導電性バンプによりアクティブマトリクス基板に貼り合わせられた対向基板とを有する放射線二次元検出器を開示する。このようなフリップチップボンディングでは、画素電極のピッチが微細になると均一なバンプにより接続を行うことが困難になる問題があった。これに対して、特許文献２は、搭載チップとなる信号読出チップの各画素電極と対向基板との間を接続する筒状電極により、接続を確実に行うことができる固体検出器を開示する。

しかしながら、大口径の主基板に小口径の搭載チップを複数枚搭載する積層型半導体装置では、微細な搭載チップ側回路が集積化された搭載チップに不良があると、積層型半導体装置が動作しなくなる問題があった。イメージセンサ等に用いる大口径の主基板では、検出素子を画素として配置した主基板は緩いデザインルールで作ることができ、搭載チップ側回路的にもシンプルであるので製造が容易で、不良の発生する確率が低い。又、主基板の主基板回路や接続配線等に不良があってもランダムで、主基板の出力にはほとんど見えてこない。

一方、大口径の主基板に搭載される搭載チップは集積度が高く、主基板より遙かに細かなデザインルールで製造されるので、不良の発生の確率が高い。しかし、バンプ等による接続で主基板に搭載チップを搭載して試験することによって、はじめて搭載チップに集積化された搭載チップ側回路の良否が分かる。このため、搭載チップで不良率が高い場合やブロック不良がある場合、積層型半導体装置の全体の不良になり、製造効率が悪く、主基板や主基板に搭載された正常動作している搭載チップが無駄に浪費されてしまう。

斯かる事情を鑑みると、不良な搭載チップのみを主基板から剥がして、不良な搭載チップのみを別の正常動作する搭載チップに交換することが望まれる。しかしながら、現在の技術レベルにおいて、不良がある場合に簡単に特定の搭載チップのみを剥がして別の搭載チップが簡単に接続できるバンプ等は知られていない。

国際公開第２０１４／００６８１２号 国際公開第２０１７／０８１７９８号

本発明は、上記問題点を鑑み、主基板に搭載される搭載素子のリペアの処理が容易、且つ多数回のリペア処理が可能で製造時間が短縮され、資源の浪費を防ぐことが可能な積層型半導体装置及びこれに用いる搭載部品、基体及びバンプ接続体を提供することを目的とする。

上記目的を達成するために、本発明の第１の態様は、（ａ）基板搭載面、この基板搭載面に対向する基体裏面を有し、主基板回路を設けた主基板と、(b)搭載素子側回路及び基板搭載面に対峙した接続面を有する搭載素子と、(c)基板搭載面に設けられ、基板搭載面に垂直な壁状の基体側曲面を有し、主基板回路に電気的に接続された親バンプと、(d)接続面に設けられ、接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されたリペアバンプであって、接続面の法線方向から見た平面パターンにおける基体側曲面とリペア側曲面の交点において、親バンプと互いに食い込み合うリペアバンプを備える積層型半導体装置であることを要旨とする。本発明の第１の態様に係る積層型半導体装置の互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれていることを特徴とする。

本発明の第２の態様は、基板搭載面、この基板搭載面に対向する基体裏面を有し、主基板回路を設けた主基板と、基板搭載面に設けられ、基板搭載面に垂直な壁状の基体側曲面を有し、主基板回路に電気的に接続された親バンプとを有する基体に搭載される搭載部品に関する。本発明の第２の態様に係る搭載部品は、搭載素子側回路及び基板搭載面に対峙した接続面を有する搭載素子と、接続面に設けられた接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されたリペアバンプであって、接続面に垂直方向から見た平面パターンにおける基体側曲面とリペア側曲面の交点において、親バンプと互いに食い込み合うリペアバンプを備える。本発明の第２の態様に係る搭載部品において、基体側曲面とリペア側曲面の交点において、リペアバンプに親バンプよりも硬度の高い導電体が含まれていることを特徴とする。

本発明の第３の態様は、接続面及び搭載素子側回路を有する搭載素子と、接続面に設けられ、接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されたリペアバンプとを有する搭載部品を搭載する基体に関する。本発明の第３の態様に係る基体は、接続面に対向して搭載部品を搭載する基板搭載面、この基板搭載面に対向する基体裏面を有し、主基板回路を設けた主基板と、基板搭載面に設けられ、基板搭載面に垂直な壁状の基体側曲面を有し、主基板回路に電気的に接続された親バンプであって、基板搭載面の法線方向から見た平面パターンにおける基体側曲面とリペア側曲面の交点において、リペアバンプと互いに食い込み合う親バンプを備える。本発明の第３の態様に係る基体において、基体側曲面とリペア側曲面の交点において、親バンプにリペアバンプよりも硬度の高い導電体が含まれていることを特徴とする。

本発明の第４の態様は、基板搭載面、この基板搭載面に対向する基体裏面を有し主基板回路を設けた主基板と、接続面及び搭載素子側回路を有する搭載素子とを互いに結合し、主基板回路と搭載素子側回路を電気的に接続するバンプ接続体に関する。本発明の第４の態様に係るバンプ接続体は、基板搭載面に設けられ、基板搭載面に垂直な壁状の基体側曲面を有し、主基板回路に電気的に接続された親バンプと、接続面に設けられ、接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されたリペアバンプであって、接続面の法線方向から見た平面パターンにおける基体側曲面とリペア側曲面の交点において、親バンプと互いに食い込み合うリペアバンプを備える。本発明の第４の態様に係るバンプ接続体において、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれていることを特徴とする。

本発明によれば、主基板に搭載される搭載素子のリペアの処理が容易、且つ多数回のリペア処理が可能で製造時間が短縮され、資源の浪費を防ぐことが可能な積層型半導体装置及びこれに用いる搭載部品、基体及びバンプ接続体を提供することができる。

本発明の第１実施形態に係る積層型半導体装置（固体撮像装置）を説明する平面図である。 図１のII−II方向から見た断面図である。 図３（ａ）は、第１実施形態に係る積層型半導体装置のバンプ接続体の仮接続前の状態、図３（ｂ）は、図３（ａ）に対応する図で、第１実施形態に係る積層型半導体装置のバンプ接続体の仮接続の状態を説明する特定の方向から見た模式的な一部断面図である。 図３に示した断面図の切断面の位置と方向を説明する平面図である。 図５（ａ）は、第１実施形態に係る積層型半導体装置の親バンプに形成されるナイフ・エッジ状の切れ込みを説明する模式的平面図で、図５（ｂ）は対応する模式的側面図である。 本発明の第１実施形態に係る積層型半導体装置の親バンプとリペアバンプの間の４つの交点を説明する平面図である。 図７（ｂ）は、図６のVIIB−VIIB方向からみた第１実施形態に係る積層型半導体装置のバンプ接続体の断面図で、図７（ａ）は図７（ｂ）に示すバンプ接続体の構造に至る前のリペアバンプと親バンプが分離した状態を説明する模式的断面図である。 本発明の第１実施形態の第１変形例に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 本発明の第１実施形態の第２変形例に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 本発明の第２実施形態に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 本発明の第２実施形態の第１変形例に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 本発明の第２実施形態の第２変形例に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 本発明の第３実施形態に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 本発明の第３実施形態の第１変形例に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 本発明の第３実施形態の第２変形例に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 本発明の第４実施形態に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 本発明の第４実施形態の第１変形例に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 本発明の第４実施形態の第２変形例に係る積層型半導体装置のリペアバンプと親バンプの関係を説明する模式的な鳥瞰図である。 図１９（ａ）は、その他の実施形態に係る積層型半導体装置のバンプ接続体の仮接続前の状態、図１９（ｂ）は、図１９（ａ）に示したその他の実施形態に係る積層型半導体装置のバンプ接続体の仮接続の状態を説明する特定の方向から見た模式的な一部断面図である。 図２０（ａ）は、更に他の実施形態に係る積層型半導体装置のバンプ接続体の仮接続前の状態、図２０（ｂ）は、図２０（ａ）に示した更に他の実施形態に係る積層型半導体装置のバンプ接続体の仮接続の状態を説明する特定の方向から見た模式的な一部断面図である。 更に他の実施形態に係る積層型半導体装置のバンプ接続体の仮接続の状態を説明する特定の方向から見た模式的な一部断面図である。 更に他の実施形態に係る積層型半導体装置のバンプ接続体の仮接続前の状態を説明する特定の方向から見た模式的な一部断面図である。

以下、図面を参照して、本発明の第１〜第４実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。又、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。又、以下に示す第１〜第４実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

又、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

（第１実施形態）
本発明の第１実施形態に係る積層型半導体装置は、図１及び図２に示すように、大口径の主基板８１と、主基板８１の一方の主面である基板搭載面（第１主面）に複数の矩形の搭載素子Ｘ_ij（ｉ＝１〜ｎ：ｊ＝１〜ｍ：ｎ，ｍは１以上の正の整数）を搭載した積層構造をなしている。即ち、第１実施形態に係る積層型半導体装置は、ｎ＝ｍ＝１の１チップ（搭載素子）の積層構造でもよい。主基板８１は基板搭載面と基体裏面（第２主面）が平行に対向した並行平板構造をなしている。積層型半導体装置が固体撮像装置であれば、主基板８１の基板搭載面に対向する基体裏面（第２主面）が、図２に示すように電磁波Φ_xが入射する入力面を構成する。一方、積層型半導体装置が、マイクロＬＥＤディスプレイのような固体表示装置であれば、主基板８１である駆動パネル上に、数十万〜数百万個のＬＥＤチップが搭載素子Ｘ_ijとしてマトリクス状に搭載され、積層構造を構成する。主基板８１の基板搭載面（第１主面）には、マクロ格子（第１格子）に沿って分割された画素領域が定義され、この画素領域に主基板回路を構成する検出素子アレイが配列されている。

主基板８１の基板搭載面は、マクロ格子よりメッシュ数の少ない基板搭載格子（第２格子）によって定義される基板搭載領域に分割されている。搭載素子Ｘ_ijは、分割されたそれぞれの基板搭載領域からの信号を読み出す。逆に言えば、搭載素子Ｘ_ijの配列位置に対応して、主基板８１の基板搭載面は、マクロ格子よりメッシュ数の少ないｐ×ｑ（ｐ＜ｎ，ｑ＜ｍ）の基板搭載格子を構成する基板搭載領域に分割されている。主基板８１は、ｐ-ｎダイオード、ｎ-ｉ-ｎダイオード、ｐ-ｉ-ｐダイオード等の検出素子をマクロ格子に沿って分割された画素領域に配列した主基板回路を集積化した構造をなし、例えば１０ｃｍ×１０ｃｍの大きさである。搭載素子Ｘ_ijは主基板８１よりも小さな面積であり、複数個の搭載素子Ｘ_ijが主基板８１の大きさに対応して２×２〜８×８等の基板搭載格子が定義する領域に、主基板８１のほぼ全面を覆うように配列される。

図１において、一番上の搭載素子Ｘ₁₁，Ｘ₁₂，Ｘ₁₃，……，Ｘ_1mの配列に沿って、主基板８１の周辺にはボンディングパッドＰ_k1，Ｐ_k2，Ｐ_k3，……，Ｐ_ksが配列されている。ボンディングパッドＰ_k1，Ｐ_k2，Ｐ_k3，……，Ｐ_ksの配列された主基板８１の辺を「第１辺」と定義すると、第１辺に連続し第１辺に直交する主基板８１の第２辺にそって、主基板８１の周辺にはボンディングパッドＰ_l1，Ｐ_l2，Ｐ_l3，……，Ｐ_ltが配列されている。第２辺に連続し第２辺に直交する主基板８１の第３辺にそって、主基板８１の周辺にはボンディングパッドＰ_m1，Ｐ_m2，Ｐ_m3，……，Ｐ_msが配列されている。第３辺に連続し第３辺に直交する主基板８１の第４辺にそって、主基板８１の周辺にはボンディングパッドＰ_n1，Ｐ_n2，Ｐ_n3，……，Ｐ_ntが配列されている。

図２の断面図に示すように、主基板８１の上にはフィールド絶縁膜８２が形成されている。図２の断面図において、フィールド絶縁膜８２を介して主基板８１の左端に搭載素子Ｘ₂₁が配置され、搭載素子Ｘ₂₁と主基板８１の間にマクロ格子とメッシュ数の等しい接続用格子（第３格子）の領域に配列されたバンプ接続体Ｂ₁₁，Ｂ₁₂，Ｂ₁₃，……，Ｂ_1pの一列分の配列が示されている。搭載素子Ｘ₂₁の上（図２においての下面）には多層配線絶縁層２０が設けられている。図２に示す搭載素子Ｘ₂₁に設けられた多層配線絶縁層２０の内部には、搭載素子Ｘ₂₁に設けられた搭載素子側回路に対応するように上層配線層、中間層配線、下層配線等の多層配線層が互いに離間して埋め込まれている。例えば、多層配線絶縁層２０は、支持基体である搭載素子Ｘ₂₁の表面（図２において下面）に配置された複数の第１配線パターン層、多層配線絶縁層２０の上面から下面方向に貫通する複数の貫通ビア、及び多層配線絶縁層２０の下部に配置された複数の第２配線パターン層等を有していてもよい。「回路」とは「電流の通路」である（広辞苑第4版）。一般には、トランジスタやダイオード等の能動素子や抵抗、コンデンサ、コイル等の受動素子が含まれる場合が多い。しかし単なる電流通路も高周波の分布定数回路の概念からは抵抗、コンデンサ、コイルが含まれているので電気回路である。したがって、搭載素子Ｘ₂₁（より一般的には搭載素子Ｘ_ij）が、マイクロＬＥＤディスプレイを構成するＬＥＤチップのような単純なダイオードの回路であっても、「搭載素子側回路」に該当する。主基板回路についても同様であり、単純なダイオードの回路や、能動素子等を含まない配線回路等であっても構わない。又、搭載素子Ｘ_ijに設けられる搭載素子側回路は温度センサや発熱体等の単純な抵抗回路でも構わないので種々の電気回路素子が搭載素子Ｘ_ijとして採用可能である。

多層配線絶縁層２０は３層以上の多層絶縁層で構成でき、例えば更に第３配線パターン層、第４配線パターン層、第５配線パターン層、……等を有していてもよい。第１配線パターン層は、搭載素子Ｘ₂₁の配列にそれぞれ電気的に接続される。多層配線絶縁層２０の貫通ビアは、第１配線パターン層及び第２配線パターン層の間をそれぞれ電気的に接続する。多層配線絶縁層２０の第２配線パターン層の下面には、外部回路と接合するためのはんだバンプが配置することが可能である。

或いは、ＳＯＩ構造のように、多層配線絶縁層２０の内部に設けられた薄膜集積回路によって、搭載素子側回路（信号読出回路）のそれぞれを構成しても良い。この場合、層間絶縁膜を介して、上層配線層、中間層配線、下層配線等の多層配線層によって、薄膜トランジスタからなるスイッチング素子や読出コンデンサを多層配線絶縁層２０の内部に構成してもよい。或いは搭載素子Ｘ_ijの多層配線絶縁層２０の内の下層配線側の搭載素子側回路をシリコン（Ｓｉ）基板の表面に形成された集積回路に対応させ、多層配線絶縁層２０の内の中間層配線を層間絶縁膜中の表面配線層に対応するように、図２の構造を読み替えてもよい。又、主基板８１の主基板回路の単位素子の配列に対応した読出コンデンサ及びスイッチング素子の組からなる搭載素子側回路の単位をＳｉ基板からなる搭載素子Ｘ₂₁の上部に集積化して構成してもよい。バンプ接続体Ｂ₁₁，Ｂ₁₂，Ｂ₁₃，……，Ｂ_1pを配列する接続用格子のメッシュのピッチはマクロ格子と同じでもよいが、マクロ格子をピッチ変換したものでもよい。

図２のフィールド絶縁膜８２の上において、搭載素子Ｘ₂₁の右横に搭載素子Ｘ₂₂が配置され、搭載素子Ｘ₂₂と主基板８１の間にマクロ格子とメッシュ数の等しい接続用格子の領域に配列されたバンプ接続体Ｂ₂₁，Ｂ₂₂，Ｂ₂₃，……，Ｂ_2pの一列分の配列が示されている。搭載素子Ｘ₂₁の下面には搭載素子Ｘ₂₁と同様に多層配線絶縁層２０が設けられている。多層配線絶縁層２０の内部には、搭載素子Ｘ₂₂に設けられた搭載素子側回路に対応するように上層配線層、中間層配線、下層配線等の多層配線層が互いに離間して埋め込まれている。同様に、搭載素子Ｘ_2(m-1)と主基板８１の間には、接続用格子の領域に配列されたバンプ接続体Ｂ_(m-1)1，Ｂ_(m-1)2，Ｂ_(m-1)3，……，Ｂ_(m-1)pの一列分の配列が示されている。搭載素子Ｘ_2(m-1)の下面には搭載素子Ｘ₂₁と同様に多層配線絶縁層２０が設けられている。多層配線絶縁層２０の内部には、搭載素子Ｘ_2(m-1)に設けられた搭載素子側回路に対応するように上層配線層、中間層配線、下層配線等の多層配線層が互いに離間して埋め込まれている。

更に、フィールド絶縁膜８２を介して主基板８１の右端側に搭載素子Ｘ_2mが配列され、搭載素子Ｘ_2mと主基板８１の間には接続用格子の領域に配列されたバンプ接続体Ｂ_m1，Ｂ_m2，Ｂ_m3，……，Ｂ_mpの一列分の配列が示されている。搭載素子Ｘ_2mの下面には搭載素子Ｘ₂₁と同様に多層配線絶縁層２０が設けられている。多層配線絶縁層２０の内部には、搭載素子Ｘ_2mに設けられた搭載素子側回路に対応するように上層配線層、中間層配線、下層配線等の多層配線層が互いに離間して埋め込まれている。

即ち、図２に一列分の配列を例示した断面構造では、搭載素子Ｘ_ijと主基板８１との間には、主基板回路を構成する検出素子アレイのマクロ格子で規定される配置に対応して、接続用格子の領域に配列された複数のバンプ接続体Ｂ_uv（ｕ＝１〜ｍ，ｖ＝１〜ｐ：ｍ，ｐは２以上の正の整数）が示されているが、図２の断面以外においても同様な構造が存在することは勿論である。図２の搭載素子Ｘ₂₁，Ｘ₂₂，Ｘ₂₃，……，Ｘ_2mの配列の左側には、ボンディングパッドＰ_n(t-3)が示され、搭載素子Ｘ₂₁，Ｘ₂₂，Ｘ₂₃，……，Ｘ_2mの配列の右側には、ボンディングパッドＰ_l4が示されている。以下の説明では、図２の断面以外に存在する他のバンプ接続体を含めた、バンプ接続体を総称して、「バンプ接続体Ｂ_uv」と呼ぶ。バンプ接続体Ｂ_uvのそれぞれは、主基板８１の基板搭載面（第１主面）にマクロ格子に沿って分割された画素領域に配列した主基板回路を構成する検出素子アレイのそれぞれと、対応する搭載素子Ｘ_ijのそれぞれとを、互いに独立して電気的に接続している。

主基板８１は緩いデザインルールで作り、レイアウト的にもシンプルであるので製造が容易で、不良の発生する確率が低い。又、主基板８１の主基板回路（検出素子アレイ）や接続配線等に不良があってもランダムで、主基板８１の出力にはほとんど見えてこない。一方、搭載素子Ｘ_ijは集積度が高く、バンプ接続体Ｂ_uvで搭載素子Ｘ_ijを主基板８１に接続して試験することによって、はじめて搭載素子Ｘ_ijに集積化された搭載素子側回路の良否が分かる。もし複数個接続された搭載素子Ｘ_ijで不良率が高い場合やブロック不良がある場合、第１実施形態に係る積層型半導体装置の不良になる。一方、マイクロＬＥＤディスプレイでは駆動パネル上に数十万〜数百万個もの大量のＬＥＤチップが積層されるので、大量のＬＥＤチップに不良品が混じる確率が存在する。このため、各搭載素子Ｘ_ijを主基板８１に仮接続し、特定の搭載素子Ｘ_stに集積化された搭載素子側回路に不良がある場合は、その搭載素子Ｘ_stを剥がして別の搭載素子Ｘ_xyを仮接続して、問題が無いかを確認するリペアの作業が必要になる。リペアの作業を予定しているので、搭載素子Ｘ_ijの数は、主基板８１に定義される基板搭載格子のメッシュの数よりも多く用意される。

なおバンプ接続体Ｂ_uvの詳細は図３〜図７を参照して後述する。バンプ接続体Ｂ_uvは、主基板８１に集積化された主基板回路からの信号を、搭載素子Ｘ_ijにそれぞれ集積化された搭載素子側回路に独立して伝達するように配置されている。第１実施形態に係る積層型半導体装置が固体撮像装置であれば、主基板８１の基板搭載面（第１主面）に配列した主基板回路を構成する検出素子アレイの配列は、イメージセンサ（積層型半導体装置）の画素の配置に対応するが、マイクロＬＥＤディスプレイであればＬＥＤチップの配列に対応する。又温度センサアレイであれば、温度センサの配列に対応する。固体撮像装置の場合には、搭載素子Ｘ_ijの搭載素子側回路（信号読出回路）のそれぞれは、スイッチング素子Ｑ_ijやバッファ増幅器等の能動素子回路を備える。搭載素子Ｘ_ijは、主基板８１の基板搭載面の対応する分割箇所に配列された画素のマクロ格子からの信号を、それぞれ読み出す。

以下の第１実施形態の説明において、主基板８１の材料や用途は問わない。即ち、第１実施形態に係る積層型半導体装置が固体撮像装置であれば、主基板８１をシリコン（Ｓｉ）とすることにより、第１実施形態に係る積層型半導体装置が固体撮像装置は可視光の波長領域のイメージセンサとして好適である。又、第１実施形態に係る積層型半導体装置が固体撮像装置である場合において、主基板８１に配列される主基板回路を構成する単位素子（検出素子）がテルル化カドミウム（ＣｄＴｅ）、テルル化亜鉛（ＺｎＴｅ）、テルル化カドミウム亜鉛（Ｃｄ_1-xＺｎ_xＴｅ）、ガリウムヒ素（ＧａＡｓ）等の化合物半導体からなる場合であれば、放射線イメージセンサとして好適である。又、水銀カドミウムテルル（Ｈｇ_1-xＣｄ_xＴｅ）やインジウムアンチモン（ＩｎＳｂ）等の半金属やゲルマニウム（Ｇｅ）等の赤外線検出素子を、主基板８１に配列すれば赤外線イメージセンサになる。よって、本発明の第１実施形態に係る積層型半導体装置は、例えば種々の波長を有する電磁波のイメージセンサに適用可能であるが、固体撮像装置（イメージセンサ）に限定されるものではない。

第１実施形態に係る積層型半導体装置が固体撮像装置の場合は、主基板８１の内部にマクロ格子に沿って分割された画素領域に配置された主基板回路の単位素子のキャリア生成層で電子正孔対として生成されたキャリアである信号が、それぞれの主基板回路のフィールド絶縁膜８２の開口部（コンタクトホール）から読み出される。図３に示すように、フィールド絶縁膜８２の下の主基板８１の領域は、受信した電磁波の量に応じた信号を出力する１画素分の検出要素をなす。第１実施形態に係る積層型半導体装置が固体撮像装置であれば、フィールド絶縁膜８２中に設けられる開口部（コンタクトホール）は、搭載素子Ｘ_ijの下面に互いに離間して２次元配列され、主基板８１において生成されたキャリアを示す信号は、フィールド絶縁膜８２の内部に埋め込まれた出力電極から読み出される。これにより、主基板８１は、電磁波を検出するための検出基板として機能し、フィールド絶縁膜８２中の開口部に設けられた第１ランド（表面電極）は、主基板回路（画素）毎のキャリア信号を出力する主基板回路の出力電極として機能する。

主基板８１は、主基板回路を構成する単位素子（検出素子）の一方の電極が露出する基板搭載面（第１主面）に、主基板回路の画素アレイの配列に対応するバンプ接続体Ｂ_uvのそれぞれを構成する親バンプ（第１バンプ）１１を接続用格子の領域に配列している。親バンプ１１は、図３〜図７に示すように、 主基板８１の基板搭載面（第１主面）の上にフィールド絶縁膜８２を介して設けられている。親バンプ１１は主基板８１の基板搭載面に垂直な壁状の基体側曲面を有する矩形の箱状である。矩形の箱状であるので、基体側曲面は平板状であるが、数学的には直線は曲率半径無限大の曲線であるので、本明細書では平板状の壁も「曲面」と称する。親バンプ１１は、図３等に例示した主基板８１の上に配置したフィールド絶縁膜８２に埋め込まれた表面電極（第１ランド）に底面を接し、主基板８１に集積化された主基板回路に電気的に接続されている。図３（ａ）に示すように、主基板８１と、フィールド絶縁膜８２及び親バンプ１１により、第１実施形態に係る積層型半導体装置の要素となる「基体１」が構成されている。

一方、図３（ａ）に示す搭載素子Ｘ_ijは、搭載素子Ｘ_ijの表面（図３（ａ）において下面）を接続面（読出回路主面）とし、接続面に対向する接続反対面とで平行平板構造をなす場合を例示しているが、平行平板構造に限定されない。例えば搭載素子Ｘ_ijが砲弾型のＬＥＤ素子であれば、搭載素子Ｘ_ijは平行平板構造ではない。接続面に対向する接続反対面は蒲鉾状やドーム状であってもよく、複雑な曲面をなしていてもよい。例えば、搭載素子Ｘ_ijは、半導体集積回路を搭載基板側回路として設けた半導体基板から構成される場合が一例であるが、ＬＥＤチップのような単純な電気回路を搭載基板側回路として有する場合でも構わない。説明の便宜上、第１実施形態に係る積層型半導体装置においては、半導体基板を支持基体とし、図３（ａ）に示すように半導体基板の上に配置された多層配線絶縁層２０とで複合構造をなしている場合で例示的に説明する。搭載素子Ｘ_ijの接続面の上の多層配線絶縁層２０の上には、図３〜図７に示すように、接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されたリペアバンプ（２１，２２，２３）が設けられている。図３（ａ）に示すように、搭載素子Ｘ_ijと、多層配線絶縁層２０及びリペアバンプ（２１，２２，２３）で、第１実施形態に係る積層型半導体装置の要素となる「搭載部品２」が構成されている。リペアバンプ（２１，２２，２３）は、多層配線絶縁層２０に埋め込まれた表面配線（第２ランド）を介して、搭載素子Ｘ_ijに設けられた搭載素子側回路に電気的に接続されている。図４に示す接続面の法線方向から見た平面パターンにおいて、基体側曲面とリペア側曲面は４つの交点で交わっている。基体側曲面とリペア側曲面はいずれも矩形の形状であるが、既に述べたとおり、数学的には直線は曲率半径無限大の曲線であるので、平板状の状の壁も「曲面」の一類型である。なお、現実の製品段階のバンプ接続体Ｂ_uvは、親バンプ１１とリペアバンプ（２１，２２，２３）が互いに無秩序且つ不定形の断片状に畳込まれた構造になり、接合前のトポロジである平面の形態を失うため、複数の曲率半径を有した多様な曲面になっている。

図３〜図７等から分かるように、リペアバンプ（２１，２２，２３）は、箱状の最外層２１、中間層２２，最内層２３からなる３層構造である。中間層２２の硬度は、最外層２１及び最内層２３の硬度より高い値である。最外層２１及び最内層２３の硬度は、親バンプ１１の硬度と同程度である。即ち、中間層２２の硬度は、親バンプ１１の硬度より高い。例えば、親バンプ１１並びにリペアバンプ（２１，２２，２３）の最外層２１及び最内層２３の導電体として金（Ａｕ）を使用した場合、中間層２２の導電体としてコバルト(Ｃｏ)，ニッケル(Ｎｉ)，イリジウム(Ｉｒ)，クロム(Ｃｒ)，タングステン(Ｗ)，チタン(Ｔｉ)，チタンタングステン(ＴｉＷ)、アルミナ（Ａｌ₂Ｏ₃），シリコン（Ｓｉ）等のＡｕよりも２倍以上硬度の高い金属や化合物が使用可能である。例えば、Ｔｉを中間層２２に選べば、リペアバンプ（２１，２２，２３）の側壁は、Ａｕ/Ｔｉ/Ａｕという３層構造になる。或いは、中間層２２の導電体としてＡｕ−Ｃｏ，Ａｕ−Ｎｉ，Ａｕ−Ｉｒ，Ａｕ−Ｃｒ，Ａｕ−Ｗ，Ａｕ−Ｔｉ，Ａｕ−Ｓｉ等の合金や混合物が使用しても、Ａｕよりも２倍以上高い硬度が実現可能である。Ｃｏ，Ｎｉ，Ｉｒ，Ｃｒ，Ｗ，Ｔｉ、Ｓｉ等の内から選ばれた２種以上の材料とＡｕが７５％未満の合金である３元合金や４元合金等でもよい。Ａｕの高導電度性を生かすためにはＡｕが７０％以上の合金が好ましい。一方、Ｃｏ，Ｎｉ，Ｉｒ，Ｃｒ，Ｗ，Ｔｉ、Ｓｉ等の高硬度性を生かすためにはＡｕが３０％未満の合金が好ましい。

組成にも依存するが、一般に金属は合金化することにより硬度が増大する。単体のＡｕのビッカース硬さが２５Ｈｖ程度であるのに対し、錫（Ｓｎ）を２０％含むＡｕ−２０Ｓｎ合金のビッカース硬さは１１８Ｈｖ程度であり、ゲルマニウム（Ｇｅ）を１２％含むＡｕ−１２Ｇｅ合金のビッカース硬さは１０８Ｈｖ程度であるので、それぞれ単体のＡｕの４．７倍、４．３倍の硬度になり、Ａｕ−Ｓｎ合金やＡｕ−Ｇｅ合金も中間層２２の導電体として使用可能である。シリコン（Ｓｉ）を３．１５％含むＡｕ−３．１５Ｓｉ合金のビッカース硬さは８６Ｈｖ程度であるので単体のＡｕの３．４倍の硬度であり、中間層２２の導電体として使用可能である。一方、Ｓｎを９０％含むＡｕ−９０Ｓｎ合金のビッカース硬さはＳｎの低硬度性が顕著になるため１６Ｈｖ程度となり、単体のＡｕのビッカース硬さより低くなり中間層２２の導電体としては不適当である。Ａｕ−９０Ｓｎ合金は親バンプ１１並びにリペアバンプ（２１，２２，２３）の最外層２１及び最内層２３の導電体としては使える。親バンプ１１並びにリペアバンプ（２１，２２，２３）の最外層２１及び最内層２３の導電体としては、Ａｕ−９０Ｓｎ合金の他、Ａｕを３０％未満含むＡｕ−錫（Ｓｎ），Ａｕ−鉛（Ｐｂ），Ａｕ−亜鉛（Ｚｎ）等の合金を使用してもよい。

このような硬度の異なる導電体の組み合わせを選んだ結果、図４に示すように、親バンプ１１とリペアバンプ（２１，２２，２３）とが交わる基体側曲面とリペア側曲面の４つの交点において、親バンプ１１の硬度よりリペアバンプ（２１，２２，２３）の中間層２２の硬度が高いので、図３（ｂ）に示すように、リペアバンプ（２１，２２，２３）は親バンプ１１の内部に食い込んで固相拡散接合をなしている。即ち、基体側曲面とリペア側曲面の交点において、親バンプ１１とリペアバンプ（２１，２２，２３）のいずれか一方に残余の部分よりも硬度の高い導電体が含まれている。親バンプ１１とリペアバンプ（２１，２２，２３）によって、図３（ｂ）に示すように第１実施形態に係る積層型半導体装置の要素となるバンプ接続体Ｂ_uvが構成される。

第１実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvでは、３層構造の箱状のリペアバンプ（２１，２２，２３）の構造の中間層２２に、親バンプ１１に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、図５に示すように相手の親バンプ１１に切れ込み１３ａ，１３ｂ，１３ｃ，１３ｄが入り食い込むようにして固相拡散接合をなしている。即ち、硬度の高い中間層２２が図5（ｂ）に示すナイフ・エッジのような深い切れ込み１３ａ，１３ｂが構成され固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。図３（ｂ）に示したような切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２１，２２，２３）と親バンプ１１との固相拡散接合ができるようになる。

既に述べたとおり、用途によって、搭載素子Ｘ_ijは集積度が高い場合がある。集積度が高い構造の場合は、バンプ接続体Ｂ_uvで搭載素子Ｘ_ijを主基板８１に接続して試験することによって、はじめて搭載素子Ｘ_ijに設けられた搭載素子側回路の良否が分かる。一方、マイクロＬＥＤディスプレイのような場合は、駆動パネルとしての主基板８１上に数十万〜数百万個もの大量のＬＥＤチップが積層される。このＬＥＤチップは輝度等に厳格な仕様が要求されるので、大量のＬＥＤチップに不良品が混じる場合がある。もし特定の搭載素子Ｘ_stに設けられた搭載素子側回路に不良があれば、図1及び図２に示した第１実施形態に係る積層型半導体装置の全体が不良になる。このため、各搭載素子Ｘ_ijを主基板８１に仮接続し、特定の搭載素子Ｘ_stに設けられた搭載素子側回路に不良があるか否かを確認する必要がある。このため、第１実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvは、図３に示すようにフィールド絶縁膜８２に埋め込まれた第1ランド（表面電極）に底部を接合した親バンプ１１と、多層配線絶縁層２０に埋め込まれた表面配線（第２ランド）に底面を接合したリペアバンプ（２１，２２，２３）とを互いに接触させて、仮接続をする。なお、第1ランドや第２ランドは、図１９等を用いて後述するように、フィールド絶縁膜８２や多層配線絶縁層２０から露出した構造であっても構わない。

第１実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvは、比較的小さい圧力でリペアバンプ（２１，２２，２３）と親バンプ１１を圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品２を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第１実施形態に係る積層型半導体装置において、リペアバンプ（２１，２２，２３）の一部である中間層２２にバンプ接合する親バンプ１１の金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１１の金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。同一若しくは同等の硬度の側壁（サイドウオール）を接合する場合は、一回の仮接合で、リペアバンプと親バンプの両方がかなり潰れて変形する。しかし、この変形だけでは清浄な金の露出面積は大きくないのですぐに剥がれる。一方、リペアバンプ（２１，２２，２３）の中間層２２の硬度を他の部分より固い材料にし、リペアバンプ（２１，２２，２３）の最外層２１及び最内層２３の厚さを薄くすることにより、硬い材料がナイフのように相手のサイドウォールに食い込み、露出面積が増え、仮接合後にはがれにくくなる。仮接合後にはがれにくくなるので、リペア回数を増やすことができるという顕著な効果を奏する。

一方、親バンプ１１とリペアバンプ（２１，２２，２３）が仮接続又は再仮接続された状態での搭載素子Ｘ_ijの動作の確認で、搭載素子Ｘ_ijの正常動作が確認された場合は、搭載素子Ｘ_ijを主基板８１に対して押圧する力を更に増大し、搭載素子Ｘ_ijと主基板８１の間隔を更に縮める。主基板８１に対する搭載素子Ｘ_ijを押圧する力が更に増大されると、搭載素子Ｘ_ijと主基板８１が本接続される。親バンプ１１とリペアバンプ（２１，２２，２３）の本接続時においては、親バンプ１１の垂直側壁部は押圧により更に変形し、リペアバンプ（２１，２２，２３）の下端側の頂部が親バンプ１１の底部に金属学的に接合される。押圧により主基板８１載基板Ｘ_ijの距離が圧縮されるので、本接続の段階でのバンプ接続体Ｂ_uvの高さは、図３に示した仮接続のときのバンプ接続体Ｂ_uvの高さよりも低くなり、且つ親バンプ１１とリペアバンプ（２１，２２，２３）は互いに無秩序且つ断片状に畳込まれた構造になり、箱状の形態を失う。無秩序に畳込まれた混乱状態において中間層２２を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ箱状の痕跡に不定形状に沿って、バンプ接続体Ｂ_uvの内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。

本接続により、搭載素子Ｘ_ijを構成する搭載素子側回路（信号読出回路）は多層配線絶縁層２０に埋め込まれた表面配線（第２ランド）を介してリペアバンプ（２１，２２，２３）が親バンプ１１に金属学的に接続され、更にフィールド絶縁膜８２に埋め込まれた表面配線（第１ランド）を介して、主基板８１の主基板回路に電気的に接続される。即ち、主基板回路を設けた主基板８１と、搭載素子側回路を設けた搭載素子Ｘ_ijとがバンプ接続体で電気的に接続されることにより、図３（ｂ）に示すような第１実施形態に係る積層型半導体装置が構成されている。この積層型半導体装置は、主基板８１、フィールド絶縁膜８２及び親バンプ１１を含む基体１と、搭載素子Ｘ_ij、多層配線絶縁層２０及びリペアバンプ（２１，２２，２３）を含む搭載部品２で構成される。

第１実施形態に係る積層型半導体装置の搭載部品２は、搭載素子Ｘ_ijを構成するＳｉ基板の表面の集積回路で搭載素子側回路（信号読出回路）を構成した場合であっても、上層配線層、中間層配線、下層配線等の多層配線層によって搭載素子側回路（信号読出回路）を構成した場合であっても、或いはそれ以外のＬＥＤ素子等の個別素子を含む単純な構造の場合であっても構わない。搭載部品２を構成しているリペアバンプ（２１，２２，２３）は、多層配線絶縁層２０に埋め込まれた表面配線（第２ランド）を介して搭載素子側回路に接続され、搭載素子側回路はリペアバンプ（２１，２２，２３）を介して、基体1の親バンプ１１に金属学的に接続される。親バンプ１１は、フィールド絶縁膜８２に埋め込まれた表面配線（第１ランド）を介して主基板８１に集積化された主基板回路に電気的に接続される。バンプ接続体Ｂ_uvは、リペアバンプ（２１，２２，２３）と親バンプ１１によって構成される。この結果、搭載部品２の搭載素子側回路がバンプ接続体Ｂ_uvを介して基体1の主基板回路に電気的に接続される。

例えば、フィールド絶縁膜８２に埋め込まれた表面配線（第１ランド）を経由して主基板８１から信号が搭載素子側回路（信号読出回路）に伝達させることにより、搭載素子Ｘ_ijは、主基板８１から信号を読み出す複数の搭載素子側回路（信号読出回路）を、画素の配列に合わせて接続用格子に沿って配列された入力電極を有する読出回路搭載素子（読出チップ）として機能することができる。この場合、多層配線絶縁層２０に埋め込まれた表面配線（第２ランド）は、フィールド絶縁膜８２に埋め込まれた表面配線（第１ランド）から主基板回路毎の信号を読み出し、搭載素子Ｘ_ijにそれぞれ集積化された集積回路に信号を入力する入力電極として機能する。

図３に示すように、第１実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvのそれぞれを構成する親バンプ１１は、フィールド絶縁膜８２に埋め込まれた第１ランドに接した底部と、底部の外周に連結し、底部を囲む囲壁をなす垂直側壁部とを有する箱状の形状をなす。バンプ接続体Ｂ_uvのそれぞれを構成するリペアバンプ（２１，２２，２３）は、多層配線絶縁層２０に埋め込まれた表面配線（第２ランド）に底面を接した箱状の形状をなす多層構造体である。フィールド絶縁膜８２及び多層配線絶縁層２０に埋め込まれた表面配線（第２ランド）の平面パターンは、例えば矩形でよいが、矩形に限定されるものではない。バンプ接続体Ｂ_uvを構成する親バンプ１１の仮接続前の高さは、例えば１μｍ以上５μｍ未満に決定できる。リペアバンプ（２１，２２，２３）の壁の高さは、親バンプ１１を構成する箱状の垂直側壁部の深さよりも高く設定すればよい。

フィールド絶縁膜８２に埋め込まれた表面配線（第１ランド）及び多層配線絶縁層２０に埋め込まれた表面配線（第２ランド）のそれぞれは、例えば、Ａｕ又はＡｕを８０％以上含むＡｕ−Ｓｉ，Ａｕ−Ｇｅ，Ａｕ−Ｓｂ，Ａｕ−Ｓｎ，Ａｕ−Ｐｂ，Ａｕ−Ｚｎ，Ａｕ−Ｃｕ等の合金で形成することが可能であり、下地にニッケル（Ｎｉ）等の金属層を用いた多層構造でも構わない。搭載素子Ｘ_ijと多層配線絶縁層２０からなる積層構造は、例えば、支持基体の上面に互いに離間して配置された第１下層配線及び第２下層配線と、第１下層配線及び第２下層配線を上方から埋め込むように配置された第１絶縁層と、第１絶縁層の上面に互いに離間して配置された第１中間層配線及び第２中間層配線と、第１中間層配線及び第２中間層配線を上方から埋め込むように配置された第２絶縁層とを有する構造が採用可能である。第１下層配線、第２下層配線、第１中間層配線及び第２中間層配線等には、例えば、アルミニウム（Ａｌ）、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）或いは銅（Ｃｕ）ダマシン等の金属層が採用可能である。又、第１絶縁層及び第２絶縁層は、図２等に示す多層配線絶縁層２０に相当する。

多層配線絶縁層２０には、例えば、シリコン酸化膜（ＳｉＯ_２膜）、シリコン窒化膜（Ｓｉ_３Ｎ_４膜）、燐珪酸ガラス膜（ＰＳＧ膜）、フッ素含有酸化膜（ＳｉＯＦ膜）、炭素含有酸化膜（ＳｉＯＣ膜）等の無機系絶縁層の他、メチル含有ポリシロキサン（ＳｉＣＯＨ）、水素含有ポリシロキサン（ＨＳＱ）、ポーラスメチルシルセスキオキサン膜やポリアリレン膜等の有機系絶縁層が使用可能で、これらの種々の絶縁膜層を組み合わせて積層して、多様な多層構造の多層配線絶縁層２０を構成することが可能である。第２中間層配線を、第１絶縁層を介して一列分の配列が第２下層配線と対向するように配置してもよい。第２中間層配線は、導電体を介して多層配線絶縁層２０に埋め込まれた表面配線（第２ランド）に電気的に接続されており、第２下層配線は接地電位に接続されている。これにより、第１実施形態に係る積層型半導体装置が固体撮像装置であれば、第２中間層配線及び第２下層配線は、主基板回路において生成された信号を電荷として蓄積する薄膜コンデンサである読出コンデンサを構成する。

又、図示を省略しているが、多層配線絶縁層２０に接する搭載素子Ｘ_ijの表面側の内部には、第１下層配線に電圧が印加されることにより、第１中間層配線及び第２中間層配線の間にチャネルを形成するチャネル領域が形成されている。これにより、第１実施形態に係る積層型半導体装置が固体撮像装置であれば、第１下層配線、第１中間層配線及び第２中間層配線は、読出コンデンサに蓄積された電荷を信号として読み出す薄膜トランジスタであるスイッチング素子を構成する。第１下層配線がゲート電極、第１中間層配線及び第２中間層配線それぞれがドレイン電極及びソース電極等として機能する。

スイッチング素子のゲート電極、即ち第１下層配線は、画素の行方向（Ｘ軸方向）に延伸するゲート信号ラインに接続される。ゲート信号ラインは、画素の行毎に配置され、同一行の各ゲート電極に接続される。各ゲート信号ラインは、図示を省略したゲート駆動搭載素子側回路に接続され、ゲート駆動搭載素子側回路から順次ゲート駆動信号を印加される。ゲート駆動信号は、所定の走査周期で順次列方向に印加される。又、スイッチング素子のドレイン電極、即ち第１中間層配線は、画素の列方向に延伸する信号読出ライン８２に接続される。信号読出ライン８２は、画素の列毎に配置され、同一列の各ドレイン電極に接続される。各信号読出ライン８２は、図示を省略した読出駆動搭載素子側回路に接続され、読出駆動搭載素子側回路により順次行方向（Ｘ軸方向）に走査される。これにより読出駆動搭載素子側回路は、ゲート駆動搭載素子側回路の各走査周期において、ゲート駆動信号が印加された行の各主基板回路の信号を順次列方向に読み出す。

以上のように、第１実施形態に係る積層型半導体装置が固体撮像装置であれば、読み出された各主基板回路（画素）の信号を、図示を省略した画像処理搭載素子側回路において画素値に変換し、各主基板回路に対応してマッピングすることにより、入射した電磁波の量の２次元分布を示す画像が生成される。以上述べたとおり、本発明の第１実施形態に係る積層型半導体装置によれば、大口径の主基板８１に搭載される複数の搭載素子Ｘ_ijの内から不良な搭載素子のみを選択的にリペア処理する等の場合において、このリペア処理が容易な積層型半導体装置、及びこれに用いる複数の搭載素子Ｘ_ij等を提供することができる。この結果、第１実施形態に係る積層型半導体装置によれば、大口径の主基板８１に多数の搭載素子Ｘ_ijをマトリクス状に配列した積層型半導体装置を含む、種々の積層型半導体装置の製造時間が短縮され、正常動作している主基板８１や正常動作している搭載素子Ｘ_ijを無駄に失うこともなく、且つリペア処理の回数を増やすことができるので、資源の浪費を防ぐことができる。

（第１実施形態の第１変形例）
本発明の第１実施形態の第１変形例に係る積層型半導体装置は図３に示した構造と同様な基体と搭載部品で構成される積層構造である。図３から推定できるように、第１変形例に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図８に示した板状の親バンプ１４ａを有している。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図８に示した矩形箱状の多層構造をなすリペアバンプ（２１，２２，２３）を有している構造を想定できるが、搭載素子はＬＥＤチップ等の個別素子の構造でも構わない。

親バンプ１４ａは主基板の基板搭載面に垂直な壁状の基体側曲面を有する平行平板の板状である。既に述べたとおり、直線は曲率半径無限大の曲線であるので、本明細書では平板状の壁も「曲面」と称して一般化している。親バンプ１４ａは、フィールド絶縁膜に埋め込まれた表面電極に底面を接し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２１，２２，２３）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２１，２２，２３）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。図８から分かるように、基体側曲面とリペア側曲面は２つの交点で交わる。

リペアバンプ（２１，２２，２３）は、箱状の最外層２１、中間層２２，最内層２３からなる３層構造である。中間層２２の硬度は、最外層２１及び最内層２３の硬度より高い値である。最外層２１及び最内層２３の硬度は、親バンプ１４ａの硬度と同程度である。即ち、中間層２２の硬度は、親バンプ１４ａの硬度より高い。例えば、親バンプ１４ａ並びにリペアバンプ（２１，２２，２３）の最外層２１及び最内層２３の導電体としてＡｕを使用した場合、中間層２２の導電体としてＣｏ，Ｎｉ，Ｉｒ，Ｃｒ，Ｗ，Ｔｉ，ＴｉＷ等の硬度の高い金属が採用できる。或いは中間層２２の導電体としてＡｕを７０％以上含むＡｕ−Ｃｏ，Ａｕ−Ｎｉ，Ａｕ−Ｉｒ，Ａｕ−Ｃｒ，Ａｕ−Ｗ，Ａｕ−Ｔｉ，Ａｕ−Ａｌ₂Ｏ₃，Ａｕ−Ｓｉ、Ａｕ−Ｇｅ等の合金や混合物が使用可能である。Ｃｏ，Ｎｉ，Ｉｒ，Ｃｒ，Ｗ，Ｔｉ、Ｓｉ、Ｇｅ等の内から選ばれた２種以上の材料とＡｕとの３元合金や４元合金等でもよい。

Ｓｎを２０％含むＡｕ−２０Ｓｎ合金のビッカース硬さは１１８Ｈｖ程度であるが、Ｓｎを９０％含むＡｕ−９０Ｓｎ合金のビッカース硬さは１６Ｈｖ程度となるので、Ａｕ−Ｓｎ合金は組成に注意が必要である。親バンプ１４ａとリペアバンプ（２１，２２，２３）とが交わる基体側曲面とリペア側曲面の２つの交点において、親バンプ１４ａの硬度よりリペアバンプ（２１，２２，２３）の中間層２２の硬度が高いので、リペアバンプ（２１，２２，２３）は親バンプ１４ａの内部に食い込んで固相拡散接合をなすことができる。即ち、第１実施形態の第１変形例に係る積層型半導体装置は、基体側曲面とリペア側曲面の交点において、親バンプ１４ａとリペアバンプ（２１，２２，２３）のいずれか一方に、残余の部分よりも硬度の高い導電体が含まれている構造である。親バンプ１４ａとリペアバンプ（２１，２２，２３）によって、第１実施形態の第１変形例に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第１実施形態の第１変形例に係る積層型半導体装置のバンプ接続体では、３層構造の箱状のリペアバンプ（２１，２２，２３）の構造の中間層２２に、親バンプ１４ａに使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１４ａに切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、硬度の高い中間層２２がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２１，２２，２３）と親バンプ１４ａとの固相拡散接合ができるようになる。

第１実施形態の第１変形例に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２１，２２，２３）と親バンプ１４ａを圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第１実施形態の第１変形例に係る積層型半導体装置において、リペアバンプ（２１，２２，２３）の一部である中間層２２にバンプ接合する親バンプ１４ａの金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１４ａの金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。

一方、親バンプ１４ａとリペアバンプ（２１，２２，２３）が仮接続又は再仮接続された状態での搭載素子の動作の確認で、搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１４ａとリペアバンプ（２１，２２，２３）の本接続時においては、親バンプ１４ａの垂直側壁部は押圧により更に変形し、リペアバンプ（２１，２２，２３）の下端側の頂部が親バンプ１４ａの底部に金属学的に接合される。押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１４ａとリペアバンプ（２１，２２，２３）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において中間層２２を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ箱状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。

本接続により、リペアバンプ（２１，２２，２３）が親バンプ１４ａに金属学的に接続され、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第１実施形態の第１変形例に係る積層型半導体装置が構成できる。以上のように本発明の第１実施形態の第１変形例に係る積層型半導体装置によれば、大口径の主基板に搭載される複数の搭載素子の内から、不良な搭載素子のみを選択的にリペア処理する等の場合において、このリペア処理が容易な積層型半導体装置、及びこれに用いる搭載素子等を提供することができる。この結果、第１実施形態の第１変形例に係る積層型半導体装置によれば、大口径の主基板に多数の搭載素子を配列した積層型半導体装置を含む、種々の積層型半導体装置の製造時間が短縮され、正常動作している主基板や正常動作している搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができるので、資源の浪費を防ぐことができる。

（第１実施形態の第２変形例）
本発明の第１実施形態の第２変形例に係る積層型半導体装置は図３に示した第１実施形態に係る積層型半導体装置の構造と同様な基体と搭載部品で構成される積層構造である。図３から理解できるように、第２変形例に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図９に示した円筒状の親バンプ１５を有している。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図９に示した矩形箱状の多層構造をなすリペアバンプ（２１，２２，２３）の構造が想定されるが、図３とは異なるＬＥＤチップ等の個別素子の構造でも構わない。

親バンプ１５は主基板の基板搭載面に垂直な壁状の基体側曲面を有する円筒状の皿である。親バンプ１５は、フィールド絶縁膜に埋め込まれた表面電極に円筒状の皿の底面を接し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２１，２２，２３）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２１，２２，２３）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。図９から分かるように、基体側曲面とリペア側曲面は４つの交点で交わる。

リペアバンプ（２１，２２，２３）は、箱状の最外層２１、中間層２２，最内層２３からなる３層構造である。中間層２２の硬度は、最外層２１及び最内層２３の硬度より高い値である。最外層２１及び最内層２３の硬度は、親バンプ１５の硬度と同程度である。即ち、中間層２２の硬度は、親バンプ１５の硬度より高い。例えば、親バンプ１５並びにリペアバンプ（２１，２２，２３）の最外層２１及び最内層２３の導電体としてＡｕを使用した場合、中間層２２の導電体としてＣｏ，Ｎｉ，Ｉｒ，Ｃｒ，Ｗ，Ｔｉ，ＴｉＷ等の硬度の高い金属が採用できる。或いは中間層２２の導電体としてＡｕを７０％以上含むＡｕ−Ｃｏ，Ａｕ−Ｎｉ，Ａｕ−Ｉｒ，Ａｕ−Ｃｒ，Ａｕ−Ｗ，Ａｕ−Ｔｉ，Ａｕ−Ａｌ₂Ｏ₃，Ａｕ−Ｓｉ、Ａｕ−Ｇｅ等の合金や混合物が使用可能である。Ｃｏ，Ｎｉ，Ｉｒ，Ｃｒ，Ｗ，Ｔｉ、Ｓｉ、Ｇｅ等の内から選ばれた２種以上の材料とＡｕとの３元合金や４元合金等でもよい。

Ｓｎを２０％含むＡｕ−２０Ｓｎ合金のビッカース硬さは１１８Ｈｖ程度であるが、Ｓｎを９０％含むＡｕ−９０Ｓｎ合金のビッカース硬さは１６Ｈｖ程度となるので、Ａｕ−Ｓｎ合金は組成に注意が必要である。親バンプ１５とリペアバンプ（２１，２２，２３）とが交わる基体側曲面とリペア側曲面の４つの交点において、親バンプ１５の硬度よりリペアバンプ（２１，２２，２３）の中間層２２の硬度が高いので、リペアバンプ（２１，２２，２３）は親バンプ１５の内部に食い込んで固相拡散接合をなすことができる。即ち、第１実施形態の第２変形例に係る積層型半導体装置は、基体側曲面とリペア側曲面の交点において、親バンプ１５とリペアバンプ（２１，２２，２３）のいずれか一方に、残余の部分よりも硬度の高い導電体が含まれている構造である。親バンプ１５とリペアバンプ（２１，２２，２３）によって、第１実施形態の第２変形例に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第１実施形態の第２変形例に係る積層型半導体装置のバンプ接続体では、３層構造の箱状のリペアバンプ（２１，２２，２３）の構造の中間層２２に、親バンプ１５に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１５に切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、硬度の高い中間層２２がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２１，２２，２３）と親バンプ１５との固相拡散接合ができるようになる。

第１実施形態の第２変形例に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２１，２２，２３）と親バンプ１５を圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第１実施形態の第２変形例に係る積層型半導体装置において、リペアバンプ（２１，２２，２３）の一部である中間層２２にバンプ接合する親バンプ１５の金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１５の金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。

一方、親バンプ１５とリペアバンプ（２１，２２，２３）が仮接続又は再仮接続された状態での搭載素子の動作の確認で、搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１５とリペアバンプ（２１，２２，２３）の本接続時においては、親バンプ１５の垂直側壁部は押圧により更に変形し、リペアバンプ（２１，２２，２３）の下端側の頂部が親バンプ１５の底部に金属学的に接合される。押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１５とリペアバンプ（２１，２２，２３）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において中間層２２を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ箱状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。

本接続により、搭載素子に設けられた搭載素子側回路は多層配線絶縁層に埋め込まれた表面配線を介してリペアバンプ（２１，２２，２３）が親バンプ１５に金属学的に接続され、更にフィールド絶縁膜に埋め込まれた表面配線を介して、主基板の主基板回路に電気的に接続される。即ち、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第１実施形態の第２変形例に係る積層型半導体装置が構成できる。

以上のように本発明の第１実施形態の第２変形例に係る積層型半導体装置によれば、大口径の主基板に搭載される複数の搭載素子の内から、不良な搭載素子のみを選択的にリペア処理する等の場合において、このリペア処理が容易な積層型半導体装置及びこれに用いる搭載素子等を提供することができる。この結果、第１実施形態の第２変形例に係る積層型半導体装置によれば、大口径の主基板に多数の搭載素子を配列した積層型半導体装置を含む、種々の積層型半導体装置の製造時間が短縮され、正常動作している主基板や正常動作している搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができるので、資源の浪費を防ぐことができる。

（第２実施形態）
本発明の第２実施形態に係る積層型半導体装置は図３に示した第１実施形態に係る積層型半導体装置の構造と同様な基体と搭載部品で構成される積層構造である。図３から理解できるように、第２実施形態に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図１０に示した矩形の箱状の親バンプ１６を有している点では図３と同様である。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図１０に示した底付円筒状（茶筒状）の構造をなすリペアバンプ（２４，２５，２６）を有している構造を想定できるが、搭載素子はＬＥＤチップ等の個別素子の構造でも構わない。

親バンプ１６は主基板の基板搭載面に垂直な壁状の基体側曲面を有する矩形の箱である。親バンプ１６は、フィールド絶縁膜に埋め込まれた表面電極に矩形の箱の底面を接し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２４，２５，２６）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２４，２５，２６）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。図１０から分かるように、基体側曲面とリペア側曲面は４つの交点で交わる。

リペアバンプ（２４，２５，２６）は、底付円筒状の最外層２４、中間層２５，最内層２６からなる３層構造である。中間層２５の硬度は、最外層２４及び最内層２６の硬度より高い値である。最外層２４及び最内層２６の硬度は、親バンプ１６の硬度と同程度である。即ち、中間層２５の硬度は、親バンプ１６の硬度より高い。例えば、親バンプ１６並びにリペアバンプ（２４，２５，２６）の最外層２４及び最内層２６の導電体としてＡｕを使用した場合、中間層２５の導電体としてＣｏ，Ｎｉ，Ｉｒ，Ｃｒ，Ｗ，Ｔｉ，ＴｉＷ等の硬度の高い金属が採用できる。或いは中間層２５の導電体としてＡｕを７０％以上含むＡｕ−Ｃｏ，Ａｕ−Ｎｉ，Ａｕ−Ｉｒ，Ａｕ−Ｃｒ，Ａｕ−Ｗ，Ａｕ−Ｔｉ，Ａｕ−Ａｌ₂Ｏ₃，Ａｕ−Ｓｉ、Ａｕ−Ｇｅ等の合金や混合物が使用可能である。Ｃｏ，Ｎｉ，Ｉｒ，Ｃｒ，Ｗ，Ｔｉ、Ｓｉ、Ｇｅ等の内から選ばれた２種以上の材料とＡｕとの３元合金や４元合金等でもよい。

Ｓｎを２０％含むＡｕ−２０Ｓｎ合金のビッカース硬さは１１８Ｈｖ程度であるが、Ｓｎを９０％含むＡｕ−９０Ｓｎ合金のビッカース硬さは１６Ｈｖ程度となるので、Ａｕ−Ｓｎ合金は組成に注意が必要である。親バンプ１６とリペアバンプ（２４，２５，２６）とが交わる基体側曲面とリペア側曲面の４つの交点において、親バンプ１６の硬度よりリペアバンプ（２４，２５，２６）の中間層２５の硬度が高いので、リペアバンプ（２４，２５，２６）は親バンプ１６の内部に食い込んで固相拡散接合をなすことができる。即ち、第２実施形態に係る積層型半導体装置は、基体側曲面とリペア側曲面の交点において、親バンプ１６とリペアバンプ（２４，２５，２６）のいずれか一方に、残余の部分よりも硬度の高い導電体が含まれている構造である。親バンプ１６とリペアバンプ（２４，２５，２６）によって、第２実施形態に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第２実施形態に係る積層型半導体装置のバンプ接続体では、３層構造の底付円筒状のリペアバンプ（２４，２５，２６）の構造の中間層２５に、親バンプ１６に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１６に切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、硬度の高い中間層２５がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２４，２５，２６）と親バンプ１６との固相拡散接合ができるようになる。

第２実施形態に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２４，２５，２６）と親バンプ１６を圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第２実施形態に係る積層型半導体装置において、リペアバンプ（２４，２５，２６）の一部である中間層２５にバンプ接合する親バンプ１６の金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１６の金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。同一若しくは同等の硬度の側壁（サイドウオール）を接合する場合は、一回の仮接合で、リペアバンプと親バンプの両方がかなり潰れて変形する。しかし、この変形だけでは清浄な金の露出面積は大きくないのですぐに剥がれる。一方、リペアバンプ（２４，２５，２６）の中間層２５の硬度を他の部分より固い材料にし、リペアバンプ（２４，２５，２６）の最外層２４及び最内層２６の厚さを薄くすることにより、硬い材料がナイフのように相手のサイドウォールに食い込み、露出面積が増え、仮接合後にはがれにくくなる。仮接合後にはがれにくくなるので、リペア回数を増やすことができるという顕著な効果を奏する。

一方、親バンプ１６とリペアバンプ（２４，２５，２６）が仮接続又は再仮接続された状態で搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１６とリペアバンプ（２４，２５，２６）の本接続時においては、親バンプ１６の垂直側壁部は押圧により更に変形し、リペアバンプ（２４，２５，２６）の下端側の頂部が親バンプ１６の底部に金属学的に接合される。押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１６とリペアバンプ（２４，２５，２６）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において中間層２５を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ底付円筒状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。

本接続により、リペアバンプ（２４，２５，２６）が親バンプ１６に金属学的に接続され、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第２実施形態に係る積層型半導体装置が構成できる。以上のように本発明の第２実施形態に係る積層型半導体装置によれば、大口径の主基板に搭載される複数の搭載素子の内から、不良な搭載素子のみを選択的にリペア処理する等の場合において、このリペア処理が容易な積層型半導体装置及びこれに用いる搭載素子等を提供することができる。この結果、第２実施形態に係る積層型半導体装置によれば、大口径の主基板に多数の搭載素子を配列した積層型半導体装置を含む、種々の積層型半導体装置の製造時間が短縮され、正常動作している主基板や正常動作している搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができるので、資源の浪費を防ぐことができる。

（第２実施形態の第１変形例）
本発明の第２実施形態の第１変形例に係る積層型半導体装置は図３に示した第１実施形態に係る積層型半導体装置の構造と同様な基体と搭載部品で構成される積層構造である。図３から理解できるように、第２実施形態の第１変形例に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図１１に示した平行平板状の親バンプ１４ａを有している点では図８に示した第１実施形態の第１変形例に係る積層型半導体装置と同様である。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図１１に示した底付円筒状（茶筒状）の構造をなすリペアバンプ（２４，２５，２６）を有している構造を想定できるが、搭載素子はＬＥＤチップ等の個別素子の構造でも構わない。その他の点では図１０に示した第２実施形態に係る積層型半導体装置と同様である。

親バンプ１４ａは主基板の基板搭載面に垂直な壁状の基体側曲面を有する矩形の平行平板である。親バンプ１４ａは、フィールド絶縁膜に埋め込まれた表面電極に矩形の平行平板の下端面を接し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２４，２５，２６）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２４，２５，２６）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。図１１から分かるように、基体側曲面とリペア側曲面は２つの交点で交わる。

リペアバンプ（２４，２５，２６）は、底付円筒状の最外層２４、中間層２５，最内層２６からなる３層構造である。中間層２５の硬度は、最外層２４及び最内層２６の硬度より高い値である。最外層２４及び最内層２６の硬度は、親バンプ１４ａの硬度と同程度である。即ち、中間層２５の硬度は、親バンプ１４ａの硬度より高い。例えば、親バンプ１４ａ並びに（２４，２５，２６）の最外層２４及び最内層２６の導電体には、第１実施形態で説明したような金属や合金の組み合わせが使用可能である。親バンプ１４ａとリペアバンプ（２４，２５，２６）によって、第２実施形態の第１変形例に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第２実施形態の第１変形例に係る積層型半導体装置のバンプ接続体では、３層構造の底付円筒状のリペアバンプ（２４，２５，２６）の構造の中間層２５に、親バンプ１４ａに使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１４ａに切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、硬度の高い中間層２５がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２４，２５，２６）と親バンプ１４ａとの固相拡散接合ができるようになる。

第２実施形態の第１変形例に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２４，２５，２６）と親バンプ１４ａを圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第２実施形態の第１変形例に係る積層型半導体装置において、リペアバンプ（２４，２５，２６）の一部である中間層２５にバンプ接合する親バンプ１４ａの金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１４ａの金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。

一方、親バンプ１４ａとリペアバンプ（２４，２５，２６）が仮接続又は再仮接続された状態で搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１４ａとリペアバンプ（２４，２５，２６）の本接続時においては、親バンプ１４ａの垂直側壁部は押圧により更に変形し、リペアバンプ（２４，２５，２６）の下端側の頂部が親バンプ１４ａの底部に金属学的に接合される。押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１４ａとリペアバンプ（２４，２５，２６）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において中間層２５を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ底付円筒状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。即ち、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第２実施形態の第１変形例に係る積層型半導体装置が構成できる。

以上のように本発明の第２実施形態の第１変形例に係る積層型半導体装置によれば、不良な搭載素子のリペア処理が容易な積層型半導体装置及び搭載素子等を提供することができる。この結果、第２実施形態の第１変形例に係る積層型半導体装置によれば、大口径の主基板に多数の搭載素子を配列した積層型半導体装置を含む、種々の積層型半導体装置の製造時間が短縮され、正常動作している主基板や正常動作している搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができる。

（第２実施形態の第２変形例）
本発明の第２実施形態の第２変形例に係る積層型半導体装置は図３に示した第１実施形態に係る積層型半導体装置の構造と同様な基体と搭載部品で構成される積層構造である。図３から理解できるように、第２実施形態の第２変形例に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図１２に示した底付楕円筒状の親バンプ１５を有している。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図１２に示した底付円筒状（茶筒状）の構造をなすリペアバンプ（２４，２５，２６）を有した構造を想定できるが、搭載素子はＬＥＤチップ等の個別素子の構造でも構わない。その他の特徴は図１０に示した第２実施形態に係る積層型半導体装置と同様であるが、リペアバンプ（２４，２５，２６）の平面パターンは、親バンプ１５の長軸に直交する方向の長軸を有する楕円であることが好ましい。

親バンプ１５は主基板の基板搭載面に垂直な壁状の基体側曲面を有する底付楕円筒状の皿である。親バンプ１５は、フィールド絶縁膜に埋め込まれた表面電極に底付楕円筒状の皿の下面を接し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２４，２５，２６）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２４，２５，２６）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。リペアバンプ（２４，２５，２６）と親バンプ１５は、互いに直交する方向の長軸を有する関係であれば、基体側曲面とリペア側曲面は４つの交点で交わる。図１２から分かるように、仮にリペアバンプ（２４，２５，２６）の平面パターンが真円に近い形状であるとしても、親バンプ１５の長軸がリペアバンプ（２４，２５，２６）の直径よりも長ければ、基体側曲面とリペア側曲面は４つの交点で交わることができる。逆に、親バンプ１５の平面パターンが真円に近い形状であっても、リペアバンプ（２４，２５，２６）の長軸が親バンプ１５の直径よりも長い関係にあれば、基体側曲面とリペア側曲面は４つの交点で交わることができる。

リペアバンプ（２４，２５，２６）は、底付円筒状の最外層２４、中間層２５，最内層２６からなる３層構造である。中間層２５の硬度は、最外層２４及び最内層２６の硬度、並びに親バンプ１５の硬度より高い。例えば、親バンプ１５並びにリペアバンプ（２４，２５，２６）の最外層２４及び最内層２６の導電体には、第１実施形態で説明したような金属や合金の組み合わせが使用可能である。親バンプ１５とリペアバンプ（２４，２５，２６）によって、第２実施形態の第２変形例に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第２実施形態の第２変形例に係る積層型半導体装置のバンプ接続体では、３層構造の底付円筒状のリペアバンプ（２４，２５，２６）の構造の中間層２５に、親バンプ１５に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１５に切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、硬度の高い中間層２５がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２４，２５，２６）と親バンプ１５との固相拡散接合ができるようになる。

第２実施形態の第２変形例に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２４，２５，２６）と親バンプ１５を圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第２実施形態の第２変形例に係る積層型半導体装置において、リペアバンプ（２４，２５，２６）の一部である中間層２５にバンプ接合する親バンプ１５の金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１５の金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。

一方、親バンプ１５とリペアバンプ（２４，２５，２６）が仮接続等の状態で搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１５とリペアバンプ（２４，２５，２６）の本接続時においては、親バンプ１５の垂直側壁部は押圧により更に変形し、リペアバンプ（２４，２５，２６）の下端側の頂部が親バンプ１５の底部に金属学的に接合される。押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１５とリペアバンプ（２４，２５，２６）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において中間層２５を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ底付円筒状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。即ち、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第２実施形態の第２変形例に係る積層型半導体装置が構成できる。

以上のように本発明の第２実施形態の第２変形例に係る積層型半導体装置によれば、不良な搭載素子のリペア処理が容易な積層型半導体装置及び搭載素子等を提供することができる。この結果、第２実施形態の第２変形例に係る積層型半導体装置によれば、大口径の主基板に多数の搭載素子を配列した積層型半導体装置を含む、種々の積層型半導体装置の製造時間が短縮され、正常な主基板や正常な搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができる。

（第３実施形態）
本発明の第３実施形態に係る積層型半導体装置は、図３に示した第１実施形態に係る積層型半導体装置の構造と同様な基体と搭載部品で構成される積層構造である。図３から理解できるように、第３実施形態に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図１３に示した平行平板状の親バンプ１４ｂを有している。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下端面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図１３に示した平行平板状の構造をなすリペアバンプ（２７，２８，２９）を有している構造を想定しているが、搭載素子はＬＥＤチップ等の個別素子の構造でも構わない。平行平板状のリペアバンプ（２７，２８，２９）の主面と、平行平板状の親バンプ１４ｂの主面は、互いに直交する方向の関係であることが好ましい。

親バンプ１４ｂは主基板の基板搭載面に垂直な壁状の基体側曲面を有する平行平板状の板である。親バンプ１４ｂは、フィールド絶縁膜に埋め込まれた表面電極に平行平板状の板の下端面を接し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２７，２８，２９）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８，２９）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８，２９）と親バンプ１４ｂは、互いに主面が交わる方向の関係にあれば、基体側曲面とリペア側曲面は１つの交点で交わる。

リペアバンプ（２７，２８，２９）は、平行平板状の第１層２７、第２層２８，第３層２９からなる３層構造である。第２層（中間層）２８の硬度は、第１層２７及び第３層２９の硬度、並びに親バンプ１４ｂの硬度より高い。親バンプ１４ｂとリペアバンプ（２７，２８，２９）の導電体には、第１実施形態で説明したような金属や合金の組み合わせが使用可能である。親バンプ１４ｂとリペアバンプ（２７，２８，２９）によって、第３実施形態に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第３実施形態に係る積層型半導体装置のバンプ接続体では、３層構造の平行平板状のリペアバンプ（２７，２８，２９）の中間層２８に、親バンプ１４ｂに使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１４ｂに切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、硬度の高い中間層２８がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２７，２８，２９）と親バンプ１４ｂとの固相拡散接合ができるようになる。

第３実施形態に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２７，２８，２９）と親バンプ１４ｂを圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第３実施形態に係る積層型半導体装置において、リペアバンプ（２７，２８，２９）の一部である中間層２８にバンプ接合する親バンプ１４ｂの金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１４ｂの金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。同一若しくは同等の硬度の側壁（サイドウオール）を接合する場合は、一回の仮接合で、リペアバンプと親バンプの両方がかなり潰れて変形する。しかし、この変形だけでは清浄な金の露出面積は大きくないのですぐに剥がれる。一方、リペアバンプ（２７，２８，２９）の中間層（第２層）２８の硬度を他の部分より固い材料にし、リペアバンプ（２７，２８，２９）の第１層２７及び第３層２９の厚さを薄くすることにより、硬い材料がナイフのように相手のサイドウォールに食い込み、露出面積が増え、仮接合後にはがれにくくなる。仮接合後にはがれにくくなるので、リペア回数を増やすことができるという顕著な効果を奏する。

一方、親バンプ１４ｂとリペアバンプ（２７，２８，２９）が仮接続等の状態で搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１４ｂとリペアバンプ（２７，２８，２９）の本接続時においては、親バンプ１４ｂの垂直側壁部は押圧により更に変形し、リペアバンプ（２７，２８，２９）の下端側の頂部が親バンプ１４ｂの下端部側に向かって金属学的に接合される。

押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１４ｂとリペアバンプ（２７，２８，２９）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において中間層２８を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ板状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。即ち、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第３実施形態に係る積層型半導体装置が構成できる。

以上のように本発明の第３実施形態に係る積層型半導体装置によれば、不良な搭載素子のリペア処理が容易な積層型半導体装置及び搭載素子等を提供することができる。この結果、第３実施形態に係る積層型半導体装置によれば、大口径の主基板に多数の搭載素子を配列した積層型半導体装置を含む、種々の積層型半導体装置の製造時間が短縮され、正常な主基板や正常な搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができる。

（第３実施形態の第１変形例）
本発明の第３実施形態の第１変形例に係る積層型半導体装置は、図３に示した第１実施形態に係る積層型半導体装置の構造と同様な基体と搭載部品で構成される積層構造である。図３から理解できるように、第３実施形態の第１変形例に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図１４に示した底付円筒状の親バンプ１５を有している。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下端面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図１４に示した平行平板状の構造をなすリペアバンプ（２７，２８，２９）を有した構造を例示的に想定しているが、搭載素子はＬＥＤチップ等の個別素子の構造でも構わない。

親バンプ１５は主基板の基板搭載面に垂直な壁状の基体側曲面を有する底付円筒状の皿である。親バンプ１５は、フィールド絶縁膜に埋め込まれた表面電極に底付円筒状の皿の底面を接合し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２７，２８，２９）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８，２９）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８，２９）の下端面と親バンプ１５の上端面は、図１４に示すように２つの交点で交わる。

リペアバンプ（２７，２８，２９）は、図１３に示した構造と同様に平行平板状の第１層２７、第２層２８，第３層２９からなる３層構造である。第２層（中間層）２８の硬度は、第１層２７及び第３層２９の硬度、並びに親バンプ１５の硬度より高い。親バンプ１５とリペアバンプ（２７，２８，２９）の導電体には、第１実施形態で説明したような金属や合金の組み合わせが使用可能である。親バンプ１５とリペアバンプ（２７，２８，２９）によって、第３実施形態の第１変形例に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第３実施形態の第１変形例に係る積層型半導体装置のバンプ接続体では、３層構造の平行平板状のリペアバンプ（２７，２８，２９）の中間層２８に、親バンプ１５に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１５に切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、硬度の高い中間層２８がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２７，２８，２９）と親バンプ１５との固相拡散接合ができるようになる。

第３実施形態の第１変形例に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２７，２８，２９）と親バンプ１５を圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第３実施形態の第１変形例に係る積層型半導体装置において、リペアバンプ（２７，２８，２９）の一部である中間層２８にバンプ接合する親バンプ１５の金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１５の金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。

一方、親バンプ１５とリペアバンプ（２７，２８，２９）が仮接続等の状態で搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１５とリペアバンプ（２７，２８，２９）の本接続時においては、親バンプ１５の垂直側壁部は押圧により更に変形し、リペアバンプ（２７，２８，２９）の下端側の頂部が親バンプ１５の下端部側に向かって金属学的に接合される。押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１５とリペアバンプ（２７，２８，２９）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において中間層２８を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ板状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。即ち、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第３実施形態の第１変形例に係る積層型半導体装置が構成できる。

以上のように本発明の第３実施形態の第１変形例に係る積層型半導体装置によれば、搭載素子のリペア処理が容易な積層型半導体装置及び搭載素子等を提供することができる。この結果、第３実施形態の第１変形例に係る積層型半導体装置によれば、大口径の主基板に多数の搭載素子を配列した積層型半導体装置を含む、種々の積層型半導体装置の製造時間が短縮され、正常な主基板や正常な搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができる。

（第３実施形態の第２変形例）
本発明の第３実施形態の第２変形例に係る積層型半導体装置は、図３に示した第１実施形態に係る積層型半導体装置の構造と同様な基体と搭載部品で構成される積層構造である。図３から理解できるように、第３実施形態の第２変形例に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図１５に示した矩形箱状の親バンプ１１を有している。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下端面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図１５に示した平行平板状の構造をなすリペアバンプ（２７，２８，２９）を有している構造を例示的に想定しているが、搭載素子はＬＥＤチップ等の個別素子の構造でも構わない。

親バンプ１１は主基板の基板搭載面に垂直な壁状の基体側曲面を有する箱状の皿である。親バンプ１１は、フィールド絶縁膜に埋め込まれた表面電極に箱状の皿の底面を接合し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２７，２８，２９）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８，２９）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８，２９）の下端面と親バンプ１１の上端面は、図１５に示すように２つの交点で交わる。

リペアバンプ（２７，２８，２９）は、図１３に示した構造と同様に平行平板状の第１層２７、第２層２８，第３層２９からなる３層構造である。第２層（中間層）２８の硬度は、第１層２７及び第３層２９の硬度、並びに親バンプ１１の硬度より高い。親バンプ１１とリペアバンプ（２７，２８，２９）の導電体として第１実施形態で説明したような金属や合金の組み合わせが使用可能である。親バンプ１１とリペアバンプ（２７，２８，２９）によって、第３実施形態の第２変形例に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第３実施形態の第２変形例に係る積層型半導体装置のバンプ接続体では、３層構造の平行平板状のリペアバンプ（２７，２８，２９）の中間層２８に、親バンプ１１に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１１に切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、硬度の高い中間層２８がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２７，２８，２９）と親バンプ１１との固相拡散接合ができるようになる。

第３実施形態の第２変形例に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２７，２８，２９）と親バンプ１１を圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第３実施形態の第２変形例に係る積層型半導体装置において、リペアバンプ（２７，２８，２９）の一部である中間層２８にバンプ接合する親バンプ１１の金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１１の金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。

一方、親バンプ１１とリペアバンプ（２７，２８，２９）が仮接続等の状態で搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１１とリペアバンプ（２７，２８，２９）の本接続時においては、親バンプ１１の垂直側壁部は押圧により更に変形し、リペアバンプ（２７，２８，２９）の下端側の頂部が親バンプ１１の下端部側に向かって金属学的に接合される。押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１１とリペアバンプ（２７，２８，２９）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において中間層２８を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ板状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。即ち、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第３実施形態の第２変形例に係る積層型半導体装置が構成できる。

以上のように本発明の第３実施形態の第２変形例に係る積層型半導体装置によれば、搭載素子のリペア処理が容易な積層型半導体装置及び搭載素子等を提供することができる。この結果、第３実施形態の第２変形例に係る積層型半導体装置によれば、大口径の主基板に多数の搭載素子を配列した積層型半導体装置を含む、種々の積層型半導体装置の製造時間が短縮され、正常な主基板や正常な搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができる。

（第４実施形態）
本発明の第４実施形態に係る積層型半導体装置は、図３に示した第1の実施形態に係る積層型半導体装置の構造と同様な基体と搭載部品で構成される積層構造である。図３から理解できるように、第４実施形態に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図１６に示した平行平板状の親バンプ１４ｂを有している。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下端面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図１６に示した平行平板状の構造をなすリペアバンプ（２７，２８）を有している構造を例示的に想定しているが、搭載素子はＬＥＤチップ等の個別素子の構造でも構わない。平行平板状のリペアバンプ（２７，２８）の主面と、平行平板状の親バンプ１４ｂの主面は、互いに直交する方向の関係であることが好ましい。

親バンプ１４ｂは主基板の基板搭載面に垂直な壁状の基体側曲面を有する平行平板状の板である。親バンプ１４ｂは、フィールド絶縁膜に埋め込まれた表面電極に平行平板状の板の下端面を接し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２７，２８）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８）と親バンプ１４ｂは、互いに主面が交わる方向の関係にあれば、基体側曲面とリペア側曲面は１つの交点で交わる。

リペアバンプ（２７，２８）は、平行平板状の低硬度層２７及び高硬度層２８からなる２層構造である。高硬度層２８の硬度は、低硬度層２７の硬度及び親バンプ１４ｂの硬度より高い。親バンプ１４ｂとリペアバンプ（２７，２８）の導電体には、第１実施形態で説明したような金属や合金の組み合わせが使用可能である。親バンプ１４ｂとリペアバンプ（２７，２８）によって、第４実施形態に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第４実施形態に係る積層型半導体装置のバンプ接続体では、２層構造の平行平板状のリペアバンプ（２７，２８）の高硬度層２８に、親バンプ１４ｂに使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１４ｂに切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、相対的に硬い高硬度層２８がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２７，２８）と親バンプ１４ｂとの固相拡散接合ができるようになる。

第４実施形態に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２７，２８）と親バンプ１４ｂを圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第４実施形態に係る積層型半導体装置において、リペアバンプ（２７，２８）の一部である高硬度層２８にバンプ接合する親バンプ１４ｂの金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１４ｂの金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。同一若しくは同等の硬度の側壁（サイドウオール）を接合する場合は、一回の仮接合で、リペアバンプと親バンプの両方がかなり潰れて変形する。しかし、この変形だけでは清浄な金の露出面積は大きくないのですぐに剥がれる。一方、リペアバンプ（２７，２８）の高硬度層２８の硬度を他の部分より固い材料にし、リペアバンプ（２７，２８）の低硬度層２７の厚さを薄くすることにより、硬い材料がナイフのように相手のサイドウォールに食い込み、露出面積が増え、仮接合後にはがれにくくなる。仮接合後にはがれにくくなるので、リペア回数を増やすことができるという顕著な効果を奏する。

一方、親バンプ１４ｂとリペアバンプ（２７，２８）が仮接続等の状態で搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１４ｂとリペアバンプ（２７，２８）の本接続時においては、親バンプ１４ｂの垂直側壁部は押圧により更に変形し、リペアバンプ（２７，２８）の下端側の頂部が親バンプ１４ｂの下端部側に向かって金属学的に接合される。押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１４ｂとリペアバンプ（２７，２８）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において高硬度層２８を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ板状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。即ち、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第４実施形態に係る積層型半導体装置が構成できる。

以上のように本発明の第４実施形態に係る積層型半導体装置によれば、搭載素子のリペア処理が容易な積層型半導体装置及び搭載素子等を提供することができる。この結果、第４実施形態に係る積層型半導体装置によれば、種々の積層型半導体装置の製造時間が短縮され、正常な主基板や正常な搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができる。

（第４実施形態の第１変形例）
本発明の第４実施形態の第１変形例に係る積層型半導体装置は、図３に示した第1の実施形態に係る積層型半導体装置の構造と同様な基体と搭載部品で構成される積層構造である。図３から理解できるように、第４実施形態の第１変形例に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図１７に示した底付円筒状の親バンプ１５を有している。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下端面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図１７に示した平行平板状の構造をなすリペアバンプ（２７，２８）を有している構造を例示的に想定しているが、搭載素子はＬＥＤチップ等の個別素子の構造でも構わない。

親バンプ１５は主基板の基板搭載面に垂直な壁状の基体側曲面を有する底付円筒状の皿である。親バンプ１５は、フィールド絶縁膜に埋め込まれた表面電極に底付円筒状の皿の底面を接合し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２７，２８）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８）の下端面と親バンプ１５の上端面は、図１７に示すように２つの交点で交わる。

リペアバンプ（２７，２８）は、図１６に示した構造と同様に平行平板状の低硬度層２７及び高硬度層２８からなる２層構造である。高硬度層２８の硬度は、低硬度層２７の硬度及び親バンプ１５の硬度より高い。親バンプ１５とリペアバンプ（２７，２８）の導電体には、第１実施形態で説明したような金属や合金の組み合わせが使用可能である。親バンプ１５とリペアバンプ（２７，２８）によって、第４実施形態の第１変形例に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第４実施形態の第１変形例に係る積層型半導体装置のバンプ接続体では、２層構造の平行平板状のリペアバンプ（２７，２８）の高硬度層２８に、親バンプ１５に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１５に切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、相対的に硬い高硬度層２８がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２７，２８）と親バンプ１５との固相拡散接合ができるようになる。

第４実施形態の第１変形例に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２７，２８）と親バンプ１５を圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第４実施形態の第１変形例に係る積層型半導体装置において、リペアバンプ（２７，２８）の一部である高硬度層２８にバンプ接合する親バンプ１５の金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１５の金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。

一方、親バンプ１５とリペアバンプ（２７，２８）が仮接続等の状態で搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１５とリペアバンプ（２７，２８）の本接続時においては、親バンプ１５の垂直側壁部は押圧により更に変形し、リペアバンプ（２７，２８）の下端側の頂部が親バンプ１５の下端部側に向かって金属学的に接合される。押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１５とリペアバンプ（２７，２８）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において高硬度層２８を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ板状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。即ち、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第４実施形態の第１変形例に係る積層型半導体装置が構成できる。

以上のように本発明の第４実施形態の第１変形例に係る積層型半導体装置によれば、搭載素子のリペア処理が容易な積層型半導体装置及び搭載素子等を提供することができる。この結果、第４実施形態の第１変形例に係る積層型半導体装置によれば、種々の積層型半導体装置の製造時間が短縮され、正常な主基板や正常な搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができる。

（第４実施形態の第２変形例）
本発明の第４実施形態の第２変形例に係る積層型半導体装置は、図３に示した第1の実施形態に係る積層型半導体装置の構造と同様な基体と搭載部品で構成される積層構造である。図３から理解できるように、第４実施形態の第２変形例に係る積層型半導体装置の基体も、図示を省略した主基板、主基板の上に設けられたフィールド絶縁膜を備え、このフィールド絶縁膜の上に図１８に示した矩形箱状の親バンプ１１を有している。一方、搭載部品は、図示を省略した搭載素子、搭載素子の下端面に設けられた多層配線絶縁層を備え、この多層配線絶縁層の下面に、図１８に示した平行平板状の構造をなすリペアバンプ（２７，２８）を有している構造を例示的に想定しているが、搭載素子はＬＥＤチップ等の個別素子の構造でも構わない。

親バンプ１１は主基板の基板搭載面に垂直な壁状の基体側曲面を有する箱状の皿である。親バンプ１１は、フィールド絶縁膜に埋め込まれた表面電極に箱状の皿の底面を接合し、主基板に集積化された主基板回路に電気的に接続されている。リペアバンプ（２７，２８）は、搭載素子の接続面に垂直な壁状のリペア側曲面を有し搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８）は、多層配線絶縁層に埋め込まれた表面配線を介して、搭載素子に設けられた搭載素子側回路に電気的に接続されている。リペアバンプ（２７，２８）の下端面と親バンプ１１の上端面は、図１８に示すように２つの交点で交わる。

リペアバンプ（２７，２８）は、図１６に示した構造と同様に平行平板状の低硬度層２７及び高硬度層２８からなる２層構造である。高硬度層２８の硬度は、低硬度層２７の硬度及び親バンプ１１の硬度より高い。親バンプ１１とリペアバンプ（２７，２８）の導電体として、第１実施形態で説明したような金属や合金の組み合わせが使用可能である。親バンプ１１とリペアバンプ（２７，２８）によって、第４実施形態の第２変形例に係る積層型半導体装置の要素となるバンプ接続体が構成される。

第４実施形態の第２変形例に係る積層型半導体装置のバンプ接続体では、２層構造の平行平板状のリペアバンプ（２７，２８）の高硬度層２８に、親バンプ１１に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１１に切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、相対的に硬い高硬度層２８がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２７，２８）と親バンプ１１との固相拡散接合ができるようになる。

第４実施形態の第２変形例に係る積層型半導体装置のバンプ接続体は、比較的小さい圧力でリペアバンプ（２７，２８）と親バンプ１１を圧着しても固相拡散接合部以外の大部分のバンプが変形を抑えられるため弱い力で圧着して仮接続して電気的評価後に不具合があれば搭載部品を取り換えて再仮接続できる。再仮接続による電気的評価に合格すれば本接続の接合に進めることができる。なお、第４実施形態の第２変形例に係る積層型半導体装置において、リペアバンプ（２７，２８）の一部である高硬度層２８にバンプ接合する親バンプ１１の金属と化合してその化合物の硬度がバンプ金属より高くなるような材料を入れ、その化合物が相手の親バンプ１１の金属を局所的に大きく変形させるもしくは亀裂を入れる働きをさせるようにしてもよい。

一方、親バンプ１１とリペアバンプ（２７，２８）が仮接続等の状態で搭載素子の正常動作が確認された場合は、搭載素子を主基板に対して押圧する力を更に増大し、搭載素子と主基板の間隔を更に縮める。主基板に対する搭載素子を押圧する力が更に増大されると、搭載素子と主基板が本接続される。親バンプ１１とリペアバンプ（２７，２８）の本接続時においては、親バンプ１１の垂直側壁部は押圧により更に変形し、リペアバンプ（２７，２８）の下端側の頂部が親バンプ１１の下端部側に向かって金属学的に接合される。

押圧により主基板と搭載素子の距離が圧縮されるので、本接続の段階でのバンプ接続体の高さは、仮接続のときのバンプ接続体の高さよりも低くなり、且つ親バンプ１１とリペアバンプ（２７，２８）は互いに無秩序且つ断片状に畳込まれた構造になる。無秩序且つ断片状に畳込まれた構造になる。無秩序に畳込まれた混乱状態において高硬度層２８を構成していた硬度の高い導電体のパターンの断片的残滓が、歪んだ板状の痕跡に不定形状に沿って、バンプ接続体の内部に不均一に分布している。この結果、互いに食い込み合った基体側曲面とリペア側曲面の交点とその近傍の空間内に硬度の異なる導電体が不均一に含まれている。即ち、主基板回路を設けた主基板と、搭載素子側回路を設けた搭載素子とがバンプ接続体で電気的に接続されることにより、第４実施形態の第２変形例に係る積層型半導体装置が構成できる。

以上のように本発明の第４実施形態の第２変形例に係る積層型半導体装置によれば、搭載素子のリペア処理が容易な積層型半導体装置及び搭載素子等を提供することができる。この結果、第４実施形態の第２変形例に係る積層型半導体装置によれば、種々の積層型半導体装置の製造時間が短縮され、正常な主基板や正常な搭載素子を無駄に失うこともなく、且つリペア処理の回数を増やすことができる。

（その他の実施形態）
上記のように、本発明の第１〜第４実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。例えば、図１９（ａ）に示すように、表面電極（第１ランド）を露出した基体１と表面電極（第２ランド）１９を露出した搭載部品２で構成される積層構造であってもよい。基体１は、主基板８１と、主基板８１の上面に設けられたフィールド絶縁膜８２と、フィールド絶縁膜８２の上面に選択的に設けられた第１ランド１２と、第１ランド１２の上面に設けられた親バンプ１１により構成されている。搭載部品２は、搭載素子Ｘ_ijと、搭載素子Ｘ_ijの下面に設けられた多層配線絶縁層２０と、多層配線絶縁層２０の下面に選択的に設けられた第２ランド１９と、第２ランド１９の下面に設けられたリペアバンプ（２１，２２，２３）で構成されている。

図１９（ａ）に示す主基板８１は、基板搭載面と、この基板搭載面に対向する基体裏面を有する平行平板状であり主基板回路を設けている。搭載素子Ｘ_ijは、接続面と、この接続面に対向する接続反対面を有する平行平板状の構造を例示的に示しているが平行平板状に限定されるものではない。例えば、搭載素子がＬＥＤチップ等の個別素子である場合は砲弾状の構造でもよい。搭載素子Ｘ_ijは、搭載素子側回路を設け、主基板８１の基板搭載面に接続面を対峙させている。親バンプ１１は主基板８１の基板搭載面に垂直な壁状の基体側曲面を有する矩形の箱状である。親バンプ１１はフィールド絶縁膜８２の上面に露出した第１ランド１２に箱の底面を接し、第１ランド１２はフィールド絶縁膜８２の上面に設けられている。第１ランド１２は、図示を省略したコンタクトビアを介して主基板８１に集積化された主基板回路に電気的に接続されている。リペアバンプ（２１，２２，２３）は、接続面に垂直な壁状のリペア側曲面を有する矩形の箱状である。リペアバンプ（２１，２２，２３）は、多層配線絶縁層２０の下面に露出した第２ランド１９に箱の底面（図１９において天井側）を接し、第２ランド１９は多層配線絶縁層２０中の配線に図示を省略したコンタクトビアを介して接続されている。多層配線絶縁層２０中の配線は搭載素子Ｘ_ijに設けられた搭載素子側回路に電気的に接続されているので、リペアバンプ（２１，２２，２３）は第２ランド１９を介して、搭載素子側回路に接続される。図４に示した平面パターンと同様に、基体側曲面とリペア側曲面は４つの交点で交わる。

第１ランド１２及び第２ランド１９の平面パターンの図示を省略しているが、例えば正方形状でよいが、正方形状に限定されるものではない。図１９（ａ）に示すリペアバンプ（２１，２２，２３）は、箱状の最外層２１、中間層２２，最内層２３からなる３層構造である特徴は第１実施形態と同様である。中間層２２の硬度は、最外層２１及び最内層２３の硬度、並びに親バンプ１１の硬度より高い。親バンプ１１とリペアバンプ（２１，２２，２３）の導電体には、第１実施形態で説明したような金属や合金の組み合わせが使用可能である。第１ランド１２は、親バンプ１１に選ばれた金属や合金との接触抵抗を低減できる導電体を選択し、第２ランド１９はリペアバンプ（２１，２２，２３）に選ばれた金属や合金との接触抵抗を低減することができる導電体を選択することが好ましい。第１ランド１２及び第２ランド１９には、例えばＡｕ又はＡｕを８０％以上含むＡｕ−Ｓｉ，Ａｕ−Ｇｅ，Ａｕ−Ｓｂ，Ａｕ−Ｓｎ，Ａｕ−Ｐｂ，Ａｕ−Ｚｎ，Ａｕ−Ｃｕ等の合金で形成することが可能であり、下地にニッケル（Ｎｉ）等の金属層を用いた多層構造でも構わない。図１９（ｂ）に示すように、親バンプ１１とリペアバンプ（２１，２２，２３）によって、他の実施形態に係る積層型半導体装置の要素となるバンプ接続体Ｂ_uvが構成される。

図１９（ｂ）に示す他の実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvでは、３層構造の箱状のリペアバンプ（２１，２２，２３）の中間層２２に、親バンプ１１に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１１に切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、相対的に硬い中間層２２がナイフ・エッジのような深い切れ込みを構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２１，２２，２３）と親バンプ１１との固相拡散接合ができるようになる。他は既に説明した第１実施形態に係る積層型半導体装置と実質的に同様であるので重複した説明を省略する。

又、図２０（ａ）に示すように、基体１と搭載部品２で構成される積層構造において、基体１側に硬度の高い導電体を用いる図１９（ａ）とは反対の構造でも構わない。図２０（ａ）に示す基体１は、主基板８１と、主基板８１の上面に設けられたフィールド絶縁膜８２と、フィールド絶縁膜８２の上面に選択的に設けられた第１ランド１２と、第１ランド１２の上面に設けられた親バンプ（３１，３２，３３）により構成されている。一方、搭載部品２は、搭載素子Ｘ_ijと、搭載素子Ｘ_ijの下面に設けられた多層配線絶縁層２０と、多層配線絶縁層２０の下面に選択的に設けられた第２ランド１９と、第２ランド１９の下面に設けられたリペアバンプ４１で構成されている。

主基板８１は、基板搭載面と、この基板搭載面に対向する基体裏面を有する平行平板状であり主基板回路を設けている。搭載素子Ｘ_ijは、接続面と、この接続面に対向する接続反対面を有する平行平板状の構造を例示的に示しているが平行平板状に限定されるものではない。例えば、搭載素子がＬＥＤチップ等の個別素子である場合は砲弾状の構造でもよい。搭載素子Ｘ_ijは搭載素子側回路を設け、主基板８１の基板搭載面に接続面を対峙させている。親バンプ（３１，３２，３３）は主基板８１の基板搭載面に垂直な壁状の基体側曲面を有する矩形の箱状である。親バンプ（３１，３２，３３）はフィールド絶縁膜８２の上面に露出した第１ランド１２に箱の底面を接し、第１ランド１２はフィールド絶縁膜８２の上面に設けられている。第１ランド１２は、図示を省略したコンタクトビアを介して主基板８１に集積化された主基板回路に電気的に接続されている。リペアバンプ４１は、接続面に垂直な壁状のリペア側曲面を有する矩形の箱状であり、多層配線絶縁層２０の下面に露出した第２ランド１９に箱の底面（図２０において天井側）を接している。第２ランド１９は多層配線絶縁層２０中の配線に図示を省略したコンタクトビアを介して接続され、多層配線絶縁層２０中の配線は搭載素子Ｘ_ijに設けられた搭載素子側回路に電気的に接続されているので、リペアバンプ４１は第２ランド１９を介して、搭載素子側回路に接続される。図４に示した平面パターンと同様に、基体側曲面とリペア側曲面は４つの交点で交わる。

親バンプ（３１，３２，３３）は、箱状の最外層3１、中間層３２，最内層３３からなる３層構造である。中間層３２の硬度は、最外層３１及び最内層３３の硬度、並びにリペアバンプ４１の硬度より高い。親バンプ（３１，３２，３３）とリペアバンプ４１の導電体には、第１実施形態で説明したような金属や合金による高硬度導電体と低高度導電体の組み合わせが使用可能である。第１ランド１２は、親バンプ（３１，３２，３３）に選ばれた金属や合金との接触抵抗を低減できる導電体を選択し、第２ランド１９はリペアバンプ４１に選ばれた金属や合金との接触抵抗を低減することができる導電体を選択することが好ましい。第１ランド１２及び第２ランド１９には、例えばＡｕ又はＡｕを８０％以上含むＡｕ−Ｓｉ等の合金で形成することが可能であり、下地にニッケル（Ｎｉ）等の金属層を用いた多層構造でも構わない。図２０（ｂ）に示すように、親バンプ（３１，３２，３３）とリペアバンプ４１によって、更に他の実施形態に係る積層型半導体装置の要素となるバンプ接続体Ｂ_uvが構成される。

図２０（ｂ）に示す更に他の実施形態に係る積層型半導体装置のバンプ接続体Ｂ_uvでは、３層構造の箱状の親バンプ（３１，３２，３３）の中間層３２に、リペアバンプ４１に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手のリペアバンプ４１に切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、相対的に硬い中間層３２がナイフ・エッジのような深い切れ込みをリペアバンプ４１に構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ４１と親バンプ（３１，３２，３３）との固相拡散接合ができるようになる。他は既に説明した第１実施形態に係る積層型半導体装置と実質的に同様であるので重複した説明を省略する。第２〜第４実施形態に係る積層型半導体装置に関しても、図２０に示したように、基体１側の親バンプの構造を硬度の高い導電体の層を含む多層構造を採用し、搭載部品２側のリペアバンプに親バンプの硬度の高い導電体の層が食い込む構造にしてもよい。

更に、図２１にその一部の構造を示すように、図１９（ｂ）に示した構造と図２０（ｂ）に示した構造とを混在させて構造でもよい。図２１に示す基体１は、主基板８１と、主基板８１の上面に設けられたフィールド絶縁膜８２と、フィールド絶縁膜８２の上面に選択的に設けられた左側第１ランド１２ａ及び右側第１ランド１２ｂと、左側第１ランド１２ａの上面に設けられた親バンプ１１と、右側第１ランド１２ｂの上面に設けられた親バンプ（３１，３２，３３）により構成されている。一方、搭載部品２は、搭載素子Ｘ_ijと、搭載素子Ｘ_ijの下面に設けられた多層配線絶縁層２０と、多層配線絶縁層２０の下面に選択的に設けられた左側第２ランド１９ａ及び右側第２ランド１９ｂと、左側第２ランド１９ａの下面に設けられたリペアバンプ（２１，２２，２３）と、右側第２ランド１９ｂの下面に設けられたリペアバンプ４１で構成されている構造を例示的に示しているが搭載素子Ｘ_ijの形状は平行平板状に限定されるものではない。例えば、搭載素子がＬＥＤチップ等の個別素子である場合は砲弾状の構造でもよい。

主基板８１は、基板搭載面と、この基板搭載面に対向する基体裏面を有する平行平板状であり主基板回路を設けている。搭載素子Ｘ_ijは、接続面と、この接続面に対向する接続反対面を有する平行平板状であり、搭載素子側回路を設け、主基板８１の基板搭載面に接続面を対峙させている。親バンプ１１及び親バンプ（３１，３２，３３）のそれぞれは主基板８１の基板搭載面に垂直な壁状の基体側曲面を有する矩形の箱状である。親バンプ１１及び親バンプ（３１，３２，３３）はフィールド絶縁膜８２の上面に露出した左側第１ランド１２ａ及び右側第１ランド１２ｂのそれぞれに箱の底面を接し、左側第１ランド１２ａ及び右側第１ランド１２ｂはフィールド絶縁膜８２の上面に設けられている。左側第１ランド１２ａ及び右側第１ランド１２ｂのそれぞれは、図示を省略したコンタクトビアをそれぞれ介して主基板８１に集積化された主基板回路に電気的に独立して接続されている。

リペアバンプ（２１，２２，２３）及びリペアバンプ４１のそれぞれは、接続面に垂直な壁状のリペア側曲面を有する矩形の箱状であり、多層配線絶縁層２０の下面に露出した左側第２ランド１９ａ及び右側第２ランド１９ｂに箱の底面（図２１において天井側）を接している。左側第２ランド１９ａ及び右側第２ランド１９ｂのそれぞれは多層配線絶縁層２０中の配線に図示を省略したコンタクトビアを介してそれぞれ独立して接続され、多層配線絶縁層２０中の配線は、それぞれ個別に搭載素子Ｘ_ijに設けられた搭載素子側回路に電気的に接続されているので、リペアバンプ（２１，２２，２３）は左側第２ランド１９ａを介して、リペアバンプ４１は右側第２ランド１９ｂを介して、搭載素子側回路にそれぞれ独立して接続される。親バンプ１１の基体側曲面とリペアバンプ（２１，２２，２３）のリペア側曲面は４つの交点で交わり、親バンプ（３１，３２，３３）の基体側曲面とリペアバンプ４１のリペア側曲面は４つの交点で交わる。

図２１に示すリペアバンプ（２１，２２，２３）は、箱状の最外層２１、中間層２２，最内層２３からなる３層構造であり、中間層２２の硬度は、最外層２１及び最内層２３の硬度、並びに親バンプ１１の硬度より高い。親バンプ（３１，３２，３３）は、箱状の最外層3１、中間層３２，最内層３３からなる３層構造であり、中間層３２の硬度は、最外層３１及び最内層３３の硬度、並びにリペアバンプ４１の硬度より高い。親バンプ１１、親バンプ（３１，３２，３３）、リペアバンプ（２１，２２，２３）及びリペアバンプ４１の導電体には、第１実施形態で説明したような金属や合金による高硬度導電体と低高度導電体の組み合わせが使用可能である。図２１に示すように、、親バンプ１１とリペアバンプ（２１，２２，２３）によって左側のバンプ接続体Ｂ_uvが構成され、親バンプ（３１，３２，３３）とリペアバンプ４１によって右側のバンプ接続体Ｂ_uvが構成される。

図２１に示す左側のバンプ接続体Ｂ_uvでは、リペアバンプ（２１，２２，２３）の中間層２２に、親バンプ１１に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手の親バンプ１１に切れ込みが入り食い込むようにして固相拡散接合をなしている。右側のバンプ接続体Ｂ_uvでは、親バンプ（３１，３２，３３）の中間層３２に、リペアバンプ４１に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手のリペアバンプ４１に切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、相対的に硬い中間層２２及び中間層３２がナイフ・エッジのような深い切れ込みを相手の親バンプ１１又はリペアバンプ４１に構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもリペアバンプ（２１，２２，２３）と親バンプ１１との固相拡散接合及びリペアバンプ４１と親バンプ（３１，３２，３３）との固相拡散接合ができるようになる。他は既に説明した第１実施形態に係る積層型半導体装置と同様であるので重複した説明を省略する。第２〜第４実施形態に係る積層型半導体装置に関しても、図２１に示したような基体１側の親バンプに硬度の高い導電体領域を用いる構造と搭載部品２側のリペアバンプに硬度の高い導電体領域を用いる構造とが混在した構造にしてもよい。

更に、図２２にその一部の構造を示すように、図１９（ｂ）に示した構造と図２０（ｂ）に示した構造を同一バンプ内で混在させて構造でもよい。図２２に示す基体１は、主基板８１と、主基板８１の上面に設けられたフィールド絶縁膜８２と、フィールド絶縁膜８２の上面に選択的に設けられた第１ランド１２と、第１ランド１２の上面に設けられたハイブリッド型親バンプ（３１，３２，３３）により構成されている。一方、搭載部品２は、搭載素子Ｘ_ijと、搭載素子Ｘ_ijの下面に設けられた多層配線絶縁層２０と、多層配線絶縁層２０の下面に選択的に設けられた第２ランド１９と、第２ランド１９の下面に設けられたハイブリッド型リペアバンプ（２１，２２，２３）で構成されている。

主基板８１は、基板搭載面と、この基板搭載面に対向する基体裏面を有する平行平板状であり主基板回路を設けている。搭載素子Ｘ_ijは、接続面と、この接続面に対向する接続反対面を有する平行平板状であり、搭載素子側回路を設け、主基板８１の基板搭載面に接続面を対峙させている構造を例示的に示しているが搭載素子Ｘ_ijの形状は平行平板状に限定されるものではない。例えば、搭載素子がＬＥＤチップ等の個別素子である場合は砲弾状の構造でもよい。ハイブリッド型親バンプ（３１，３２，３３）は主基板８１の基板搭載面に垂直な壁状の基体側曲面を有する矩形の箱状である。ハイブリッド型親バンプ（３１，３２，３３）はフィールド絶縁膜８２の上面に露出した第１ランド１２に箱の底面を接し、第１ランド１２はフィールド絶縁膜８２の上面に設けられている。第１ランド１２は、図示を省略したコンタクトビアを介して主基板８１に集積化された主基板回路に電気的に接続されている。

ハイブリッド型リペアバンプ（２１，２２，２３）は、接続面に垂直な壁状のリペア側曲面を有する矩形の箱状であり、多層配線絶縁層２０の下面に露出した第２ランド１９に箱の底面（図２２において天井側）を接している。第２ランド１９は多層配線絶縁層２０中の配線に図示を省略したコンタクトビアを介して接続され、多層配線絶縁層２０中の配線は搭載素子Ｘ_ijに設けられた搭載素子側回路に電気的に接続されているので、ハイブリッド型リペアバンプ（２１，２２，２３）は第２ランド１９を介して、搭載素子側回路に接続される。ハイブリッド型リペアバンプ（２１，２２，２３）のリペア側曲面とハイブリッド型親バンプ（３１，３２，３３）の基体側曲面とは４つの交点で交わる。

図２２に示すハイブリッド型リペアバンプ（２１，２２，２３）の左側は最外層２１、中間層２２，最内層２３からなる３層構造であるが、右側は中間層２２がない２層構造である。ハイブリッド型親バンプ（３１，３２，３３）の右側は、最外層3１、中間層３２，最内層３３からなる３層構造であるが、左側は中間層３２がない２層構造である。ハイブリッド型リペアバンプ（２１，２２，２３）の中間層２２の硬度は、最外層２１及び最内層２３の硬度、並びにハイブリッド型親バンプ（３１，３２，３３）の最外層3１及び最内層３３よりも高い。ハイブリッド型親バンプ（３１，３２，３３）の中間層３２の硬度は、最外層３１及び最内層３３の硬度、並びにハイブリッド型リペアバンプ（２１，２２，２３）の最外層２１及び最内層２３の硬度より高い。ハイブリッド型親バンプ（３１，３２，３３）及びハイブリッド型リペアバンプ（２１，２２，２３）の導電体には、第１実施形態で説明したような金属や合金による高硬度導電体と低高度導電体の組み合わせが使用可能である。

図２２に示す左側の領域においては、ハイブリッド型リペアバンプ（２１，２２，２３）の中間層２２に、対向するハイブリッド型親バンプ（３１，３２，３３）の左側に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、ハイブリッド型親バンプ（３１，３２，３３）の左側に切れ込みが入り食い込むようにして固相拡散接合をなしている。図２２に示す右側の領域においては、ハイブリッド型親バンプ（３１，３２，３３）の中間層３２に、対向するハイブリッド型リペアバンプ（２１，２２，２３）の右側に使う金属より硬度の高い材料を入れ、接合時に加える圧力により、相手のハイブリッド型リペアバンプ（２１，２２，２３）のに切れ込みが入り食い込むようにして固相拡散接合をなしている。即ち、相対的に硬い中間層２２及び中間層３２がナイフ・エッジのような深い切れ込みを相手のハイブリッド型親バンプ（３１，３２，３３）又はハイブリッド型リペアバンプ（２１，２２，２３）の相対的に硬度の低い領域に構成して固相拡散接合をなすため、変形する領域は小さいが清浄面どうしの接触面積が大きくとれる。

切れ込みによる固相拡散接合の構造にすることによりバンプ全体の変形量は従来の同等硬度接合型バンプより小さいが、清浄な金属同士の固相拡散接合部分の面積が大きくなる。低温でもハイブリッド型リペアバンプ（２１，２２，２３）とハイブリッド型親バンプ（３１，３２，３３）との固相拡散接合ができるようになる。他は既に説明した第１実施形態に係る積層型半導体装置と同様であるので重複した説明を省略する。第２〜第４実施形態に係る積層型半導体装置に関しても、図１３及び図１６に示した構造以外の構造であれば、即ち、リペアバンプと親バンプの交点が２以上生じる構造の場合であれば、図２２に示したような基体１側の親バンプに硬度の高い導電体領域を用いる構造と搭載部品２側のリペアバンプに硬度の高い導電体領域を用いる構造とが同一バンプ内で混在した構造を採用可能である。

本発明の第１〜第４実施形態に係る積層型半導体装置として、大口径の主基板８１がフォトダイオード等の検出素子を画素としてマトリクス状に配置した検出器基板であり、搭載素子Ｘ_ijが各画素からの信号を読み出す読出回路搭載素子（読出チップ）側回路を集積化した半導体集積回路チップである場合を主に例示的に説明したが、本発明の積層型半導体装置は固体撮像装置やマイクロＬＥＤディスプレイに限定されるものではない。例えば、主基板８１をＤＲＡＭやＳＲＡＭ等のメインメモリとし、このメインメモリの上にＡＬＵを集積化した搭載素子Ｘ_ijを搭載して積層型半導体装置を構成してもよい。メインメモリの分割された領域に、ＡＬＵを等集積化した搭載素子Ｘ_ijを搭載すれば、メインメモリの分割されたブロックのそれぞれからの信号を、搭載素子Ｘ_ijが並列処理やパイプライン処理する並列計算機が実現できる。

このように、上記の第１〜第４実施形態において説明した技術内容は例示に過ぎず、第１〜第４実施形態の各構成を任意に応用した構成等に適用できる。よって、本発明は第１〜第４実施形態に係る積層型半導体装置では記載していない様々な第１〜第４実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当と解釈できる技術的事項であれば、特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…基体、２…搭載部品、１１，１４ａ，１４ｂ，１５，１６…親バンプ、１２，１２ａ，１２ｂ…第１ランド、１９，１９ａ，１９ｂ…第２ランド、２０…多層配線絶縁層、２１，３１…最外層、２２，３２…中間層、２３，３３…最内層、２５…中間層、２７…低硬度層（第１層）、２８…中間層（第２層：高硬度層）、２９…第３層、４１…リペアバンプ、８１…主基板、８２…フィールド絶縁膜、Ｂ₁₁，Ｂ₁₂，Ｂ₁₃，Ｂ₂₁，Ｂ₂₂，Ｂ₂₃，Ｂ_uv…バンプ接続体、Ｘ₂₁，Ｘ₂₂，Ｘ_2m、Ｘ_ij，Ｘ_st，Ｘ_xy…搭載素子

Claims (5)

1. 基板搭載面、該基板搭載面に対向する基体裏面を有し、主基板回路を設けた主基板と、
   搭載素子側回路及び前記基板搭載面に対峙した接続面を有する搭載素子と、
   前記基板搭載面に設けられ、前記基板搭載面に垂直な壁状の基体側曲面を有し、前記主基板回路に電気的に接続された親バンプと、
   前記接続面に設けられ、前記接続面に垂直な壁状のリペア側曲面を有し前記搭載素子側回路に電気的に接続されたリペアバンプであって、前記接続面の法線方向から見た平面パターンにおける前記基体側曲面と前記リペア側曲面の交点において、前記親バンプと互いに食い込み合うリペアバンプと、
   を備え、前記互いに食い込み合った前記基体側曲面と前記リペア側曲面の交点と該交点の近傍の空間内に硬度の異なる導電体が不均一に含まれていることを特徴とする積層型半導体装置。
2. 前記基体側曲面と前記リペア側曲面の少なくとも一方は、互いに硬度の異なる２層以上の導電体層の積層構造を含むことを特徴とする請求項１に記載の積層型半導体装置。
3. 基板搭載面、該基板搭載面に対向する基体裏面を有し、主基板回路を設けた主基板と、前記基板搭載面に設けられ、前記基板搭載面に垂直な壁状の基体側曲面を有し、前記主基板回路に電気的に接続された親バンプとを有する基体に搭載される搭載部品であって、
   搭載素子側回路及び前記基板搭載面に対峙した接続面を有する搭載素子と、
   前記接続面に設けられた接続面に垂直な壁状のリペア側曲面を有し前記搭載素子側回路に電気的に接続されたリペアバンプであって、前記接続面に垂直方向から見た平面パターンにおける前記基体側曲面と前記リペア側曲面の交点において、前記親バンプと互いに食い込み合うリペアバンプと、
   を備え、前記基体側曲面と前記リペア側曲面の交点において、前記リペアバンプに前記親バンプよりも硬度の高い導電体が含まれていることを特徴とする搭載部品。
4. 接続面及び搭載素子側回路を設けた搭載素子と、前記接続面に設けられ、前記接続面に垂直な壁状のリペア側曲面を有し前記搭載素子側回路に電気的に接続されたリペアバンプとを有する搭載部品を搭載する基体であって、
   前記接続面に対向して前記搭載部品を搭載する基板搭載面、該基板搭載面に対向する基体裏面を有し、主基板回路を設けた主基板と、
   前記基板搭載面に設けられ、前記基板搭載面に垂直な壁状の基体側曲面を有し、前記主基板回路に電気的に接続された親バンプであって、前記基板搭載面の法線方向から見た平面パターンにおける前記基体側曲面と前記リペア側曲面の交点において、前記リペアバンプと互いに食い込み合う親バンプと、
   を備え、前記基体側曲面と前記リペア側曲面の交点において、前記親バンプに前記リペアバンプよりも硬度の高い導電体が含まれていることを特徴とする基体。
5. 基板搭載面、該基板搭載面に対向する基体裏面を有し主基板回路を設けた主基板と、接続面及び搭載素子側回路を有する搭載素子とを互いに結合し、前記主基板回路と前記搭載素子側回路を電気的に接続するバンプ接続体であって、
   前記基板搭載面に設けられ、前記基板搭載面に垂直な壁状の基体側曲面を有し、前記主基板回路に電気的に接続された親バンプと、
   前記接続面に設けられ、前記接続面に垂直な壁状のリペア側曲面を有し前記搭載素子側回路に電気的に接続されたリペアバンプであって、前記接続面の法線方向から見た平面パターンにおける前記基体側曲面と前記リペア側曲面の交点において、前記親バンプと互いに食い込み合うリペアバンプと、
   を備え、前記互いに食い込み合った前記基体側曲面と前記リペア側曲面の交点と該交点の近傍の空間内に硬度の異なる導電体が不均一に含まれていることを特徴とするバンプ接続体。
   

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