CN113809104A - 层叠型半导体装置、承载部件组、基体及凸块连接体 - Google Patents

层叠型半导体装置、承载部件组、基体及凸块连接体 Download PDF

Info

Publication number
CN113809104A
CN113809104A CN202011354233.3A CN202011354233A CN113809104A CN 113809104 A CN113809104 A CN 113809104A CN 202011354233 A CN202011354233 A CN 202011354233A CN 113809104 A CN113809104 A CN 113809104A
Authority
CN
China
Prior art keywords
bump
repair
carrier
substrate
bumps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011354233.3A
Other languages
English (en)
Inventor
元吉真
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Northeast Micro Technology Co ltd
Tohoku Microtec Co Ltd
Original Assignee
Northeast Micro Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northeast Micro Technology Co ltd filed Critical Northeast Micro Technology Co ltd
Publication of CN113809104A publication Critical patent/CN113809104A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/98—Methods for disconnecting semiconductor or solid-state bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13011—Shape comprising apertures or cavities, e.g. hollow bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13017—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/13078—Plural core members being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13178—Iridium [Ir] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/13187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13566—Both on and outside the bonding interface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/16013—Structure relative to the bonding area, e.g. bond pad the bump connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16058—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81194—Lateral distribution of the bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/8182—Diffusion bonding
    • H01L2224/8183—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本申请提供层叠型半导体装置、承载部件组、基体及凸块连接体，容易进行承载的承载元件的修复处理，可进行多次修复处理，缩短制造时间，防止资源浪费。具备：主基板(81)，具有基板承载面和与该基板承载面相对的基体背面；承载元件(Xij)，具有承载元件侧电路和面向基板承载面的连接面；母凸块(11)，设置于基板承载面，具有与基板承载面垂直的壁状的基体侧曲面；及修复凸块(21、22、23)，设置于连接面，具有与连接面垂直的壁状的修复侧曲面，在从连接面的法线方向观察到的平面图案中的基体侧曲面与修复侧曲面的交点处与母凸块彼此相互咬入。在基体侧曲面与修复侧曲面的交点处，母凸块和修复凸块中任一方含有硬度比剩余部分高的导电体。

Description

层叠型半导体装置、承载部件组、基体及凸块连接体
技术领域
本发明涉及层叠型半导体装置、总数内的至少一部分数量用于该层叠型半导体装置的承载部件组、以及用于层叠型半导体装置的基体及凸块连接体，特别涉及大直径的主基板和对无法正常工作的承载部件进行筛选以仅将正常工作的多个承载芯片承载于该主基板上的不合格品修复技术。
背景技术
专利文献1公开了一种放射线二维检测器，该放射线二维检测器具有：有源矩阵基板，其包含像素电极；以及对置基板，其通过与各像素电极连接的导电性凸块而贴合于有源矩阵基板。在这样的倒装芯片接合中，存在如下问题：当像素电极的节距细微时，不易通过均匀的凸块进行连接。与此相对地，专利文献2公开了一种固体检测器，该固体检测器通过将作为承载芯片的信号读出芯片的各像素电极与对置基板之间连接的筒状电极而能够可靠地进行连接。
然而，在大直径的主基板上承载多张小口径的承载芯片的层叠型半导体装置中，存在如下问题：若集成有细微的承载芯片侧电路的承载芯片存在不良，则层叠型半导体装置不再工作。对于用于图像传感器等的大直径的主基板而言，将检测元件作为像素而配置的主基板能够以宽松的设计规则制作，在承载芯片侧电路上也很简单，因此制造容易，发生不良的概率低。另外，即使在主基板的主基板电路、连接布线等存在不良也是随机的，在主基板的输出中几乎看不到。
另一方面，承载于大直径的主基板的承载芯片的集成度高，以远比主基板精细的设计规则制造，因此发生不良的概率高。但是，通过利用凸块等的连接将承载芯片承载于主基板进行试验，从而首先知道被集成化在承载芯片上的承载芯片侧电路的好坏。因此，在承载芯片不良率高的情况、存在块不良的情况下，成为层叠型半导体装置整体的不良，制造效率差，主基板、承载于主基板的正在正常工作的承载芯片被无端浪费。
鉴于这种情况，人们希望仅将不良的承载芯片从主基板剥离并仅将不良的承载芯片更换为其它正常工作的承载芯片。然而，在当前的技术水平下，在存在不良的情况下能够简单地仅将特定的承载芯片剥离并简单地连接其它承载芯片的凸块等是未知的。
专利文献1：国际公开第2014/006812号
专利文献2：国际公开第2017/081798号
发明内容
本发明鉴于上述问题点，其目的在于提供如下的层叠型半导体装置和至少一部分用于该层叠型半导体装置的承载部件组、以及用于层叠型半导体装置的基体和凸块连接体，其中，容易进行承载于主基板的承载元件的修复处理，且能够进行多次的修复处理，缩短制造时间，能够防止资源的浪费。
为了达到上述目的，本发明的第一方面旨在一种如下的层叠型半导体装置，其具备：(a)主基板，具有基板承载面和与该基板承载面相对的基体背面，并设置有主基板电路；(b)承载元件，具有承载元件侧电路和面向基板承载面的连接面；(c)母凸块，设置于基板承载面，具有与基板承载面垂直的壁状的基体侧曲面，并与主基板电路电连接；以及(d)修复凸块，设于连接面，具有与连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接，在从连接面的法线方向观察到的平面图案中的基体侧曲面与修复侧曲面的交点处，修复凸块与母凸块彼此相互咬入。其特征在于，在本发明的第一方面所涉及的层叠型半导体装置的彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。
本发明的第二方面涉及由作为预定而准备的多个承载部件的一组构成的承载部件组，其承载于基体，该基体具有：主基板，具有基板承载面和与该基板承载面相对的基体背面，并设置有主基板电路；以及母凸块，设置于基板承载面，具有与基板承载面垂直的壁状的基体侧曲面，并与主基板电路电连接。本发明的第二方面所涉及的承载部件组是如下的承载部件组：正常工作的一部分承载部件承载于主基板，不正常工作的另一部分承载部件将其修复为正常工作的承载部件，构成组的承载部件各自具备：承载元件，具有承载元件侧电路和面向基板承载面的连接面；以及修复凸块，设于连接面，具有与连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接，在从与连接面垂直的方向观察到的平面图案中的基体侧曲面与修复侧曲面的交点处，该修复凸块与母凸块彼此相互咬入。在构成本发明的第二方面所涉及的“承载部件组”的一组承载部件各自中，其特征在于，在基体侧曲面与修复侧曲面的交点处，修复凸块中含有硬度比母凸块的硬度高的导电体。
本发明的第三方面涉及一种基体，该基体承载承载部件，该承载部件具有：承载元件，具有连接面和承载元件侧电路；以及修复凸块，设置于连接面，具有与连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。本发明的第三方面所涉及的基体具备：主基板，具有基板承载面和与该基板承载面相对的基体背面，并设置有主基板电路，基板承载面与连接面相对，用于承载承载部件；以及母凸块，设置于基板承载面，具有与基板承载面垂直的壁状的基体侧曲面，并与主基板电路电连接，在从基板承载面的法线方向观察到的平面图案中的基体侧曲面与修复侧曲面的交点处，母凸块与修复凸块彼此相互咬入。在本发明的第三方面所涉及的基体中，其特征在于，在基体侧曲面与修复侧曲面的交点处，母凸块中含有硬度比修复凸块的硬度高的导电体。
本发明的第四方面涉及一种凸块连接体，其将主基板和承载元件相互结合，该主基板具有基板承载面和与该基板承载面相对的基体背面，并设置有主基板电路，该承载元件具有连接面和承载元件侧电路，该凸块连接体将主基板电路和承载元件侧电路电连接。本发明的第四方面所涉及的凸块连接体具备：母凸块，设置于基板承载面，具有与基板承载面垂直的壁状的基体侧曲面，并与主基板电路电连接；以及修复凸块，设置于连接面，具有与连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接，在从连接面的法线方向观察到的平面图案中的基体侧曲面与修复侧曲面的交点处，修复凸块与母凸块彼此相互咬入。在本发明的第四方面所涉及的凸块连接体中，其特征在于，彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。
发明效果
根据本发明，能够提供如下的层叠型半导体装置和至少一部分用于该层叠型半导体装置的承载部件组、以及用于层叠型半导体装置的基体和凸块连接体，其中，容易进行承载于主基板的承载元件的修复处理，且能够进行多次的修复处理，缩短制造时间，能够防止资源的浪费。
附图说明
图1是对本发明的第一实施方式所涉及的层叠型半导体装置(固体摄像装置)进行说明的平面图。
图2是从图1的II-II方向观察的剖视图。
图3A是对第一实施方式所涉及的层叠型半导体装置的凸块连接体的临时连接前的状态进行说明的从特定方向观察的示意性局部剖视图。
图3B是与图3A对应的图，是对第一实施方式所涉及的层叠型半导体装置的凸块连接体的临时连接的状态进行说明的从特定方向观察的示意性局部剖视图。
图4是说明图3A及图3B所示的剖视图的剖切面的位置和方向的平面图。
图5A是说明在第一实施方式所涉及的层叠型半导体装置的母凸块上形成的刀口状的凹痕的示意性平面图。
图5B是用于说明在第一实施方式所涉及的层叠型半导体装置的母凸块上形成的刀口状的凹痕的与图5A对应的示意性侧视图。
图6是对本发明的第一实施方式所涉及的层叠型半导体装置的母凸块与修复凸块之间的四个交点进行说明的平面图。
图7A是从图6的VIIB-VIIB方向观察到的对达到第一实施方式所涉及的层叠型半导体装置的凸块连接体的结构之前的修复凸块和母凸块分离的状态进行说明的示意性剖视图。
图7B是从图6的VIIB-VIIB方向观察到的第一实施方式所涉及的层叠型半导体装置的凸块连接体的示意性剖视图。
图8是对本发明的第一实施方式的第一变形例所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图9是对本发明的第一实施方式的第二变形例所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图10是对本发明的第二实施方式所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图11是对本发明的第二实施方式的第一变形例所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图12是对本发明的第二实施方式的第二变形例所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图13是对本发明的第三实施方式所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图14是对本发明的第三实施方式的第一变形例所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图15是对本发明的第三实施方式的第二变形例所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图16是对本发明的第四实施方式所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图17是对本发明的第四实施方式的第一变形例所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图18是对本发明的第四实施方式的第二变形例所涉及的层叠型半导体装置的修复凸块与母凸块的关系进行说明的示意性鸟瞰图。
图19A是对其它实施方式所涉及的层叠型半导体装置的凸块连接体的临时连接前的状态进行说明的局部剖视图。
图19B是对图19A所示的其它实施方式所涉及的层叠型半导体装置的凸块连接体的临时连接后的状态进行说明的示意性局部剖视图。
图20A是对又一其它实施方式所涉及的层叠型半导体装置的凸块连接体的临时连接前的状态进行说明的从特定方向观察到的示意性局部剖视图。
图20B是对图20A所示的又一其它实施方式所涉及的层叠型半导体装置的凸块连接体的临时连接后的状态进行说明的从特定方向观察到的示意性局部剖视图。
图21是对又一其它实施方式所涉及的层叠型半导体装置的凸块连接体的临时连接的状态进行说明的从特定方向观察到的示意性局部剖视图。
图22是对又一其它实施方式所涉及的层叠型半导体装置的凸块连接体的临时连接前的状态进行说明的从特定方向观察到的示意性局部剖视图。
图23是对在包含图4的剖切面IIIAd-IIIAd的位置处进行了本发明的第一实施方式所涉及的层叠型半导体装置的正式连接的工序之后去除了修复凸块的状态进行说明的SEM(扫描型电子显微镜)照片。
附图标记说明
1…基体、2…承载部件、11、14a、14b、15、16…母凸块、12、12a、12b…母凸块侧连接盘、19、19a、19b…修复凸块侧连接盘、20…多层布线绝缘层、21、31…最外层、22、32…中间层、23、33…最内层、25…中间层、27…低硬度层(第一层)、28…中间层(第二层：高硬度层)、29…第三层、41…修复凸块、81…主基板、82…场绝缘膜、B11、B12、B13、B21、B22、B23、Buv…凸块连接体、X21、X22、X2m、Xij、Xst、Xxy…承载元件
具体实施方式
以下，参照附图对本发明的第一～第四实施方式进行说明。在附图的记载中，对相同或类似的部分标注相同或类似的附图标记，并省略重复的说明。但是，附图是示意性的，厚度与平面尺寸的关系、各层的厚度的比率等有时与实际的不同。另外，在附图相互之间也可以包含尺寸的关系、比率不同的部分。另外，以下所示的第一～第四实施方式例示了用于将本发明的技术构思具体化的装置、方法，本发明的技术构思并非将构成部件的材质、形状、结构、配置等特别指定为下述内容。
另外，以下的说明中的上下等方向的定义只是为了便于说明的定义，并非限定本发明的技术构思。例如，若将对象旋转90°进行观察，则上下变换为左右来进行理解，若将对象旋转180°进行观察，则上下翻转来进行理解，这是不言而喻的。
(第一实施方式)
如图1和图2所示，本发明的第一实施方式所涉及的层叠型半导体装置呈大直径的主基板81和在作为主基板81的一个主面的基板承载面(第一主面)上承载有多个矩形的承载元件Xij(i＝1～n：j＝1～m：n，m为1以上的正整数)的层叠结构。即，第一实施方式所涉及的层叠型半导体装置也可以是n＝m＝1的1个芯片(承载元件)的层叠结构。主基板81呈基板承载面和基体背面(第二主面)平行地相对的并行平板结构。如果层叠型半导体装置是固体摄像装置，则主基板81的与基板承载面相对的基体背面(第二主面)构成如图2所示供电磁波Φx入射的输入面。另一方面，如果层叠型半导体装置是微LED显示器这样的固体显示装置，则在作为主基板81的驱动面板上以矩阵状承载数十万～数百万个LED芯片作为承载元件Xij，构成层叠结构。在主基板81的基板承载面(第一主面)上定义沿着宏观格子(第一格子)分割出的像素区域，在该像素区域中排列有构成主基板电路的检测元件阵列。
主基板81的基板承载面被分割为由网眼数比宏观格子少的基板承载格子(第二格子)定义的基板承载区域。承载元件Xij读出来自被分割出的各个基板承载区域的信号。反过来说，与承载元件Xij的排列位置对应地，主基板81的基板承载面被分割为构成网眼数少于宏观格子的p×q(p＜n，q＜m)的基板承载格子的基板承载区域。主基板81呈将主基板电路集成化的结构，例如为10cm×10cm的大小，在该结构中，将p-n二极管、n-i-n二极管、p-i-p二极管等检测元件排列于沿着宏观格子分割出的像素区域中。承载元件Xij的面积比主基板81的面积小，多个承载元件Xij在与主基板81的大小对应地由2×2～8×8等的基板承载格子定义的区域中以覆盖主基板81的大致整个面的方式排列。
在图1中，沿着最上面的承载元件X11、X12、X13、……、X1m的排列，在主基板81的周边排列有接合焊盘Pk1、Pk2、Pk3、……、Pks。若将排列有接合焊盘Pk1、Pk2、Pk3、……、Pks的主基板81的边定义为“第一边”，则沿着与第一边连续且与第一边正交的主基板81的第二边，在主基板81的周边排列有接合焊盘Pl1、Pl2、Pl3、……、Plt。沿着与第二边连续且与第二边正交的主基板81的第三边，在主基板81的周边排列有接合焊盘Pm1、Pm2、Pm3、……、Pms。沿着与第三边连续且与第三边正交的主基板81的第四边，在主基板81的周边排列有接合焊盘Pn1、Pn2、Pn3、……、Pnt。
如图2的剖视图所示，在主基板81之上形成有场绝缘膜82。在图2的剖视图中，隔着场绝缘膜82在主基板81的左端配置有承载元件X21，并示出了在承载元件X21与主基板81之间排列在网眼数与宏观格子相等的连接用格子(第三格子)的区域中的凸块连接体B11、B12、B13、……、B1p的一列的排列。在承载元件X21之上(图2中的下表面)设置有多层布线绝缘层20。在图2所示的设置于承载元件X21的多层布线绝缘层20的内部，以与设置于承载元件X21的承载元件侧电路对应的方式相互分离地埋入有上层布线层、中间层布线、下层布线等多层布线层。例如，多层布线绝缘层20可以具有：配置于作为支承基体的承载元件X21的表面(在图2中为下表面)的多个第一布线图案层、从多层布线绝缘层20的上表面向下表面方向贯通的多个贯通孔、以及配置于多层布线绝缘层20的下部的多个第二布线图案层等。“电路”是指“电流的通路”(广辞苑第四版)。一般而言，包括晶体管、二极管等有源元件、电阻、电容器、线圈等无源元件的情况较多。但是，从高频的分布常数电路的概念出发，单纯的电流通路也包含电阻、电容器、线圈，因此是电子电路(electric circuit)。因此，即使承载元件X21(更一般而言，承载元件Xij)是像构成微LED显示器的LED芯片那样的简单的二极管电路，也符合“承载元件侧电路”。关于主基板电路也是同样的，也可以是简单的二极管电路、不包含有源元件等的布线电路等。另外，设于承载元件Xij的承载元件侧电路也可以是温度传感器、发热体等简单的电阻电路，因此能够采用各种电子电路元件作为承载元件Xij。
多层布线绝缘层20可以由三层以上的多层绝缘层构成，例如也可以还具有第三布线图案层、第四布线图案层、第五布线图案层、……等。第一布线图案层与承载元件X21的排列分别电连接。多层布线绝缘层20的贯通孔将第一布线图案层与第二布线图案层之间分别电连接。在多层布线绝缘层20的第二布线图案层的下表面能够配置用于与外部电路接合的焊料凸块。
或者，也可以如SOI结构那样通过设置于多层布线绝缘层20的内部的薄膜集成电路来构成各个承载元件侧电路(信号读出电路)。在该情况下，也可以隔着层间绝缘膜通过上层布线层、中间层布线、下层布线等多层布线层在多层布线绝缘层20的内部构成由薄膜晶体管构成的开关元件、读出电容器。或者，也可以以使承载元件Xij的多层布线绝缘层20内的下层布线侧的承载元件侧电路与形成于硅(Si)基板的表面的集成电路对应、使多层布线绝缘层20内的中间层布线与层间绝缘膜中的表面布线层对应的方式来考虑图2的结构。另外，也可以将与主基板81的主基板电路的单位元件的排列对应的由读出电容器和开关元件的组构成的承载元件侧电路的单位集成化在由Si基板构成的承载元件X21的上部而构成。排列凸块连接体B11、B12、B13、……、B1p的连接用格子的网眼的节距可以与宏观格子相同，但也可以是对宏观格子进行节距转换而得到的节距。
在图2的场绝缘膜82之上，在承载元件X21的右旁配置有承载元件X22，并示出了在承载元件X22与主基板81之间排列在网眼数与宏观格子相等的连接用格子的区域中的凸块连接体B21、B22、B23、……、B2p的一列的排列。在承载元件X22的下表面，与承载元件X21同样地设置有多层布线绝缘层20。在多层布线绝缘层20的内部，以与设置于承载元件X22的承载元件侧电路对应的方式相互分离地埋入有上层布线层、中间层布线、下层布线等多层布线层。同样地，在承载元件X2(m-1)与主基板81之间，示出了排列在连接用格子的区域中的凸块连接体B(m-1)1、B(m-1)2、B(m-1)3、……、B(m-1)p的一列的排列。在承载元件X2(m-1)的下表面，与承载元件X21同样地设置有多层布线绝缘层20。在多层布线绝缘层20的内部，以与设置于承载元件X2(m-1)的承载元件侧电路对应的方式相互分离地埋入有上层布线层、中间层布线、下层布线等多层布线层。
而且，隔着场绝缘膜82在主基板81的右端侧排列有承载元件X2m，并示出了在承载元件X2m与主基板81之间排列在连接用格子的区域中的凸块连接体Bm1、Bm2、Bm3、……、Bmp的一列的排列。在承载元件X2m的下表面与承载元件X21同样地设有多层布线绝缘层20。在多层布线绝缘层20的内部，以与设置于承载元件X2m的承载元件侧电路对应的方式相互分离地埋入有上层布线层、中间层布线、下层布线等多层布线层。
即，在图2例示了一列的排列的截面结构中，示出了在承载元件Xij与主基板81之间与构成主基板电路的检测元件阵列的由宏观格子限定的配置对应地排列在连接用格子的区域中的多个凸块连接体Buv(u＝1～m，v＝1～p，m、p为2以上的正整数)，但不用说，在图2的截面以外也存在同样的结构。在图2的承载元件X21、X22、X23、……、X2m的排列的左侧示出了接合焊盘Pn(t-3)，在承载元件X21、X22、X23、……、X2m的排列的右侧示出了接合焊盘Pl4。在以下的说明中，将包括存在于图2的截面以外的其它凸块连接体在内的凸块连接体统称为“凸块连接体Buv”。凸块连接体Buv各自将在主基板81的基板承载面(第一主面)排列于沿着宏观格子分割出的像素区域中的构成主基板电路的检测元件阵列各自与对应的承载元件Xij各自相互独立地电连接。
主基板81以宽松的设计规则制作，在布局上也简单，因此制造容易，发生不良的概率低。另外，即使主基板81的主基板电路(检测元件阵列)、连接布线等存在不良也是随机的，在主基板81的输出中几乎看不到。另一方面，承载元件Xij集成度高，通过以凸块连接体Buv将承载元件Xij连接于主基板81进行试验，首先知道被集成化在承载元件Xij上的承载元件侧电路的好坏。假如在多个连接的承载元件Xij中不良率高的情况、存在块不良的情况下，导致第一实施方式所涉及的层叠型半导体装置的不良。另一方面，在微LED显示器中，在驱动面板上层叠多达数十万～数百万个的大量的LED芯片，因此存在大量的LED芯片中混有不合格品的概率。为此，在将各承载元件Xij临时连接于主基板81而被集成化在特定的承载元件Xst上的承载元件侧电路存在不良的情况下，需要进行将该承载元件Xst剥离并临时连接其它的承载元件Xxy来确认是否没有问题的修复作业。由于预定了修复作业，因此承载元件Xij的数量准备得比在主基板81上定义的基板承载格子的网眼数多。
需要说明的是，凸块连接体Buv的详细情况参照图3A、图3B～图7B等在后面叙述。凸块连接体Buv被配置为，将来自被集成化在主基板81上的主基板电路的信号独立地传递到分别被集成化在承载元件Xij上的承载元件侧电路。如果第一实施方式所涉及的层叠型半导体装置是固体摄像装置，则在主基板81的基板承载面(第一主面)上排列的构成主基板电路的检测元件阵列的排列与图像传感器(层叠型半导体装置)的像素的配置对应，但如果是微LED显示器，则与LED芯片的排列对应。另外，如果是温度传感器阵列，则与温度传感器的排列对应。在为固体摄像装置的情况下，承载元件Xij的承载元件侧电路(信号读出电路)各自具备开关元件Qij、缓冲放大器等有源元件电路。承载元件Xij分别读出来自排列于主基板81的基板承载面的对应的分割部位上的像素的宏观格子的信号。
在以下的第一实施方式的说明中，主基板81的材料、用途没有限制。即，如果第一实施方式所涉及的层叠型半导体装置是固体摄像装置，则通过使主基板81为硅(Si)，从而第一实施方式所涉及的层叠型半导体装置作为固体摄像装置适合作为可见光的波长区域的图像传感器。另外，在第一实施方式所涉及的层叠型半导体装置是固体摄像装置的情况下，如果是排列于主基板81的构成主基板电路的单位元件(检测元件)由碲化镉(CdTe)、碲化锌(ZnTe)、碲化镉锌(Cd1-xZnxTe)、砷化镓(GaAs)等化合物半导体构成的情况，则适合作为放射线图像传感器。另外，如果将碲镉汞(Hg1-xCdxTe)或锑化铟(InSb)等半金属或锗(Ge)等红外线检测元件排列于主基板81，则成为红外线图像传感器。因此，本发明的第一实施方式所涉及的层叠型半导体装置能够应用于例如具有各种波长的电磁波的图像传感器，但并不限定于固体摄像装置(图像传感器)。
在第一实施方式所涉及的层叠型半导体装置为固体摄像装置的情况下，从各个主基板电路的场绝缘膜82的开口部(接触孔)读出信号，该信号是在主基板81的内部在沿着宏观格子分割出的像素区域中配置的主基板电路的单位元件的载流子生成层中生成为电子空穴对的载流子。如图3A及图3B所示，场绝缘膜82之下的主基板81的区域形成输出与接收到的电磁波的量相应的信号的一个像素量的检测要素。如果第一实施方式所涉及的层叠型半导体装置为固体摄像装置，则设置于场绝缘膜82中的开口部(接触孔)在承载元件Xij的下表面相互分离地呈二维排列，从埋入场绝缘膜82内部的输出电极读出表示在主基板81中生成的载流子的信号。由此，主基板81作为用于检测电磁波的检测基板发挥功能，设置在场绝缘膜82中的开口部的母凸块侧连接盘(表面电极)作为输出每个主基板电路(像素)的载流子信号的主基板电路的输出电极发挥功能。
主基板81在构成主基板电路的单位元件(检测元件)的一个电极露出的基板承载面(第一主面)将构成与主基板电路的像素阵列的排列对应的凸块连接体Buv中各个凸块连接体的母凸块(第一凸块)11排列在连接用格子的区域。母凸块11是具有与主基板81的基板承载面垂直的壁状的基体侧曲面的矩形的箱状。由于是矩形的箱状，因此基体侧曲面为平板状，但在数学上直线为曲率半径无限大的曲线，因此，在本说明书中平板状的壁也称为“曲面”。如图3A和图3B等所示，母凸块11的底部经由接触通孔(通孔插塞)17与表面电极(母凸块侧连接盘)12电连接，进而与被集成化在主基板81上的主基板电路电连接。如图3A和图3B等所例示的，接触通孔17和母凸块侧连接盘12被埋入配置于主基板81上的场绝缘膜82中。接触通孔17如图4所示设置在母凸块11的底部的中央。如图3A和图3B等所示，接触通孔17设置于在母凸块11的底部的正下方的场绝缘膜82以露出母凸块侧连接盘12的上表面的一部分的方式开孔的接触孔(导通孔)的内部，将母凸块11的底部与母凸块侧连接盘12金属学地连接。接触通孔17形成为沿着接触孔的侧壁的薄膜，呈在彼此相对的侧壁与侧壁之间存在空洞部的箱状的结构。接触通孔17也可以使用与母凸块11相同的金属，以与母凸块11连续的一体结构构成。但是，图3A以及图3B等是例示，接触通孔17也可以是作为完全填埋设置于母凸块11的底部的正下方的接触孔的栓(通孔插塞)的形态而不存在空洞部的方式。而且，图3A以及图3B等是例示，母凸块侧连接盘12也可以是埋入到场绝缘膜82中的多层布线结构的最上层。如图3A所示，通过主基板81、场绝缘膜82及母凸块11构成“基体1”，该“基体1”为第一实施方式所涉及的层叠型半导体装置的要素。
另一方面，关于图3A所示的承载元件Xij例示了如下情况：将承载元件Xij的表面(图3A中的下表面)作为连接面(读出电路主面)并由该连接面和与连接面相对的连接相反面形成平行平板结构，但不限定于平行平板结构。例如，如果承载元件Xij是炮弹型的LED元件，则承载元件Xij不是平行平板结构。与连接面相对的连接相反面可以是鱼糕状或圆顶状，也可以呈复杂的曲面。例如，承载元件Xij由将半导体集成电路设置为承载基板侧电路的半导体基板构成，该情况为一例，但也可以是具有LED芯片这样的简单的电子电路作为承载基板侧电路的情况。为了便于说明，在第一实施方式所涉及的层叠型半导体装置中，用如下情况例示性地进行说明：将半导体基板作为支承基体，并如图3A所示由该半导体基板和配置在半导体基板之上的多层布线绝缘层20形成复合结构。在承载元件Xij的连接面之上的多层布线绝缘层20之上如图3A、图3B～图7B等所示设置有修复凸块(21、22、23)，该修复凸块(21、22、23)具有与连接面垂直的壁状的修复侧曲面且与承载元件侧电路电连接。如图3A所示，通过承载元件Xij、多层布线绝缘层20及修复凸块(21、22、23)来构成“承载部件2”，该“承载部件2”为第一实施方式所涉及的层叠型半导体装置的要素，由多个该承载部件2形成承载部件组。修复凸块(21、22、23)经由被埋入多层布线绝缘层20的修复凸块侧连接盘(省略图示)与设置于承载元件Xij的承载元件侧电路电连接。经由被埋入多层布线绝缘层20的表面布线(修复凸块侧连接盘)与设置于承载元件Xij的承载元件侧电路电连接。虽然省略了图示，但修复凸块(21、22、23)的顶部经由接触通孔(通孔插塞)与修复凸块侧连接盘(表面电极)电连接，进而与设置于承载元件Xij的承载元件侧电路电连接。修复侧的接触通孔和修复凸块侧连接盘分别埋入配置于承载元件Xij的下表面之上的多层布线绝缘层20中。修复侧的接触通孔也在修复凸块(21、22、23)的顶部的中央设置于在修复凸块(21、22、23)的顶部的正上方的多层布线绝缘层20以露出修复凸块侧连接盘的上表面的一部分的方式开孔的接触孔的内部，将修复凸块(21、22、23)的顶部与修复凸块侧连接盘金属学地连接。修复侧的接触通孔形成为沿着接触孔的侧壁的薄膜，呈在彼此相对的侧壁与侧壁之间存在空洞部的箱状的结构，也可以使用与修复凸块(21、22、23)相同的金属，以与修复凸块(21、22、23)连续的一体结构构成。但是，修复侧的接触通孔也可以是作为完全填埋设置于修复凸块(21、22、23)的顶部的正上方的接触孔的通孔插塞的形态而不存在空洞部的方式。而且，修复凸块侧连接盘也可以是埋入多层布线绝缘层20中的多层布线结构的最上层。在图4所示的从连接面的法线方向观察到的平面图案(planar pattern)中，基体侧曲面和修复侧曲面在四个交点处相交。基体侧曲面和修复侧曲面均为矩形形状，但如上所述，在数学上直线是曲率半径无限大的曲线，因此平板状的壁也是“曲面”的一种类型。需要指出，在第一实施方式所涉及的层叠型半导体装置中，在通过临时连接修复不进行正常工作的承载元件Xij的筛选后进行“正式连接”。即，进行了“正式连接”之后的实际的产品阶段的凸块连接体Buv如图23所例示的那样是母凸块11和修复凸块(21、22、23)呈相互无序且不规则(不定形)的碎片状地被拢进的结构，失去了接合前的拓扑的平面形态，因此成为具有多个曲率半径的多种多样的曲面。图23是在进行第一实施方式所涉及的层叠型半导体装置的正式连接的工序之后强行去除修复凸块来观察母凸块11的形状的变化的SEM照片。在进行了正式连接之后强行去除了修复凸块的状况下，在配置于包含图4的剖切面IIIAd-IIIAd的位置的母凸块11的一部分残留有修复凸块(21、22、23)的残渣，但失去了如图3A所示的接合前的拓扑。
正如由图3A、图3B～图7B等所知的，修复凸块(21、22、23)是由箱状的最外层21、中间层22、最内层23构成的三层结构。中间层22的硬度是比最外层21和最内层23的硬度高的值。最外层21和最内层23的硬度是与母凸块11的硬度相同的程度。即，中间层22的硬度比母凸块11的硬度高。例如，在使用金(Au)作为母凸块11和修复凸块(21、22、23)的最外层21及最内层23的导电体的情况下，作为中间层22的导电体，能够使用钴(Co)、镍(Ni)、铱(Ir)、铬(Cr)、钨(W)、钛(Ti)、钛钨(TiW)、氧化铝(Al2O3)、硅(Si)等硬度比Au高2倍以上的金属或化合物。例如，若将Ti选择为中间层22，则修复凸块(21、22、23)的侧壁成为Au/Ti/Au这样的三层结构。或者，即使使用Au-Co、Au-Ni、Au-Ir、Au-Cr、Au-W、Au-Ti、Au-Si等合金或混合物作为中间层22的导电体，也能够实现比Au高2倍以上的硬度。也可以是选自Co、Ni、Ir、Cr、W、Ti、Si等中的两种以上的材料与Au小于75％的合金即三元合金、四元合金等。为了发挥Au的高电导率性，优选Au为70％以上的合金。另一方面，为了发挥Co、Ni、Ir、Cr、W、Ti、Si等的高硬度性，优选Au小于30％的合金。
虽然也依赖于组成，但一般而言，金属通过合金化而硬度会增大。单质Au的维氏硬度为25Hv左右，而含有20％锡(Sn)的Au-20Sn合金的维氏硬度为118Hv左右，含有12％锗(Ge)的Au-12Ge合金的维氏硬度为108Hv左右，因此分别为单质Au的4.7倍、4.3倍的硬度，Au-Sn合金、Au-Ge合金也能够作为中间层22的导电体来使用。含有3.15％的硅(Si)的Au-3.15Si合金的维氏硬度为86Hv左右，因此其为单质Au的3.4倍的硬度，能够作为中间层22的导电体来使用。另一方面，含有90％Sn的Au-90Sn合金的维氏硬度由于Sn的低硬度性显著而为16Hv左右，低于单质Au的维氏硬度，作为中间层22的导电体是不合适的。Au-90Sn合金可以作为母凸块11以及修复凸块(21、22、23)的最外层21和最内层23的导电体来使用。作为母凸块11以及修复凸块(21、22、23)的最外层21和最内层23的导电体，除了Au-90Sn合金以外，也可以使用含有小于30％的Au的Au-锡(Sn)、Au-铅(Pb)、Au-锌(Zn)等合金。
作为选择了这样的硬度不同的导电体的组合的结果，如图4所示，在母凸块11与修复凸块(21、22、23)相交的基体侧曲面与修复侧曲面的四个交点处，修复凸块(21、22、23)的中间层22的硬度比母凸块11的硬度高，因此，如图3B所示，修复凸块(21、22、23)咬入(bite)母凸块11的内部而形成固相扩散接合。即，在基体侧曲面与修复侧曲面的交点处，在母凸块11和修复凸块(21、22、23)中的任意一方含有硬度比剩余部分高的导电体。通过母凸块11和修复凸块(21、22、23)如图3B所示构成凸块连接体Buv，该凸块连接体Buv为第一实施方式所涉及的层叠型半导体装置的要素。
在第一实施方式所涉及的层叠型半导体装置的凸块连接体Buv中，在三层结构的箱状的修复凸块(21、22、23)的结构的中间层22中加入硬度比母凸块11所使用的金属的硬度高的材料，通过接合时施加的压力，如图5A及图5B所示，在对方的母凸块11上咬入形成凹痕13a、13b、13c、13d，形成固相扩散接合。即，硬度高的中间层22切出图5B所示的刀口样的深的凹痕13a、13b而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为图3B所示那样的基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属(clean metal)彼此的固相扩散接合部分的面积增大。即使在低温下也能够进行修复凸块(21、22、23)与母凸块11的固相扩散接合。
如上所述，根据用途，存在承载元件Xij集成度高的情况。在集成度高的结构的情况下，通过凸块连接体Buv将承载元件Xij连接于主基板81进行试验，从而首先知道设置于承载元件Xij的承载元件侧电路的好坏。另一方面，在像微LED显示器这样的情况下，在作为驱动面板的主基板81上层叠多达数十万～数百万个的大量的LED芯片。该LED芯片由于对亮度等有严格的规格要求，因此存在大量的LED芯片中混有不合格品的情况。如果在设置于特定的承载元件Xst的承载元件侧电路中存在不良，则图1及图2所示的第一实施方式所涉及的层叠型半导体装置整体成为不良。因此，需要将各承载元件Xij临时连接于主基板81来确认设置于特定的承载元件Xst的承载元件侧电路是否存在不良。为此，第一实施方式所涉及的层叠型半导体装置的凸块连接体Buv使如图3A及图3B所示将底部与被埋入场绝缘膜82的母凸块侧连接盘(表面电极)接合的母凸块11和将底面与被埋入多层布线绝缘层20的表面布线(修复凸块侧连接盘)接合的修复凸块(21、22、23)相互接触来进行临时连接。需要注意的是，母凸块侧连接盘、修复凸块侧连接盘也可以是如后面使用图19A和图19B等所描述的那样从场绝缘膜82、多层布线绝缘层20露出的结构。
关于第一实施方式所涉及的层叠型半导体装置的凸块连接体Buv，由于以比较小的压力将修复凸块(21、22、23)与母凸块11压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够从构成组的多个承载部件2中更换(修复处理)为其它的承载部件2而再次进行临时连接。如果基于修复后的再次临时连接的电气评估合格，则能够进行进入到正式连接的接合的筛选的处理。需要注意的是，在第一实施方式所涉及的层叠型半导体装置中，也可以在作为修复凸块(21、22、23)的一部分的中间层22中加入与进行凸块接合的母凸块11的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，该化合物起到使对方的母凸块11的金属局部地大幅变形或产生龟裂的作用。在将硬度相同或同等的侧壁(sidewall)接合的情况下，在一次的临时接合中，修复凸块和母凸块两者被相当大地压塌而变形。但是，仅靠该变形，洁净的金(clean gold)的露出面积不大，从而会马上剥离。另一方面，通过使修复凸块(21、22、23)的中间层22为硬度比其它部分硬的材料，并使修复凸块(21、22、23)的最外层21和最内层23的厚度变薄，从而硬的材料如刀那样咬入对方的侧壁，露出面积增加，在临时接合后不易剥离。由于在临时接合后不易剥离，因此起到能够增加修复次数的显著效果。
另一方面，通过对母凸块11与修复凸块(21、22、23)临时连接或再次临时连接的状态下的承载元件Xij的动作进行确认的筛选而确认了承载元件Xij的正常工作的情况下，进一步增大将承载元件Xij压向主基板81的力，进一步缩短承载元件Xij与主基板81的间隔。当将承载元件Xij压向主基板81的力进一步增大时，承载元件Xij与主基板81被正式连接。在母凸块11与修复凸块(21、22、23)的正式连接时，母凸块11的垂直侧壁部由于按压而进一步变形，修复凸块(21、22、23)的下端侧的顶部与母凸块11的底部金属学地相接合。主基板81与承载元件Xij的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体Buv的高度比图3A及图3B所示的临时连接时的凸块连接体Buv的高度低，并且母凸块11和修复凸块(21、22、23)成为图23所示那样的相互无序且碎片状地被拢进的结构，失去箱状的形态。在被无序地拢进的混乱状态下，构成中间层22的硬度高的导电体的图案的碎片性残渣在歪斜的箱状的痕迹中沿着不规则形状不均匀地分布在凸块连接体Buv的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。如已经说明的那样，图23示出了在进行了第一实施方式所涉及的层叠型半导体装置的正式连接的工序之后强行去除了修复凸块(21、22、23)后的母凸块11侧的结构，但在母凸块11的局部残留有修复凸块(21、22、23)的残渣。从图23所示的SEM照片可知，如图3A所示的接合前的母凸块11的拓扑丧失。在图23的中央沿水平方向示出剖切面IIIAd-IIIAd(参照图4。)，在作为剖切面IIIAd-IIIAd的位置的中央观察到与接触通孔17对应的孔。
通过正式连接，构成承载元件Xij的承载元件侧电路(信号读出电路)经由被埋入多层布线绝缘层20的表面布线(修复凸块侧连接盘)与修复凸块(21、22、23)连接，修复凸块(21、22、23)与母凸块11金属学地连接，进而该承载元件侧电路经由被埋入场绝缘膜82的表面布线(母凸块侧连接盘)而与主基板81的主基板电路电连接。即，设置有主基板电路的主基板81和设置有承载元件侧电路的承载元件Xij通过凸块连接体电连接，由此构成如图3B所示的第一实施方式所涉及的层叠型半导体装置。该层叠型半导体装置由基体1和承载部件2构成，该基体1包括主基板81、场绝缘膜82及母凸块11，该承载部件2包括承载元件Xij、多层布线绝缘层20及修复凸块(21、22、23)。需要说明的是，承载于层叠型半导体装置的承载部件2的数量从构成组的承载部件2的总数的一部分中选择，假设构成组的承载部件2全部都在正常工作，一部分承载部件2剩下而不承载于基体1。
第一实施方式所涉及的层叠型半导体装置的承载部件2可以为通过构成承载元件Xij的Si基板的表面的集成电路来构成承载元件侧电路(信号读出电路)的情况，也可以为通过上层布线层、中间层布线、下层布线等多层布线层来构成承载元件侧电路(信号读出电路)的情况，或者，还可以为除此以外的包括LED元件等单独元件的简单结构的情况。构成承载部件2的修复凸块(21、22、23)经由被埋入多层布线绝缘层20的表面布线(修复凸块侧连接盘)与承载元件侧电路连接，承载元件侧电路经由修复凸块(21、22、23)与基体1的母凸块11金属学地连接。母凸块11经由被埋入场绝缘膜82的表面布线(母凸块侧连接盘)与被集成化在主基板81上的主基板电路电连接。凸块连接体Buv由修复凸块(21、22、23)和母凸块11构成。其结果是，承载部件2的承载元件侧电路经由凸块连接体Buv与基体1的主基板电路电连接。
例如，通过使信号从主基板81经由被埋入场绝缘膜82的表面布线(母凸块侧连接盘)传递至承载元件侧电路(信号读出电路)，从而承载元件Xij能够使从主基板81读出信号的多个承载元件侧电路(信号读出电路)作为读出电路承载元件(读出芯片)发挥功能，该读出电路承载元件具有配合像素的排列而沿着连接用格子排列的输入电极。在该情况下，被埋入多层布线绝缘层20的表面布线(修复凸块侧连接盘)作为输入电极发挥功能，该输入电极从被埋入场绝缘膜82的表面布线(母凸块侧连接盘)读出每个主基板电路的信号，并将信号输入到分别被集成化在承载元件Xij上的集成电路。
如图3A和图3B所示，构成第一实施方式所涉及的层叠型半导体装置的凸块连接体Buv中的各凸块连接体的母凸块11呈箱状的形状，该箱状的形状具有与被埋入场绝缘膜82的母凸块侧连接盘接触的底部和与底部的外周连结并构成包围底部的围壁的垂直侧壁部。构成各个凸块连接体Buv的修复凸块(21、22、23)是呈底面与被埋入多层布线绝缘层20的表面布线(修复凸块侧连接盘)接触的箱状形状的多层结构体。被埋入场绝缘膜82及多层布线绝缘层20的表面布线(修复凸块侧连接盘)的平面图案例如可以是矩形，但并不限定于矩形。构成凸块连接体Buv的母凸块11的临时连接前的高度可确定为例如1μm以上且小于5μm。修复凸块(21、22、23)的壁的高度只要设定为比构成母凸块11的箱状的垂直侧壁部的深度高即可。
被埋入场绝缘膜82的表面布线(母凸块侧连接盘)以及被埋入多层布线绝缘层20的表面布线(修复凸块侧连接盘)各自例如可以由Au或含有80％以上Au的Au-Si、Au-Ge、Au-Sb、Au-Sn、Au-Pb、Au-Zn、Au-Cu等合金形成，也可以是基底采用了镍(Ni)等金属层的多层结构。由承载元件Xij和多层布线绝缘层20构成的层叠结构例如可以采用如下的结构，即该结构具有：第一下层布线和第二下层布线，在支承基体的上表面相互分离地配置；第一绝缘层，以从上方埋入第一下层布线和第二下层布线的方式配置；第一中间层布线和第二中间层布线，在第一绝缘层的上表面相互分离地配置；以及第二绝缘层，以从上方埋入第一中间层布线和第二中间层布线的方式配置。第一下层布线、第二下层布线、第一中间层布线及第二中间层布线等能够采用例如铝(Al)、铝-铜合金(Al-Cu合金)或铜(Cu)大马士革(damascene)等金属层。另外，第一绝缘层和第二绝缘层相当于图2等所示的多层布线绝缘层20。
多层布线绝缘层20除了能够使用例如氧化硅膜(SiO2膜)、氮化硅膜(Si3N4膜)、磷硅酸盐玻璃膜(PSG膜)、含氟氧化膜(SiOF膜)、含碳氧化膜(SiOC膜)等无机系绝缘层以外，还能够使用含甲基聚硅氧烷(SiCOH)、含氢聚硅氧烷(HSQ)、多孔甲基倍半硅氧烷膜、聚亚芳基膜等有机系绝缘层，并能够将这些各种绝缘膜层组合层叠而构成多种多样的多层结构的多层布线绝缘层20。也可以将第二中间层布线配置为一列的排列隔着第一绝缘层与第二下层布线相对。第二中间层布线经由导电体与被埋入多层布线绝缘层20的表面布线(修复凸块侧连接盘)电连接，第二下层布线与接地电位连接。由此，若第一实施方式所涉及的层叠型半导体装置为固体摄像装置，则第二中间层布线和第二下层布线构成读出电容器，该读出电容器是将在主基板电路中生成的信号作为电荷进行蓄积的薄膜电容器。
另外，虽然省略了图示，但在与多层布线绝缘层20接触的承载元件Xij的表面侧的内部形成有通过对第一下层布线施加电压而在第一中间层布线与第二中间层布线之间形成沟道的沟道区域。由此，若第一实施方式所涉及的层叠型半导体装置为固体摄像装置，则第一下层布线、第一中间层布线以及第二中间层布线构成开关元件，该开关元件是将蓄积在读出电容器中的电荷作为信号读出的薄膜晶体管。第一下层布线作为栅电极发挥功能，第一中间层布线和第二中间层布线分别作为漏电极和源电极等发挥功能。
开关元件的栅电极即第一下层布线与在像素的行方向(X轴方向)上延伸的栅极信号线连接。栅极信号线对应每个像素行而配置，并与同一行的各栅电极连接。各栅极信号线与省略了图示的栅极驱动承载元件侧电路连接，从栅极驱动承载元件侧电路依次被施加栅极驱动信号。栅极驱动信号以规定的扫描周期依次沿列方向施加。另外，开关元件的漏电极即第一中间层布线与在像素的列方向上延伸的信号读出线82连接。信号读出线82对应每个像素列而配置，并与同一列的各漏电极连接。各信号读出线82与省略图示的读出驱动承载元件侧电路连接，由读出驱动承载元件侧电路依次在行方向(X轴方向)上扫描。由此，读出驱动承载元件侧电路在栅极驱动承载元件侧电路的各扫描周期中在列方向上依次读出被施加了栅极驱动信号的行的各主基板电路的信号。
这样，若第一实施方式所涉及的层叠型半导体装置为固体摄像装置，则将读出的各主基板电路(像素)的信号在省略图示的图像处理承载元件侧电路中转换为像素值，并与各主基板电路对应地进行映射，从而生成表示所入射的电磁波的量的二维分布的图像。如上所述，根据本发明的第一实施方式所涉及的层叠型半导体装置，能够提供在从承载于大直径的主基板81的多个承载元件Xij中选择性地仅对不良的承载元件进行修复处理等的情况下容易进行该修复处理的层叠型半导体装置、以及用于该层叠型半导体装置的多个承载元件Xij等。其结果是，根据第一实施方式所涉及的层叠型半导体装置，包括在大直径的主基板81呈矩阵状地排列有大量的承载元件Xij的层叠型半导体装置在内的各种层叠型半导体装置的制造时间缩短，也不会无端失去正在正常工作的主基板81和正在正常工作的承载元件Xij，并且能够增加修复处理的次数，从而能够防止资源的浪费。
(第一实施方式的第一变形例)
本发明的第一实施方式的第一变形例所涉及的层叠型半导体装置是由与图3B等所示的结构同样的基体和多个承载部件构成的层叠结构。需要说明的是，承载于层叠型半导体装置的承载部件2的个数是比构成组的承载部件2的总数少的数量。正如可由图3A及图3B所推断的那样，第一变形例所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图8所示的板状的母凸块14a。另一方面，构成组的承载部件分别具备省略了图示的承载元件、设置于承载元件的下表面的多层布线绝缘层，可设想在该多层布线绝缘层的下表面具有呈图8所示的矩形箱状的多层结构的修复凸块(21、22、23)的结构，但承载元件也可以是LED芯片等单独元件的结构。
母凸块14a是具有与主基板的基板承载面垂直的壁状的基体侧曲面的平行平板的板状。如上所述，直线是曲率半径无限大的曲线，因此，在本说明书中将平板状的壁也称为“曲面”而进行一般化。母凸块14a将底面与被埋入场绝缘膜的表面电极接触，与被集成化在主基板上的主基板电路电连接。修复凸块(21、22、23)具有与承载元件的连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。修复凸块(21、22、23)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。由图8可知，基体侧曲面和修复侧曲面在两个交点相交。
修复凸块(21、22、23)是由箱状的最外层21、中间层22、最内层23构成的三层结构。中间层22的硬度是比最外层21和最内层23的硬度高的值。最外层21和最内层23的硬度是与母凸块14a的硬度相同的程度。即，中间层22的硬度比母凸块14a的硬度高。例如，在使用Au作为母凸块14a和修复凸块(21、22、23)的最外层21以及最内层23的导电体的情况下，作为中间层22的导电体，能够采用Co、Ni、Ir、Cr、W、Ti、TiW等硬度高的金属。或者，作为中间层22的导电体，能够使用含有70％以上Au的Au-Co、Au-Ni、Au-Ir、Au-Cr、Au-W、Au-Ti、Au-Al2O3、Au-Si、Au-Ge等合金或混合物。也可以是选自Co、Ni、Ir、Cr、W、Ti、Si、Ge等中的两种以上的材料与Au的三元合金、四元合金等。
含有20％Sn的Au-20Sn合金的维氏硬度为118Hv左右，而含有90％Sn的Au-90Sn合金的维氏硬度为16Hv左右，因此Au-Sn合金需要在组成上加以注意。在母凸块14a与修复凸块(21、22、23)相交的基体侧曲面与修复侧曲面的两个交点处，修复凸块(21、22、23)的中间层22的硬度比母凸块14a的硬度高，因此修复凸块(21、22、23)能够咬入母凸块14a的内部而形成固相扩散接合。即，第一实施方式的第一变形例所涉及的层叠型半导体装置为如下结构：在基体侧曲面与修复侧曲面的交点处，在母凸块14a和修复凸块(21、22、23)中的任意一方包含硬度比剩余部分高的导电体。通过母凸块14a和修复凸块(21、22、23)构成凸块连接体，该凸块连接体为第一实施方式的第一变形例所涉及的层叠型半导体装置的要素。
在第一实施方式的第一变形例所涉及的层叠型半导体装置的凸块连接体中，在三层结构的箱状的修复凸块(21、22、23)的结构的中间层22中加入硬度比母凸块14a所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块14a上咬入形成凹痕，形成固相扩散接合。即，硬度高的中间层22切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(21、22、23)与母凸块14a的固相扩散接合。
关于第一实施方式的第一变形例所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(21、22、23)与母凸块14a压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从作为组而准备的部件中更换为其它构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第一实施方式的第一变形例所涉及的层叠型半导体装置中，也可以在作为修复凸块(21、22、23)的一部分的中间层(22)中加入与进行凸块接合的母凸块14a的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块14a的金属局部地大幅变形或产生龟裂的作用。
另一方面，通过确认母凸块14a与修复凸块(21、22、23)被临时连接或被再次临时连接的状态下的承载元件的工作而确认了承载元件正常工作的情况下，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块14a与修复凸块(21、22、23)的正式连接时，母凸块14a的垂直侧壁部由于按压而进一步变形，修复凸块(21、22、23)的下端侧的顶部与母凸块14a的底部金属学地相接合。主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块14a和修复凸块(21、22、23)成为相互无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成中间层22的硬度高的导电体的图案的碎片性残渣在歪斜的箱状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。
通过正式连接，修复凸块(21、22、23)与母凸块14a金属学地相连接，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第一实施方式的第一变形例所涉及的层叠型半导体装置。如上所述，根据本发明的第一实施方式的第一变形例所涉及的层叠型半导体装置，能够提供在从承载于大直径的主基板的多个承载元件中选择性地仅对不良的承载元件进行修复处理等的情况下容易进行该修复处理的层叠型半导体装置、以及用于该层叠型半导体装置的承载元件等。其结果是，根据第一实施方式的第一变形例所涉及的层叠型半导体装置，包括在大直径的主基板排列有大量的承载元件的层叠型半导体装置在内的各种层叠型半导体装置的制造时间缩短，也不会无端失去正在正常工作的主基板和正在正常工作的承载元件，并且能够增加修复处理的次数，因此能够防止资源的浪费。
(第一实施方式的第二变形例)
本发明的第一实施方式的第二变形例所涉及的层叠型半导体装置是由与图3A和图3B所示的第一实施方式所涉及的层叠型半导体装置的结构相同的基体和作为承载部件组的至少一部分的构成部件构成的层叠结构。正如由图3A和图3B可理解的那样，第二变形例所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图9所示的圆筒状的母凸块15。另一方面，构成组的承载部件各自具备省略了图示的承载元件、设置于承载元件的下表面的多层布线绝缘层，可在该多层布线绝缘层的下表面设想呈图9所示的矩形箱状的多层结构的修复凸块(21、22、23)的结构，但也可以是与图3A及图3B不同的LED芯片等单独元件的结构。
母凸块15是具有与主基板的基板承载面垂直的壁状的基体侧曲面的圆筒状的盘形物。母凸块15将圆筒状的盘形物的底面与被埋入场绝缘膜的表面电极接触，与被集成化在主基板上的主基板电路电连接。修复凸块(21、22、23)具有与承载元件的连接面垂直的壁状的修复侧曲面并与承载元件侧电路电连接。修复凸块(21、22、23)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。由图9可知，基体侧曲面和修复侧曲面在四个交点相交。
修复凸块(21、22、23)是由箱状的最外层21、中间层22、最内层23构成的三层结构。中间层22的硬度是比最外层21和最内层23的硬度高的值。最外层21和最内层23的硬度是与母凸块15的硬度相同的程度。即，中间层22的硬度比母凸块15的硬度高。例如，在使用了Au作为母凸块15和修复凸块(21、22、23)的最外层21以及最内层23的导电体的情况下，作为中间层22的导电体，能够采用Co、Ni、Ir、Cr、W、Ti、TiW等硬度高的金属。或者，作为中间层22的导电体，能够使用含有70％以上Au的Au-Co、Au-Ni、Au-Ir、Au-Cr、Au-W、Au-Ti、Au-Al2O3、Au-Si、Au-Ge等合金或混合物。也可以是选自Co、Ni、Ir、Cr、W、Ti、Si、Ge等中的两种以上的材料与Au的三元合金、四元合金等。
含有20％Sn的Au-20Sn合金的维氏硬度为118Hv左右，而含有90％Sn的Au-90Sn合金的维氏硬度为16Hv左右，因此Au-Sn合金需要在组成上加以注意。在母凸块15与修复凸块(21、22、23)相交的基体侧曲面与修复侧曲面的四个交点处，修复凸块(21、22、23)的中间层22的硬度比母凸块15的硬度高，因此修复凸块(21、22、23)能够咬入母凸块15的内部而形成固相扩散接合。即，第一实施方式的第二变形例所涉及的层叠型半导体装置为如下结构：在基体侧曲面与修复侧曲面的交点处，在母凸块15和修复凸块(21、22、23)中的任意一方包含硬度比剩余部分高的导电体。通过母凸块15和修复凸块(21、22、23)构成凸块连接体，该凸块连接体为第一实施方式的第二变形例所涉及的层叠型半导体装置的要素。
在第一实施方式的第二变形例所涉及的层叠型半导体装置的凸块连接体中，在三层结构的箱状的修复凸块(21、22、23)的结构的中间层22中加入硬度比母凸块15所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块15上咬入形成凹痕，形成固相扩散接合。即，硬度高的中间层22切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(21、22、23)与母凸块15的固相扩散接合。
关于第一实施方式的第二变形例所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(21、22、23)与母凸块15压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从组中所包含的作为修复部分而准备的部件中更换为其它正常的构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第一实施方式的第二变形例所涉及的层叠型半导体装置中，也可以在作为修复凸块(21、22、23)的一部分的中间层22上加入与进行凸块接合的母凸块15的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块15的金属局部地大幅变形或产生龟裂的作用。
另一方面，通过确认母凸块15与修复凸块(21、22、23)被临时连接或被再次临时连接的状态下的承载元件的工作而确认了承载元件正常工作的情况下，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块15与修复凸块(21、22、23)的正式连接时，母凸块15的垂直侧壁部由于按压而进一步变形，修复凸块(21、22、23)的下端侧的顶部与母凸块15的底部金属学地相接合。主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块15和修复凸块(21、22、23)成为相互无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成中间层22的硬度高的导电体的图案的碎片性残渣在歪斜的箱状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。
通过正式连接，设置于承载元件的承载元件侧电路经由被埋入多层布线绝缘层的表面布线与修复凸块(21、22、23)连接，修复凸块(21、22、23)与母凸块15金属学地连接，进而该承载元件侧电路经由被埋入场绝缘膜的表面布线而与主基板的主基板电路电连接。即，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第一实施方式的第二变形例所涉及的层叠型半导体装置。
如上所述，根据本发明的第一实施方式的第二变形例所涉及的层叠型半导体装置，能够提供在从承载于大直径的主基板的多个承载元件中选择性地仅对不良的承载元件进行修复处理等的情况下容易进行该修复处理的层叠型半导体装置、以及用于该层叠型半导体装置的承载元件等。其结果是，根据第一实施方式的第二变形例所涉及的层叠型半导体装置，包括在大直径的主基板排列有大量的承载元件的层叠型半导体装置在内的各种层叠型半导体装置的制造时间缩短，也不会无端失去正在正常工作的主基板和正在正常工作的承载元件，并且能够增加修复处理的次数，因此能够防止资源的浪费。
(第二实施方式)
本发明的第二实施方式所涉及的层叠型半导体装置是由与图3A和图3B所示的第一实施方式所涉及的层叠型半导体装置的结构相同的基体和作为承载部件组的至少一部分的构成部件构成的层叠结构。正如由图3A和图3B可理解的那样，第二实施方式所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图10所示的矩形箱状的母凸块16，在这一点上与图3A和图3B相同。另一方面，构成组的承载部件各自具备省略了图示的承载元件、设置于承载元件的下表面的多层布线绝缘层，可设想在该多层布线绝缘层的下表面具有呈图10所示的带底圆筒状(茶叶罐状)的结构的修复凸块(24、25、26)的结构，但承载元件也可以是LED芯片等单独元件的结构。需要说明的是，虽然省略了图示，但与图3A等同样地，在场绝缘膜中埋入有接触通孔(contact via)、母凸块侧连接盘(land)，母凸块16经由接触通孔而与母凸块侧连接盘电连接。同样地，在多层布线绝缘层中埋入有接触通孔、修复凸块侧连接盘，修复凸块(24、25、26)经由接触通孔与修复凸块侧连接盘电连接。
母凸块16是具有与主基板的基板承载面垂直的壁状的基体侧曲面的矩形箱。母凸块16将矩形箱的底面与被埋入场绝缘膜的表面电极接触，与被集成化在主基板上的主基板电路电连接。修复凸块(24、25、26)具有与承载元件的连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。修复凸块(24、25、26)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。由图10可知，基体侧曲面和修复侧曲面在四个交点相交。
修复凸块(24、25、26)是由带底圆筒状的最外层24、中间层25、最内层26构成的三层结构。中间层25的硬度是比最外层24和最内层26的硬度高的值。最外层24和最内层26的硬度是与母凸块16的硬度相同的程度。即，中间层25的硬度比母凸块16的硬度高。例如，在使用了Au作为母凸块16和修复凸块(24、25、26)的最外层24以及最内层26的导电体的情况下，作为中间层25的导电体，能够采用Co、Ni、Ir、Cr、W、Ti、TiW等硬度高的金属。或者，作为中间层25的导电体，能够使用含有70％以上Au的Au-Co、Au-Ni、Au-Ir、Au-Cr、Au-W、Au-Ti、Au-Al2O3、Au-Si、Au-Ge等合金或混合物。也可以是选自Co、Ni、Ir、Cr、W、Ti、Si、Ge等中的两种以上的材料与Au的三元合金、四元合金等。
含有20％Sn的Au-20Sn合金的维氏硬度为118Hv左右，而含有90％Sn的Au-90Sn合金的维氏硬度为16Hv左右，因此Au-Sn合金需要在组成上加以注意。在母凸块16与修复凸块(24、25、26)相交的基体侧曲面与修复侧曲面的四个交点处，修复凸块(24、25、26)的中间层25的硬度比母凸块16的硬度高，因此修复凸块(24、25、26)能够咬入母凸块16的内部而形成固相扩散接合。即，第二实施方式所涉及的层叠型半导体装置为如下结构：在基体侧曲面与修复侧曲面的交点处，在母凸块16和修复凸块(24、25、26)中的任意一方包含硬度比剩余部分高的导电体。通过母凸块16和修复凸块(24、25、26)构成凸块连接体，该凸块连接体为第二实施方式所涉及的层叠型半导体装置的要素。
在第二实施方式所涉及的层叠型半导体装置的凸块连接体中，在三层结构的带底圆筒状的修复凸块(24、25、26)的结构的中间层25中加入硬度比母凸块16所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块16上咬入形成凹痕，形成固相扩散接合。即，硬度高的中间层25切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(24、25、26)与母凸块16的固相扩散接合。
关于第二实施方式所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(24、25、26)与母凸块16压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从组中所包含的作为修复部分而准备的部件中更换为其它正常的构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第二实施方式所涉及的层叠型半导体装置中，也可以在作为修复凸块(24、25、26)的一部分的中间层25中加入与进行凸块接合的母凸块16的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块16的金属局部地大幅变形或产生龟裂的作用。在将硬度相同或同等的侧壁(sidewall)接合的情况下，通过一次的临时接合，修复凸块和母凸块两者被相当大地压塌变形。但是，仅靠该变形，洁净的金的露出面积不大，因此会马上剥离。另一方面，通过使修复凸块(24、25、26)的中间层25为硬度比其它部分硬的材料，并使修复凸块(24、25、26)的最外层24和最内层26的厚度变薄，从而硬的材料如刀那样咬入对方的侧壁，露出面积增加，在临时接合后不易剥离。由于在临时接合后不易剥离，因此起到能够增加修复次数的显著的效果。
另一方面，当确认了在母凸块16与修复凸块(24、25、26)临时连接或再次临时连接的状态下承载元件正常工作时，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块16与修复凸块(24、25、26)的正式连接时，母凸块16的垂直侧壁部由于按压而进一步变形，修复凸块(24、25、26)的下端侧的顶部与母凸块16的底部金属学地相接合。主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块16和修复凸块(24、25、26)成为相互无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成中间层25的硬度高的导电体的图案的碎片性残渣在歪斜的带底圆筒状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。
通过正式连接，修复凸块(24、25、26)与母凸块16金属学地相连接，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第二实施方式所涉及的层叠型半导体装置。如上所述，根据本发明的第二实施方式所涉及的层叠型半导体装置，能够提供在从承载于大直径的主基板的多个承载元件中选择性地仅对不良的承载元件进行修复处理等的情况下容易进行该修复处理的层叠型半导体装置、以及用于该层叠型半导体装置的承载元件等。其结果是，根据第二实施方式所涉及的层叠型半导体装置，包括在大直径的主基板排列有大量承载元件的层叠型半导体装置在内的各种层叠型半导体装置的制造时间缩短，也不会无端失去正在正常工作的主基板和正在正常工作的承载元件，并且能够增加修复处理的次数，因此能够防止资源的浪费。
(第二实施方式的第一变形例)
本发明的第二实施方式的第一变形例所涉及的层叠型半导体装置是由与图3A和图3B所示的第一实施方式所涉及的层叠型半导体装置的结构相同的基体和作为承载部件组的至少一部分的构成部件构成的层叠结构。正如由图3A和图3B可理解的那样，第二实施方式的第一变形例所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图11所示的平行平板状的母凸块14a，在这一点上与图8所示的第一实施方式的第一变形例所涉及的层叠型半导体装置相同。另一方面，构成组的承载部件各自具备省略了图示的承载元件、设置于承载元件的下表面的多层布线绝缘层，可设想在该多层布线绝缘层的下表面具有呈图11所示的带底圆筒状(茶叶罐状)的结构的修复凸块(24、25、26)的结构，但承载元件也可以是LED芯片等单独元件的结构。其它方面与图10所示的第二实施方式所涉及的层叠型半导体装置相同。
母凸块14a是具有与主基板的基板承载面垂直的壁状的基体侧曲面的矩形的平行平板。母凸块14a将矩形的平行平板的下端面与被埋入场绝缘膜的表面电极接触，与被集成化在主基板上的主基板电路电连接。修复凸块(24、25、26)具有与承载元件的连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。修复凸块(24、25、26)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。由图11可知，基体侧曲面和修复侧曲面在两个交点相交。
修复凸块(24、25、26)是由带底圆筒状的最外层24、中间层25、最内层26构成的三层结构。中间层25的硬度是比最外层24和最内层26的硬度高的值。最外层24和最内层26的硬度是与母凸块14a的硬度相同的程度。即，中间层25的硬度比母凸块14a的硬度高。例如，母凸块14a和修复凸块(24、25、26)的最外层24及最内层26的导电体能够使用如第一实施方式中所说明那样的金属、合金的组合。通过母凸块14a和修复凸块(24、25、26)构成凸块连接体，该凸块连接体为第二实施方式的第一变形例所涉及的层叠型半导体装置的要素。
在第二实施方式的第一变形例所涉及的层叠型半导体装置的凸块连接体中，在三层结构的带底圆筒状的修复凸块(24、25、26)的结构的中间层25中加入硬度比母凸块14a所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块14a上咬入形成凹痕，形成固相扩散接合。即，硬度高的中间层25切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(24、25、26)与母凸块14a的固相扩散接合。
关于第二实施方式的第一变形例所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(24、25、26)与母凸块14a压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从组中所包含的作为修复部分而准备的部件中更换为其它正常的构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第二实施方式的第一变形例所涉及的层叠型半导体装置中，也可以在作为修复凸块(24、25、26)的一部分的中间层25中加入与进行凸块接合的母凸块14a的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块14a的金属局部地大幅变形或产生龟裂的作用。
另一方面，当确认了在母凸块14a与修复凸块(24、25、26)临时连接或再次临时连接的状态下承载元件正常工作时，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块14a与修复凸块(24、25、26)的正式连接时，母凸块14a的垂直侧壁部由于按压而进一步变形，修复凸块(24、25、26)的下端侧的顶部与母凸块14a的底部金属学地相接合。主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块14a和修复凸块(24、25、26)成为相互无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成中间层25的硬度高的导电体的图案的碎片性残渣在歪斜的带底圆筒状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。即，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第二实施方式的第一变形例所涉及的层叠型半导体装置。
如上所述，根据本发明的第二实施方式的第一变形例所涉及的层叠型半导体装置，能够提供不良的承载元件的修复处理变得容易的层叠型半导体装置及承载元件等。其结果是，根据第二实施方式的第一变形例所涉及的层叠型半导体装置，包括在大直径的主基板排列有大量承载元件的层叠型半导体装置在内的各种层叠型半导体装置的制造时间缩短，也不会无端失去正在正常工作的主基板和正在正常工作的承载元件，并且能够增加修复处理的次数。
(第二实施方式的第二变形例)
本发明的第二实施方式的第二变形例所涉及的层叠型半导体装置是由与图3A和图3B所示的第一实施方式所涉及的层叠型半导体装置的结构相同的基体和作为承载部件组的至少一部分的构成部件构成的层叠结构。正如由图3A和图3B可理解的那样，第二实施方式的第二变形例所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图12所示的带底椭圆筒状的母凸块15。另一方面，构成组的承载部件各自具备省略了图示的承载元件、设置于承载元件的下表面的多层布线绝缘层，可设想在该多层布线绝缘层的下表面具有呈图12所示的带底圆筒状(茶叶罐状)的结构的修复凸块(24、25、26)的结构，但承载元件也可以是LED芯片等单独元件的结构。其它特征与图10所示的第二实施方式所涉及的层叠型半导体装置相同，但修复凸块(24、25、26)的平面图案优选为具有与母凸块15的长轴正交的方向的长轴的椭圆。
母凸块15是具有与主基板的基板承载面垂直的壁状的基体侧曲面的带底椭圆筒状的盘形物。母凸块15将带底椭圆筒状的盘形物的下表面与被埋入场绝缘膜的表面电极接触，与被集成化在主基板上的主基板电路电连接。修复凸块(24、25、26)具有与承载元件的连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。修复凸块(24、25、26)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。修复凸块(24、25、26)和母凸块15若是具有相互正交的方向的长轴的关系，则基体侧曲面和修复侧曲面在四个交点相交。由图12可知，假设修复凸块(24、25、26)的平面图案为接近正圆的形状，若母凸块15的长轴比修复凸块(24、25、26)的直径长，则基体侧曲面和修复侧曲面也能够在四个交点相交。相反，即使母凸块15的平面图案为接近正圆的形状，若修复凸块(24、25、26)的长轴处于比母凸块15的直径长的关系，则基体侧曲面和修复侧曲面也能够在四个交点相交。
修复凸块(24、25、26)是由带底圆筒状的最外层24、中间层25、最内层26构成的三层结构。中间层25的硬度比最外层24和最内层26的硬度以及母凸块15的硬度高。例如，母凸块15和修复凸块(24、25、26)的最外层24及最内层26的导电体能够使用如第一实施方式中所说明的金属、合金的组合。通过母凸块15和修复凸块(24、25、26)构成凸块连接体，该凸块连接体为第二实施方式的第二变形例所涉及的层叠型半导体装置的要素。
在第二实施方式的第二变形例所涉及的层叠型半导体装置的凸块连接体中，在三层结构的带底圆筒状的修复凸块(24、25、26)的结构的中间层25中加入硬度比母凸块15所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块15上咬入形成凹痕，形成固相扩散接合。即，硬度高的中间层25切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(24、25、26)与母凸块15的固相扩散接合。
关于第二实施方式的第二变形例所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(24、25、26)与母凸块15压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从预先作为组而准备的总数中所包含的修复部分中更换为其它正常的构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第二实施方式的第二变形例所涉及的层叠型半导体装置中，也可以在作为修复凸块(24、25、26)的一部分的中间层25中加入与进行凸块接合的母凸块15的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块15的金属局部地大幅变形或产生龟裂的作用。
另一方面，当确认了在母凸块15与修复凸块(24、25、26)被临时连接等的状态下承载元件正常工作时，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块15与修复凸块(24、25、26)的正式连接时，母凸块15的垂直侧壁部由于按压而进一步变形，修复凸块(24、25、26)的下端侧的顶部与母凸块15的底部金属学地相接合。主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块15和修复凸块(24、25、26)成为相互无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成中间层25的硬度高的导电体的图案的碎片性残渣在歪斜的带底圆筒状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。即，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第二实施方式的第二变形例所涉及的层叠型半导体装置。
如上所述，根据本发明的第二实施方式的第二变形例所涉及的层叠型半导体装置，能够提供不良的承载元件的修复处理变得容易的层叠型半导体装置及承载元件等。其结果是，根据第二实施方式的第二变形例所涉及的层叠型半导体装置，包括在大直径的主基板排列有大量承载元件的层叠型半导体装置在内的各种层叠型半导体装置的制造时间缩短，也不会无端失去正常的主基板和正常的承载元件，并且能够增加修复处理的次数。
(第三实施方式)
本发明的第三实施方式所涉及的层叠型半导体装置是由与图3A和图3B所示的第一实施方式所涉及的层叠型半导体装置的结构相同的基体和从预先作为组而准备的承载部件的总数中选择出的规定数量的构成部件构成的层叠结构。正如由图3A和图3B可理解的那样，第三实施方式所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图13所示的平行平板状的母凸块14b。另一方面，构成组的承载部件各自具备省略了图示的承载元件、设置于承载元件的下端面的多层布线绝缘层，可设想在该多层布线绝缘层的下表面具有呈图13所示的平行平板状的结构的修复凸块(27、28、29)的结构，但承载元件也可以是LED芯片等单独元件的结构。平行平板状的修复凸块(27、28、29)的主面与平行平板状的母凸块14b的主面优选为相互正交的方向的关系。需要说明的是，虽然省略了图示，但与图3A等同样地，在场绝缘膜中埋入有接触通孔、母凸块侧连接盘，母凸块14b经由接触通孔而与母凸块侧连接盘电连接。同样地，在多层布线绝缘层中埋入有接触通孔、修复凸块侧连接盘，修复凸块(27、28、29)经由接触通孔与修复凸块侧连接盘电连接。
母凸块14b是具有与主基板的基板承载面垂直的壁状的基体侧曲面的平行平板状的板。母凸块14b将平行平板状的板的下端面与被埋入场绝缘膜的表面电极接触，与被集成化在主基板上的主基板电路电连接。修复凸块(27、28、29)具有与承载元件的连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。修复凸块(27、28、29)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。修复凸块(27、28、29)和母凸块14b如果处于主面彼此相交的方向的关系，则基体侧曲面和修复侧曲面在一个交点相交。
修复凸块(27、28、29)是由平行平板状的第一层27、第二层28、第三层29构成的三层结构。第二层(中间层)28的硬度比第一层27和第三层29的硬度以及母凸块14b的硬度高。母凸块14b和修复凸块(27、28、29)的导电体能够使用如第一实施方式中所说明的金属、合金的组合。通过母凸块14b和修复凸块(27、28、29)构成凸块连接体，该凸块连接体为第三实施方式所涉及的层叠型半导体装置的要素。
在第三实施方式所涉及的层叠型半导体装置的凸块连接体中，在三层结构的平行平板状的修复凸块(27、28、29)的中间层28中加入硬度比母凸块14b所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块14b上咬入形成凹痕，形成固相扩散接合。即，硬度高的中间层28切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(27、28、29)与母凸块14b的固相扩散接合。
关于第三实施方式所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(27、28、29)与母凸块14b压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从预先作为组而准备的总数中所包含的修复部分中更换为其它正常的构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第三实施方式所涉及的层叠型半导体装置中，也可以在作为修复凸块(27、28、29)的一部分的中间层28中加入与进行凸块接合的母凸块14b的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块14b的金属局部地大幅变形或产生龟裂的作用。在将硬度相同或同等的侧壁(sidewall)接合的情况下，通过一次的临时接合，修复凸块和母凸块两者被相当大地压塌变形。但是，仅靠该变形，洁净的金的露出面积不大，因此会马上剥离。另一方面，通过使修复凸块(27、28、29)的中间层(第二层)28为硬度比其它部分硬的材料，并使修复凸块(27、28、29)的第一层27和第三层29的厚度变薄，从而硬的材料如刀那样咬入对方的侧壁，露出面积增加，在临时接合后不易剥离。由于在临时接合后不易剥离，因此起到能够增加修复次数的显著效果。
另一方面，当确认了在母凸块14b与修复凸块(27、28、29)被临时连接等的状态下承载元件正常工作时，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块14b与修复凸块(27、28、29)的正式连接时，母凸块14b的垂直侧壁部由于按压而进一步变形，修复凸块(27、28、29)的下端侧的顶部朝向母凸块14b的下端部侧金属学地相接合。
主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块14b与修复凸块(27、28、29)成为相互无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成中间层28的硬度高的导电体的图案的碎片性残渣在歪斜的板状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。即，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第三实施方式所涉及的层叠型半导体装置。
如上所述，根据本发明的第三实施方式所涉及的层叠型半导体装置，能够提供不良的承载元件的修复处理变得容易的层叠型半导体装置及承载元件等。其结果是，根据第三实施方式所涉及的层叠型半导体装置，包括在大直径的主基板排列有大量承载元件的层叠型半导体装置在内的各种层叠型半导体装置的制造时间缩短，也不会无端失去正常的主基板和正常的承载元件，并且能够增加修复处理的次数。
(第三实施方式的第一变形例)
本发明的第三实施方式的第一变形例所涉及的层叠型半导体装置是由与图3A和图3B所示的第一实施方式所涉及的层叠型半导体装置的结构相同的基体和从预先作为组而准备的承载部件的总数中选择出的规定数量的构成部件构成的层叠结构。正如由图3A和图3B可理解的那样，第三实施方式的第一变形例所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图14所示的带底圆筒状的母凸块15。另一方面，构成组的承载部件各自具备省略了图示的承载元件、设置于承载元件的下端面的多层布线绝缘层，例示性地设想了在该多层布线绝缘层的下表面具有呈图14所示的平行平板状的结构的修复凸块(27、28、29)的结构。但是，这只不过是例示，因此承载元件也可以是LED芯片等单独元件的结构。
母凸块15是具有与主基板的基板承载面垂直的壁状的基体侧曲面的带底圆筒状的盘形物。母凸块15将带底圆筒状的盘形物的底面与被埋入场绝缘膜的表面电极接合，与被集成化在主基板上的主基板电路电连接。修复凸块(27、28、29)具有与承载元件的连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。修复凸块(27、28、29)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。修复凸块(27、28、29)的下端面和母凸块15的上端面如图14所示在两个交点相交。
修复凸块(27、28、29)是与图13所示的结构同样地由平行平板状的第一层27、第二层28、第三层29构成的三层结构。第二层(中间层)28的硬度比第一层27和第三层29的硬度以及母凸块15的硬度高。母凸块15和修复凸块(27、28、29)的导电体能够使用如第一实施方式中所说明的金属、合金的组合。通过母凸块15和修复凸块(27、28、29)构成凸块连接体，该凸块连接体为第三实施方式的第一变形例所涉及的层叠型半导体装置的要素。
在第三实施方式的第一变形例所涉及的层叠型半导体装置的凸块连接体中，在三层结构的平行平板状的修复凸块(27、28、29)的中间层28中加入硬度比母凸块15所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块15上咬入形成凹痕，形成固相扩散接合。即，硬度高的中间层28切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(27、28、29)与母凸块15的固相扩散接合。
关于第三实施方式的第一变形例所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(27、28、29)与母凸块15压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从预先作为组而准备的总数中所包含的修复部分中更换为其它正常的构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第三实施方式的第一变形例所涉及的层叠型半导体装置中，也可以在作为修复凸块(27、28、29)的一部分的中间层28中加入与进行凸块接合的母凸块15的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块15的金属局部地大幅变形或产生龟裂的作用。
另一方面，当确认了在母凸块15与修复凸块(27、28、29)临时连接等的状态下承载元件正常工作的情况下，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块15与修复凸块(27、28、29)的正式连接时，母凸块15的垂直侧壁部由于按压而进一步变形，修复凸块(27、28、29)的下端侧的顶部朝向母凸块15的下端部侧金属学地相接合。主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块15和修复凸块(27、28、29)成为相互无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成中间层28的硬度高的导电体的图案的碎片性残渣在歪斜的板状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。即，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第三实施方式的第一变形例所涉及的层叠型半导体装置。
如上所述，根据本发明的第三实施方式的第一变形例所涉及的层叠型半导体装置，能够提供承载元件的修复处理变得容易的层叠型半导体装置及承载元件等。其结果是，根据第三实施方式的第一变形例所涉及的层叠型半导体装置，包括在大直径的主基板排列有大量承载元件的层叠型半导体装置在内的各种层叠型半导体装置的制造时间缩短，也不会无端失去正常的主基板和正常的承载元件，并且能够增加修复处理的次数。
(第三实施方式的第二变形例)
本发明的第三实施方式的第二变形例所涉及的层叠型半导体装置是由与图3A和图3B所示的第一实施方式所涉及的层叠型半导体装置的结构相同的基体和从预先作为组而准备的承载部件的总数中选择出的规定数量的构成部件构成的层叠结构。正如由图3A和图3B可理解的那样，第三实施方式的第二变形例所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图15所示的矩形箱状的母凸块11。另一方面，构成组的承载部件各自具备省略了图示的承载元件、设置于承载元件的下端面的多层布线绝缘层，例示性地设想了在该多层布线绝缘层的下表面具有呈图15所示的平行平板状的结构的修复凸块(27、28、29)的结构。但是，只不过是例示，因此承载元件也可以是包含LED芯片等单独元件的除例示以外的其它结构。
母凸块11是具有与主基板的基板承载面垂直的壁状的基体侧曲面的箱状的盘形物。母凸块11使箱状的盘形物的底面与被埋入场绝缘膜的表面电极接合，与被集成化在主基板上的主基板电路电连接。修复凸块(27、28、29)具有与承载元件的连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。修复凸块(27、28、29)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。修复凸块(27、28、29)的下端面和母凸块11的上端面如图15所示在两个交点相交。
修复凸块(27、28、29)是与图13所示的结构同样地由平行平板状的第一层27、第二层28、第三层29构成的三层结构。第二层(中间层)28的硬度比第一层27和第三层29的硬度以及母凸块11的硬度高。作为母凸块11和修复凸块(27、28、29)的导电体，能够使用如第一实施方式中所说明的金属、合金的组合。通过母凸块11和修复凸块(27、28、29)构成凸块连接体，该凸块连接体为第三实施方式的第二变形例所涉及的层叠型半导体装置的要素。
在第三实施方式的第二变形例所涉及的层叠型半导体装置的凸块连接体中，在三层结构的平行平板状的修复凸块(27、28、29)的中间层28中加入硬度比母凸块11所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块11上咬入形成凹痕，形成固相扩散接合。即，硬度高的中间层28切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(27、28、29)与母凸块11的固相扩散接合。
关于第三实施方式的第二变形例所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(27、28、29)与母凸块11压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从预先作为组而准备的总数中所包含的修复部分中更换为其它正常的构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第三实施方式的第二变形例所涉及的层叠型半导体装置中，也可以在作为修复凸块(27、28、29)的一部分的中间层28中加入与进行凸块接合的母凸块11的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块11的金属局部地大幅变形或产生龟裂的作用。
另一方面，当确认了在母凸块11与修复凸块(27、28、29)临时连接等的状态下承载元件正常工作的情况下，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块11与修复凸块(27、28、29)的正式连接时，母凸块11的垂直侧壁部由于按压而进一步变形，修复凸块(27、28、29)的下端侧的顶部朝向母凸块11的下端部侧金属学地相接合。主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块11和修复凸块(27、28、29)成为相互无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成中间层28的硬度高的导电体的图案的碎片性残渣在歪斜的板状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。即，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第三实施方式的第二变形例所涉及的层叠型半导体装置。
如上所述，根据本发明的第三实施方式的第二变形例所涉及的层叠型半导体装置，能够提供承载元件的修复处理变得容易的层叠型半导体装置及承载元件等。其结果是，根据第三实施方式的第二变形例所涉及的层叠型半导体装置，包括在大直径的主基板排列有大量承载元件的层叠型半导体装置在内的各种层叠型半导体装置的制造时间缩短，也不会无端失去正常的主基板和正常的承载元件，并且能够增加修复处理的次数。
(第四实施方式)
本发明的第四实施方式所涉及的层叠型半导体装置是由与图3A和图3B所示的第一实施方式所涉及的层叠型半导体装置的结构相同的基体和从预先作为组而准备的承载部件的总数中选择出的规定数量的构成部件构成的层叠结构。正如由图3A和图3B可理解的那样，第四实施方式所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图16所示的平行平板状的母凸块14b。另一方面，构成组的承载部件各自具备省略了图示的承载元件、设置于承载元件的下端面的多层布线绝缘层，例示性地设想了在该多层布线绝缘层的下表面具有呈图16所示的平行平板状的结构的修复凸块(27、28)的结构。但是，只不过是例示，因此承载元件也可以是包含LED芯片等单独元件的除例示以外的其它结构。平行平板状的修复凸块(27、28)的主面和平行平板状的母凸块14b的主面优选为相互正交的方向的关系。需要说明的是，虽然省略了图示，但与图3A等同样地，在场绝缘膜中埋入有接触通孔、母凸块侧连接盘，母凸块14b经由接触通孔与母凸块侧连接盘电连接。同样地，在多层布线绝缘层中埋入有接触通孔、修复凸块侧连接盘，修复凸块(27、28)经由接触通孔与修复凸块侧连接盘电连接。
母凸块14b是具有与主基板的基板承载面垂直的壁状的基体侧曲面的平行平板状的板。母凸块14b将平行平板状的板的下端面与被埋入场绝缘膜的表面电极接触，与被集成化在主基板上的主基板电路电连接。修复凸块(27、28)具有与承载元件的连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。修复凸块(27、28)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。修复凸块(27、28)和母凸块14b若处于主面彼此相交的方向的关系，则基体侧曲面和修复侧曲面在一个交点相交。
修复凸块(27、28)是由平行平板状的低硬度层27和高硬度层28构成的两层结构。高硬度层28的硬度比低硬度层27的硬度以及母凸块14b的硬度高。母凸块14b和修复凸块(27、28)的导电体能够使用如第一实施方式中所说明的金属、合金的组合。通过母凸块14b和修复凸块(27、28)构成凸块连接体，该凸块连接体为第四实施方式所涉及的层叠型半导体装置的要素。
在第四实施方式所涉及的层叠型半导体装置的凸块连接体中，在两层结构的平行平板状的修复凸块(27、28)的高硬度层28中加入硬度比母凸块14b所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块14b上咬入形成凹痕，形成固相扩散接合。即，相对硬的高硬度层28切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(27、28)与母凸块14b的固相扩散接合。
关于第四实施方式所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(27、28)与母凸块14b压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从预先作为组而准备的总数中所包含的修复部分中更换为其它正常的构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第四实施方式所涉及的层叠型半导体装置中，也可以在作为修复凸块(27、28)的一部分的高硬度层28中加入与进行凸块接合的母凸块14b的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块14b的金属局部地大幅变形或产生龟裂的作用。在将硬度相同或同等的侧壁(sidewall)接合的情况下，通过一次的临时接合，修复凸块和母凸块两者被相当大地压塌变形。但是，仅靠该变形，洁净的金的露出面积不大，因此会马上剥离。另一方面，通过使修复凸块(27、28)的高硬度层28为硬度比其它部分硬的材料，并使修复凸块(27、28)的低硬度层27的厚度变薄，从而硬的材料如刀那样咬入对方的侧壁，露出面积增加，在临时接合后不易剥离。由于在临时接合后不易剥离，因此起到能够增加修复次数的显著效果。
另一方面，当确认了在母凸块14b与修复凸块(27、28)临时连接等的状态下承载元件正常工作的情况下，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块14b与修复凸块(27、28)的正式连接时，母凸块14b的垂直侧壁部由于按压而进一步变形，修复凸块(27、28)的下端侧的顶部朝向母凸块14b的下端部侧金属学地相接合。主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块14b和修复凸块(27、28)成为相互无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成高硬度层28的硬度高的导电体的图案的碎片性残渣在歪斜的板状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。即，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第四实施方式所涉及的层叠型半导体装置。
如上所述，根据本发明的第四实施方式所涉及的层叠型半导体装置，能够提供承载元件的修复处理变得容易的层叠型半导体装置及承载元件等。其结果是，根据第四实施方式所涉及的层叠型半导体装置，各种层叠型半导体装置的制造时间缩短，也不会无端失去正常的主基板和正常的承载元件，并且能够增加修复处理的次数。
(第四实施方式的第一变形例)
本发明的第四实施方式的第一变形例所涉及的层叠型半导体装置是由与图3A和图3B所示的第一实施方式所涉及的层叠型半导体装置的结构相同的基体和从预先作为组而准备的承载部件的总数中选择出的规定数量的构成部件构成的层叠结构。正如由图3A和图3B可理解的那样，第四实施方式的第一变形例所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图17所示的带底圆筒状的母凸块15。另一方面，构成组的承载部件各自具备省略了图示的承载元件、设置于承载元件的下端面的多层布线绝缘层，例示性地设想了在该多层布线绝缘层的下表面具有呈图17所示的平行平板状的结构的修复凸块(27、28)的结构。但是，只不过是例示，因此承载元件也可以是包含LED芯片等单独元件的除例示以外的其它结构。
母凸块15是具有与主基板的基板承载面垂直的壁状的基体侧曲面的带底圆筒状的盘形物。母凸块15将带底圆筒状的盘形物的底面与被埋入场绝缘膜的表面电极接合，与被集成化在主基板上的主基板电路电连接。修复凸块(27、28)具有与承载元件的连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。修复凸块(27、28)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。修复凸块(27、28)的下端面和母凸块15的上端面如图17所示在两个交点相交。
修复凸块(27、28)是与图16所示的结构同样地由平行平板状的低硬度层27和高硬度层28构成的两层结构。高硬度层28的硬度比低硬度层27的硬度以及母凸块15的硬度高。母凸块15和修复凸块(27、28)的导电体能够使用如第一实施方式中所说明的金属、合金的组合。通过母凸块15和修复凸块(27、28)构成凸块连接体，该凸块连接体为第四实施方式的第一变形例所涉及的层叠型半导体装置的要素。
在第四实施方式的第一变形例所涉及的层叠型半导体装置的凸块连接体中，在两层结构的平行平板状的修复凸块(27、28)的高硬度层28中加入硬度比母凸块15所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块15上咬入形成凹痕，形成固相扩散接合。即，相对硬的高硬度层28切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(27、28)与母凸块15的固相扩散接合。
关于第四实施方式的第一变形例所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(27、28)与母凸块15压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从预先作为组而过量准备的总数中所包含的修复部分中更换为其它正常的构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第四实施方式的第一变形例所涉及的层叠型半导体装置中，也可以在作为修复凸块(27、28)的一部分的高硬度层28中加入与进行凸块接合的母凸块15的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块15的金属局部地大幅变形或产生龟裂的作用。
另一方面，当确认了在母凸块15与修复凸块(27、28)临时连接等的状态下承载元件正常工作的情况下，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块15与修复凸块(27、28)的正式连接时，母凸块15的垂直侧壁部由于按压而进一步变形，修复凸块(27、28)的下端侧的顶部朝向母凸块15的下端部侧金属学地相接合。主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块15和修复凸块(27、28)成为相互无序且碎片状地被拢进的结构。成为无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成高硬度层28的硬度高的导电体的图案的碎片性残渣在歪斜的板状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。即，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第四实施方式的第一变形例所涉及的层叠型半导体装置。
如上所述，根据本发明的第四实施方式的第一变形例所涉及的层叠型半导体装置，能够提供承载元件的修复处理变得容易的层叠型半导体装置及承载元件等。其结果是，根据第四实施方式的第一变形例所涉及的层叠型半导体装置，各种层叠型半导体装置的制造时间缩短，也不会无端失去正常的主基板和正常的承载元件，并且能够增加修复处理的次数。
(第四实施方式的第二变形例)
本发明的第四实施方式的第二变形例所涉及的层叠型半导体装置是由与图3A和图3B所示的第一实施方式所涉及的层叠型半导体装置的结构相同的基体和从预先作为组而准备的承载部件的总数中选择出的规定数量的构成部件构成的层叠结构。正如由图3A和图3B可理解的那样，第四实施方式的第二变形例所涉及的层叠型半导体装置的基体也具备省略了图示的主基板、设置于主基板之上的场绝缘膜，在该场绝缘膜之上具有图18所示的矩形箱状的母凸块11。另一方面，构成组的承载部件各自具备省略了图示的承载元件、设置于承载元件的下端面的多层布线绝缘层，例示性地设想了在该多层布线绝缘层的下表面具有呈图18所示的平行平板状的结构的修复凸块(27、28)的结构。但是，只不过是例示，因此承载元件也可以是包含LED芯片等单独元件的除例示以外的其它结构。
母凸块11是具有与主基板的基板承载面垂直的壁状的基体侧曲面的箱状的盘形物。母凸块11将箱状的盘形物的底面与被埋入场绝缘膜的表面电极接合，与被集成化在主基板上的主基板电路电连接。修复凸块(27、28)具有与承载元件的连接面垂直的壁状的修复侧曲面，并与承载元件侧电路电连接。修复凸块(27、28)经由被埋入多层布线绝缘层的表面布线而与设置于承载元件的承载元件侧电路电连接。修复凸块(27、28)的下端面和母凸块11的上端面如图18所示在两个交点相交。
修复凸块(27、28)是与图16所示的结构同样地由平行平板状的低硬度层27和高硬度层28构成的两层结构。高硬度层28的硬度比低硬度层27的硬度以及母凸块11的硬度高。作为母凸块11和修复凸块(27、28)的导电体，能够使用如第一实施方式中所说明的金属、合金的组合。通过母凸块11和修复凸块(27、28)构成凸块连接体，该凸块连接体为第四实施方式的第二变形例所涉及的层叠型半导体装置的要素。
在第四实施方式的第二变形例所涉及的层叠型半导体装置的凸块连接体中，在两层结构的平行平板状的修复凸块(27、28)的高硬度层28中加入硬度比母凸块11所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块11上咬入形成凹痕，形成固相扩散接合。即，相对硬的高硬度层28切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(27、28)与母凸块11的固相扩散接合。
关于第四实施方式的第二变形例所涉及的层叠型半导体装置的凸块连接体，由于以比较小的压力将修复凸块(27、28)与母凸块11压接，从而抑制固相扩散接合部以外的大部分的凸块变形，因此，若以较弱的力压接来进行临时连接而在电气评估后存在不良情况，则能够将发现了不良情况的承载部件从预先作为组而过量准备的总数中所包含的修复部分中更换为其它正常的构成部件并进行再次临时连接。如果基于再次临时连接的电气评估合格，则能够进入到正式连接的接合。需要注意的是，在第四实施方式的第二变形例所涉及的层叠型半导体装置中，也可以在作为修复凸块(27、28)的一部分的高硬度层28中加入与进行凸块接合的母凸块11的金属化合且其化合物的硬度比凸块金属的硬度高这样的材料，使得该化合物起到使对方的母凸块11的金属局部地大幅变形或产生龟裂的作用。
另一方面，当确认了在母凸块11与修复凸块(27、28)临时连接等的状态下承载元件正常工作的情况下，进一步增大将承载元件压向主基板的力，进一步缩短承载元件与主基板的间隔。当将承载元件压向主基板的力进一步增大时，承载元件与主基板被正式连接。在母凸块11与修复凸块(27、28)的正式连接时，母凸块11的垂直侧壁部由于按压而进一步变形，修复凸块(27、28)的下端侧的顶部朝向母凸块11的下端部侧金属学地相接合。
主基板与承载元件的距离由于按压而被压缩，因此正式连接阶段中的凸块连接体的高度比临时连接时的凸块连接体的高度低，并且母凸块11与修复凸块(27、28)成为相互无序且碎片状地被拢进的结构。成为无序且碎片状地被拢进的结构。在被无序地拢进的混乱状态下，构成高硬度层28的硬度高的导电体的图案的碎片性残渣在歪斜的板状的痕迹中沿着不规则形状不均匀地分布在凸块连接体的内部。其结果是，在彼此相互咬入的基体侧曲面与修复侧曲面的交点及其附近的空间内不均匀地含有硬度不同的导电体。即，设置有主基板电路的主基板和设置有承载元件侧电路的承载元件通过凸块连接体电连接，由此能够构成第四实施方式的第二变形例所涉及的层叠型半导体装置。
如上所述，根据本发明的第四实施方式的第二变形例所涉及的层叠型半导体装置，能够提供承载元件的修复处理变得容易的层叠型半导体装置及承载元件等。其结果是，根据第四实施方式的第二变形例所涉及的层叠型半导体装置，各种层叠型半导体装置的制造时间缩短，也不会无端失去正常的主基板和正常的承载元件，并且能够增加修复处理的次数。
(其它实施方式)
如上所述，虽然记载的是本发明的第一～第四实施方式，但构成该公开的一部分的描述及附图并不应当理解为对本发明进行限制。本领域技术人员显然可以从该公开想到各种代替实施方式、实施例和运用技术。例如，如图19A所示，也可以是由使表面电极(母凸块侧连接盘)露出的基体1和使表面电极(修复凸块侧连接盘)19露出的承载部件2构成的层叠结构。在该情况下，承载于层叠型半导体装置的承载部件2的个数为比构成组的承载部件2的总数少的数量的特征与第一～第四实施方式相同。基体1由主基板81、设置于主基板81的上表面的场绝缘膜82、选择性地设置于场绝缘膜82的上表面的母凸块侧连接盘12、以及设置于母凸块侧连接盘12的上表面的母凸块11构成。承载部件2由承载元件Xij、设置于承载元件Xij的下表面的多层布线绝缘层20、选择性地设置于多层布线绝缘层20的下表面的修复凸块侧连接盘19、以及设置于修复凸块侧连接盘19的下表面的修复凸块(21、22、23)构成。
图19A所示的主基板81是具有基板承载面和与该基板承载面相对的基体背面的平行平板状，并设置有主基板电路。关于承载元件Xij，例示性地示出了具有连接面和与该连接面相对的连接相反面的平行平板状的结构，但并非限定于平行平板状。例如，在承载元件是LED芯片等单独元件的情况下，也可以是炮弹状的结构。承载元件Xij设置有承载元件侧电路，并且连接面面向主基板81的基板承载面。母凸块11是具有与主基板81的基板承载面垂直的壁状的基体侧曲面的矩形箱状。母凸块11使箱的底面与露出于场绝缘膜82的上表面的母凸块侧连接盘12接触，母凸块侧连接盘12设置于场绝缘膜82的上表面。母凸块侧连接盘12经由省略了图示的接触通孔与被集成化在主基板81上的主基板电路电连接。修复凸块(21、22、23)为具有与连接面垂直的壁状的修复侧曲面的矩形箱状。修复凸块(21、22、23)使箱的底面(在图19A和图19B中为顶侧)与露出于多层布线绝缘层20的下表面的修复凸块侧连接盘19接触，修复凸块侧连接盘19经由省略了图示的接触通孔与多层布线绝缘层20中的布线连接。多层布线绝缘层20中的布线与设置于承载元件Xij的承载元件侧电路电连接，因此修复凸块(21、22、23)经由修复凸块侧连接盘19与承载元件侧电路连接。与图4所示的平面图案同样地，基体侧曲面和修复侧曲面在四个交点相交。
虽然省略了母凸块侧连接盘12以及修复凸块侧连接盘19的平面图案的图示，但例如可以是正方形，不过也不限定于正方形。图19A和图19B所示的修复凸块(21、22、23)是由箱状的最外层21、中间层22、最内层23构成的三层结构的特征与第一实施方式相同。中间层22的硬度比最外层21和最内层23的硬度以及母凸块11的硬度高。母凸块11和修复凸块(21、22、23)的导电体能够使用如第一实施方式中所说明的金属、合金的组合。母凸块侧连接盘12优选选择能够降低与被选择作为母凸块11的金属、合金的接触电阻的导电体，修复凸块侧连接盘19优选选择能够降低与被选择作为修复凸块(21、22、23)的金属、合金的接触电阻的导电体。母凸块侧连接盘12和修复凸块侧连接盘19例如能够由Au或含有80％以上Au的Au-Si、Au-Ge、Au-Sb、Au-Sn、Au-Pb、Au-Zn、Au-Cu等合金形成，也可以是在基底采用了Ni、Cr等金属层的多层结构。如图19B所示，通过母凸块11和修复凸块(21、22、23)构成凸块连接体Buv，该凸块连接体Buv为其它实施方式所涉及的层叠型半导体装置的要素。
在图19B所示的其它实施方式所涉及的层叠型半导体装置的凸块连接体Buv中，在三层结构的箱状的修复凸块(21、22、23)的中间层22中加入硬度比母凸块11所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块11上咬入形成凹痕，形成固相扩散接合。即，相对硬的中间层22切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(21、22、23)与母凸块11的固相扩散接合。其余均与已经说明的第一实施方式所涉及的层叠型半导体装置实质上相同，因此省略重复的说明。
另外，如图20A所示，在由基体1和承载部件2构成的层叠结构中，也可以是在基体1侧使用硬度高的导电体的、与图19A相反的结构。不过，承载于层叠型半导体装置的承载部件2的个数是比构成组的承载部件2的总数少的数量。图20A所示的基体1由主基板81、设置于主基板81的上表面的场绝缘膜82、选择性地设置于场绝缘膜82的上表面的母凸块侧连接盘12、以及设置于母凸块侧连接盘12的上表面的母凸块(31、32、33)构成。另一方面，承载部件2由承载元件Xij、设置于承载元件Xij的下表面的多层布线绝缘层20、选择性地设置于多层布线绝缘层20的下表面的修复凸块侧连接盘19、以及设置于修复凸块侧连接盘19的下表面的修复凸块41构成。
主基板81是具有基板承载面和与该基板承载面相对的基体背面的平行平板状，并设置有主基板电路。关于承载元件Xij，例示性地示出了具有连接面和与该连接面相对的连接相反面的平行平板状的结构，但并不限定于平行平板状。例如，在承载元件是LED芯片等单独元件的情况下，也可以是炮弹状的结构。承载元件Xij设置有承载元件侧电路，连接面面向主基板81的基板承载面。母凸块(31、32、33)是具有与主基板81的基板承载面垂直的壁状的基体侧曲面的矩形箱状。母凸块(31、32、33)使箱的底面与露出于场绝缘膜82的上表面的母凸块侧连接盘12接触，母凸块侧连接盘12设置于场绝缘膜82的上表面。母凸块侧连接盘12经由省略了图示的接触通孔与被集成化在主基板81上的主基板电路电连接。修复凸块41为具有与连接面垂直的壁状的修复侧曲面的矩形箱状，箱的底面(在图20A和图20B中为顶侧)与露出于多层布线绝缘层20的下表面的修复凸块侧连接盘19接触。修复凸块侧连接盘19经由省略了图示的接触通孔与多层布线绝缘层20中的布线连接，多层布线绝缘层20中的布线与设置于承载元件Xij的承载元件侧电路电连接，因此修复凸块41经由修复凸块侧连接盘19与承载元件侧电路连接。与图4所示的平面图案同样地，基体侧曲面和修复侧曲面在四个交点相交。
母凸块(31、32、33)是由箱状的最外层31、中间层32、最内层33构成的三层结构。中间层32的硬度比最外层31和最内层33的硬度以及修复凸块41的硬度高。母凸块(31、32、33)和修复凸块41的导电体能够使用如在第一实施方式中所说明的金属或合金的高硬度导电体与低硬度导电体的组合。母凸块侧连接盘12优选选择能够降低与被选择作为母凸块(31、32、33)的金属、合金的接触电阻的导电体，修复凸块侧连接盘19优选选择能够降低与被选择作为修复凸块41的金属、合金的接触电阻的导电体。母凸块侧连接盘12以及修复凸块侧连接盘19例如能够由Au或含有80％以上Au的Au-Si等合金形成，也可以是在基底使用了Ni、Cr等金属层的多层结构。如图20B所示，通过母凸块(31、32、33)和修复凸块41构成凸块连接体Buv，该凸块连接体Buv为又一其它实施方式所涉及的层叠型半导体装置的要素。
在图20B所示的又一其它实施方式所涉及的层叠型半导体装置的凸块连接体Buv中，在三层结构的箱状的母凸块(31、32、33)的中间层32中加入硬度比修复凸块41所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的修复凸块41上咬入形成凹痕，形成固相扩散接合。即，相对硬的中间层32在修复凸块41上切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块41与母凸块(31、32、33)的固相扩散接合。其余均与已经说明的第一实施方式所涉及的层叠型半导体装置实质上相同，因此省略重复的说明。关于第二～第四实施方式所涉及的层叠型半导体装置，如图20A和图20B所示，也可以形成为如下结构：基体1侧的母凸块的结构采用包括硬度高的导电体的层的多层结构，使母凸块的硬度高的导电体的层咬入承载部件2侧的修复凸块。
而且，如图21所示的其局部结构，也可以是使图19B所示的结构和图20B所示的结构混合存在的结构。图21所示的基体1由主基板81、设置于主基板81的上表面的场绝缘膜82、选择性地设置于场绝缘膜82的上表面的左侧母凸块侧连接盘12a以及右侧母凸块侧连接盘12b、设置于左侧母凸块侧连接盘12a的上表面的母凸块11、以及设置于右侧母凸块侧连接盘12b的上表面的母凸块(31、32、33)构成。另一方面，关于承载部件2，例示性地示出了由承载元件Xij、设置于承载元件Xij的下表面的多层布线绝缘层20、选择性地设置于多层布线绝缘层20的下表面的左侧修复凸块侧连接盘19a和右侧修复凸块侧连接盘19b、设置于左侧修复凸块侧连接盘19a的下表面的修复凸块(21、22、23)、以及设置于右侧修复凸块侧连接盘19b的下表面的修复凸块41构成的结构，但承载元件Xij的形状并不限定于平行平板状。例如，在承载元件是LED芯片等单独元件的情况下，也可以是炮弹状的结构。
主基板81是具有基板承载面和与该基板承载面相对的基体背面的平行平板状，并设置有主基板电路。承载元件Xij是具有连接面和与该连接面相对的连接相反面的平行平板状，设置有承载元件侧电路，并且连接面面向主基板81的基板承载面。母凸块11和母凸块(31、32、33)分别是具有与主基板81的基板承载面垂直的壁状的基体侧曲面的矩形箱状。母凸块11和母凸块(31、32、33)使箱的底面分别与露出于场绝缘膜82的上表面的左侧母凸块侧连接盘12a和右侧母凸块侧连接盘12b接触，左侧母凸块侧连接盘12a和右侧母凸块侧连接盘12b设置于场绝缘膜82的上表面。左侧母凸块侧连接盘12a和右侧母凸块侧连接盘12b各自分别经由省略了图示的接触通孔而与被集成化在主基板81上的主基板电路独立地电连接。
修复凸块(21、22、23)和修复凸块41分别是具有与连接面垂直的壁状的修复侧曲面的矩形箱状，箱的底面(图21中为顶侧)与露出于多层布线绝缘层20的下表面的左侧修复凸块侧连接盘19a和右侧修复凸块侧连接盘19b接触。左侧修复凸块侧连接盘19a和右侧修复凸块侧连接盘19b各自分别经由省略了图示的接触通孔而与多层布线绝缘层20中的布线独立地连接，多层布线绝缘层20中的布线分别单独地与设置于承载元件Xij的承载元件侧电路电连接，因此修复凸块(21、22、23)经由左侧修复凸块侧连接盘19a与承载元件侧电路独立地连接，修复凸块41经由右侧修复凸块侧连接盘19b与承载元件侧电路独立地连接。母凸块11的基体侧曲面和修复凸块(21、22、23)的修复侧曲面在四个交点相交，母凸块(31、32、33)的基体侧曲面和修复凸块41的修复侧曲面在四个交点相交。
图21所示的修复凸块(21、22、23)是由箱状的最外层21、中间层22、最内层23构成的三层结构，中间层22的硬度比最外层21和最内层23的硬度以及母凸块11的硬度高。母凸块(31、32、33)是由箱状的最外层31、中间层32、最内层33构成的三层结构，中间层32的硬度比最外层31和最内层33的硬度以及修复凸块41的硬度高。母凸块11、母凸块(31、32、33)、修复凸块(21、22、23)以及修复凸块41的导电体能够使用如在第一实施方式中所说明的金属或合金的高硬度导电体与低硬度导电体的组合。如图21所示，通过母凸块11和修复凸块(21、22、23)构成左侧的凸块连接体Buv，通过母凸块(31、32、33)和修复凸块41构成右侧的凸块连接体Buv。
在图21所示的左侧的凸块连接体Buv中，在修复凸块(21、22、23)的中间层22中加入硬度比母凸块11所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的母凸块11上咬入形成凹痕，形成固相扩散接合。在右侧的凸块连接体Buv中，在母凸块(31、32、33)的中间层32中加入硬度比修复凸块41所使用的金属的硬度高的材料，通过接合时施加的压力，在对方的修复凸块41上咬入形成凹痕，形成固相扩散接合。即，相对硬的中间层22及中间层32在对方的母凸块11或修复凸块41上切出刀口样的深的凹痕而形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行修复凸块(21、22、23)与母凸块11的固相扩散接合以及修复凸块41与母凸块(31、32、33)的固相扩散接合。其余均与已经说明的第一实施方式所涉及的层叠型半导体装置相同，因此省略重复的说明。关于第二～第四实施方式所涉及的层叠型半导体装置，也可以形成为如图21所示的在基体1侧的母凸块中采用硬度高的导电体区域的结构和在承载部件2侧的修复凸块中采用硬度高的导电体区域的结构混合存在的结构。
而且，如图22所示的其局部结构，也可以是使图19B所示的结构和图20B所示的结构在同一凸块内混合存在的结构。图22所示的基体1由主基板81、设置于主基板81的上表面的场绝缘膜82、选择性地设置于场绝缘膜82的上表面的母凸块侧连接盘12、以及设置于母凸块侧连接盘12的上表面的混合型母凸块(31、32、33)构成。另一方面，承载部件2由承载元件Xij、设置于承载元件Xij的下表面的多层布线绝缘层20、选择性地设置于多层布线绝缘层20的下表面的修复凸块侧连接盘19、以及设置于修复凸块侧连接盘19的下表面的混合型修复凸块(21、22、23)构成。
主基板81是具有基板承载面和与该基板承载面相对的基体背面的平行平板状，并设置有主基板电路。关于承载元件Xij，例示性地示出了如下结构：是具有连接面和与该连接面相对的连接相反面的平行平板状，设置有承载元件侧电路，并且连接面面向主基板81的基板承载面，但承载元件Xij的形状并不限定于平行平板状。例如，在承载元件是LED芯片等单独元件的情况下，也可以是炮弹状的结构。混合型母凸块(31、32、33)是具有与主基板81的基板承载面垂直的壁状的基体侧曲面的矩形箱状。混合型母凸块(31、32、33)使箱的底面与露出于场绝缘膜82的上表面的母凸块侧连接盘12接触，母凸块侧连接盘12设置在场绝缘膜82的上表面。母凸块侧连接盘12经由省略了图示的接触通孔与被集成化在主基板81上的主基板电路电连接。
混合型修复凸块(21、22、23)是具有与连接面垂直的壁状的修复侧曲面的矩形箱状，且箱的底面(图22中为顶侧)与露出于多层布线绝缘层20的下表面的修复凸块侧连接盘19接触。修复凸块侧连接盘19经由省略了图示的接触通孔与多层布线绝缘层20中的布线连接，多层布线绝缘层20中的布线与设置于承载元件Xij的承载元件侧电路电连接，因此混合型修复凸块(21、22、23)经由修复凸块侧连接盘19与承载元件侧电路连接。混合型修复凸块(21、22、23)的修复侧曲面和混合型母凸块(31、32、33)的基体侧曲面在四个交点相交。
图22所示的混合型修复凸块(21、22、23)的左侧为由最外层21、中间层22、最内层23构成的三层结构，但右侧为没有中间层22的两层结构。混合型母凸块(31、32、33)的右侧是由最外层31、中间层32、最内层33构成的三层结构，但左侧是没有中间层32的两层结构。混合型修复凸块(21、22、23)的中间层22的硬度比最外层21和最内层23的硬度以及混合型母凸块(31、32、33)的最外层31和最内层33高。混合型母凸块(31、32、33)的中间层32的硬度比最外层31和最内层33的硬度以及混合型修复凸块(21、22、23)的最外层21和最内层23的硬度高。混合型母凸块(31、32、33)及混合型修复凸块(21、22、23)的导电体可以使用如在第一实施方式中所说明的金属或合金的高硬度导电体与低硬度导电体的组合。
在图22所示的左侧的区域中，在混合型修复凸块(21、22、23)的中间层22中加入硬度比在相对的混合型母凸块(31、32、33)的左侧使用的金属的硬度高的材料，通过接合时施加的压力，在混合型母凸块(31、32、33)的左侧咬入形成凹痕，形成固相扩散接合。在图22所示的右侧的区域中，在混合型母凸块(31、32、33)的中间层32中加入硬度比在相对的混合型修复凸块(21、22、23)的右侧使用的金属的硬度高的材料，通过接合时施加的压力，在对方的混合型修复凸块(21、22、23)上咬入形成凹痕，形成固相扩散接合。即，相对硬的中间层22及中间层32在对方的混合型母凸块(31、32、33)或混合型修复凸块(21、22、23)的硬度相对低的区域切出刀口样的深的凹痕，形成固相扩散接合，因此，变形的区域小，但洁净面彼此的接触面积增大。
通过形成为基于凹痕的固相扩散接合的结构，凸块整体的变形量比以往的同等硬度接合型凸块小，但洁净的金属彼此的固相扩散接合部分的面积变大。即使在低温下也能够进行混合型修复凸块(21、22、23)与混合型母凸块(31、32、33)的固相扩散接合。其余均与已经说明的第一实施方式所涉及的层叠型半导体装置相同，因此，省略重复的说明。关于第二～第四实施方式所涉及的层叠型半导体装置，只要是除图13以及图16所示的结构以外的结构、即只要是修复凸块与母凸块的交点产生两个以上的结构的情况，就能够采用图22所示那样的将硬度高的导电体区域用到基体1侧的母凸块中的结构和将硬度高的导电体区域用到承载部件2侧的修复凸块中的结构在同一凸块内混合存在的结构。
作为本发明的第一～第四实施方式所涉及的层叠型半导体装置，主要例示性地说明了如下情况：大直径的主基板81是将光电二极管等检测元件作为像素配置成矩阵状的检测器基板，并且承载元件Xij是将读出来自各像素的信号的读出电路承载元件(读出芯片)侧电路集成化而得的半导体集成电路芯片，但本发明的层叠型半导体装置并不限定于固体摄像装置、微LED显示器。例如，也可以是，将主基板81作为DRAM或SRAM等主存储器，并在该主存储器之上承载将ALU集成化的承载元件Xij而构成层叠型半导体装置。如果在主存储器的被分割出的区域承载将ALU等集成化的承载元件Xij，则能够实现承载元件Xij对来自主存储器的被分割出的各个块的信号进行并行处理、流水线处理的并行计算机。半导体集成电路的集成度随着细微加工技术的进步而持续提高，但细微加工技术的进步被认为也已经到了极限。若考虑这样的细微加工技术的极限，则也可以将主基板81作为中介层(interposer)，在该中介层之上承载分别具备修复凸块的多个IC芯片作为承载元件Xij而构成2.5维集成电路、3维集成电路。中介层具备硅基板、设置于该硅基板的表面的硅氧化膜等表面绝缘膜、以及设置于硅基板的背面的硅氧化膜等背面绝缘膜，以便能够作为中间基板层叠于封装基板(树脂基板)等下层的基板之上。在中介层的表面绝缘膜的上表面，考虑IC芯片的大小和修复凸块的配置来排列母凸块。在中介层的背面绝缘膜的下表面设置有与下层的基板连接的背面布线。背面布线通过贯通表面绝缘膜、硅基板以及背面绝缘膜的硅穿孔(TSV)与中介层的上表面侧的母凸块电连接，因此能够容易地实现作为2.5维集成电路、3维集成电路的多层的层叠结构。
这样，在上述第一～第四实施方式中说明的技术内容只不过是例示，可适用于任意地应用了第一～第四实施方式的各结构的结构等。因此，本发明当然包括在第一～第四实施方式所涉及的层叠型半导体装置中未记载的各种各样的第一～第四实施方式等。因此，本发明的技术范围只要是能够从上述说明妥当地进行解释的技术事项，则仅由权利要求书所涉及的发明特定事项所限定。

Claims (15)

1.一种层叠型半导体装置，其特征在于，具备：
主基板，具有基板承载面和与该基板承载面相对的基体背面，并设置有主基板电路；
承载元件，具有承载元件侧电路和面向所述基板承载面的连接面；
母凸块，设置于所述基板承载面一侧，具有与所述基板承载面垂直的壁状的基体侧曲面，并与所述主基板电路电连接；以及
修复凸块，设置于所述连接面一侧，具有与所述连接面垂直的壁状的修复侧曲面，并与所述承载元件侧电路电连接，在从所述连接面的法线方向观察到的平面图案中的所述基体侧曲面与所述修复侧曲面的交点处，所述修复凸块与所述母凸块彼此相互咬入，
在彼此相互咬入的所述基体侧曲面与所述修复侧曲面的交点和该交点附近的空间内不均匀地含有硬度互不相同的导电体。
2.根据权利要求1所述的层叠型半导体装置，其特征在于，
所述基体侧曲面和所述修复侧曲面中的至少一方为两层以上的导电体层的层叠结构，在该层叠结构中彼此相邻的两层的硬度互不相同。
3.根据权利要求1所述的层叠型半导体装置，其特征在于，
第一承载部件由所述承载元件与所述修复凸块的组合构成，
与所述第一承载部件相同结构、相同尺寸、相同功能的第二承载部件承载于所述基板承载面。
4.根据权利要求1所述的层叠型半导体装置，其特征在于，
所述层叠型半导体装置还具备场绝缘膜，所述场绝缘膜插入所述主基板与所述母凸块之间。
5.根据权利要求4所述的层叠型半导体装置，其特征在于，
所述层叠型半导体装置在所述场绝缘膜的内部或上表面还具备与所述母凸块电连接的母凸块侧连接盘。
6.根据权利要求1所述的层叠型半导体装置，其特征在于，
在所述承载元件与所述修复凸块之间插入有多层布线绝缘层。
7.根据权利要求6所述的层叠型半导体装置，其特征在于，
所述层叠型半导体装置在所述多层布线绝缘层的内部或面向所述基板承载面的一侧的所述多层布线绝缘层的表面还具备与所述修复凸块电连接的修复凸块侧连接盘。
8.一种承载部件组，其特征在于，所述承载部件组是多个承载部件的组，所述多个承载部件被准备使得总数内的至少一部分被承载于基体之上，所述基体具有主基板和母凸块，所述主基板具有基板承载面和与该基板承载面相对的基体背面，并设置有主基板电路，所述母凸块设置于所述基板承载面一侧，具有与所述基板承载面垂直的壁状的基体侧曲面，并与所述主基板电路电连接，各个承载部件具备：
承载元件，具有承载元件侧电路和面向所述基板承载面的连接面；以及
修复凸块，设置于所述连接面一侧，具有与所述连接面垂直的壁状的修复侧曲面，并与所述承载元件侧电路电连接，在从垂直于所述连接面的方向观察到的平面图案中的所述基体侧曲面与所述修复侧曲面的交点处，所述修复凸块与所述母凸块彼此相互咬入，
在所述基体侧曲面与所述修复侧曲面的交点处，所述修复凸块中含有硬度比所述母凸块的硬度高的导电体。
9.根据权利要求8所述的承载部件组，其特征在于，
在各个所述承载部件中，所述修复侧曲面为两层以上的导电体层的层叠结构，在该层叠结构中彼此相邻的两层的硬度互不相同。
10.根据权利要求8所述的承载部件组，其特征在于，
在各个所述承载部件中，在所述承载元件与所述修复凸块之间插入有多层布线绝缘层。
11.根据权利要求10所述的承载部件组，其特征在于，
在各个所述承载部件中，在所述多层布线绝缘层的内部或面向所述基板承载面的一侧的所述多层布线绝缘层的表面还具备与所述修复凸块电连接的修复凸块侧连接盘。
12.一种基体，其特征在于，承载承载部件，所述承载部件具有：承载元件，设置有连接面和承载元件侧电路；以及修复凸块，设置于所述连接面一侧，具有与所述连接面垂直的壁状的修复侧曲面，并与所述承载元件侧电路电连接，所述基体具备：
主基板，具有基板承载面和与该基板承载面相对的基体背面，并设置有主基板电路，所述基板承载面与所述连接面相对，用于承载所述承载部件；以及
母凸块，设置于所述基板承载面一侧，具有与所述基板承载面垂直的壁状的基体侧曲面，并与所述主基板电路电连接，在从所述基板承载面的法线方向观察到的平面图案中的所述基体侧曲面与所述修复侧曲面的交点处，所述母凸块与所述修复凸块彼此相互咬入，
在所述基体侧曲面与所述修复侧曲面的交点处，所述母凸块中含有硬度比所述修复凸块的硬度高的导电体。
13.根据权利要求12所述的基体，其特征在于，
所述基体侧曲面为两层以上的导电体层的层叠结构，在该层叠结构中彼此相邻的两层的硬度互不相同。
14.一种凸块连接体，其特征在于，将主基板和承载元件相互结合，所述主基板具有基板承载面和与该基板承载面相对的基体背面，并设置有主基板电路，所述承载元件具有连接面和承载元件侧电路，所述凸块连接体将所述主基板电路和所述承载元件侧电路电连接，所述凸块连接体具备：
母凸块，设置于所述基板承载面一侧，具有与所述基板承载面垂直的壁状的基体侧曲面，并与所述主基板电路电连接；以及
修复凸块，设置于所述连接面一侧，具有与所述连接面垂直的壁状的修复侧曲面，并与所述承载元件侧电路电连接，在从所述连接面的法线方向观察到的平面图案中的所述基体侧曲面与所述修复侧曲面的交点处，所述修复凸块与所述母凸块彼此相互咬入，
在彼此相互咬入的所述基体侧曲面与所述修复侧曲面的交点和该交点附近的空间内不均匀地含有硬度互不相同的导电体。
15.根据权利要求14所述的凸块连接体，其特征在于，
所述基体侧曲面和所述修复侧曲面中的至少一方为两层以上的导电体层的层叠结构，在该层叠结构中彼此相邻的两层的硬度互不相同。
CN202011354233.3A 2020-06-17 2020-11-26 层叠型半导体装置、承载部件组、基体及凸块连接体 Pending CN113809104A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020104924A JP2021197519A (ja) 2020-06-17 2020-06-17 積層型半導体装置及びこれに用いる搭載部品、基体及びバンプ接続体
JP2020-104924 2020-06-17

Publications (1)

Publication Number Publication Date
CN113809104A true CN113809104A (zh) 2021-12-17

Family

ID=73043027

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011354233.3A Pending CN113809104A (zh) 2020-06-17 2020-11-26 层叠型半导体装置、承载部件组、基体及凸块连接体

Country Status (5)

Country Link
US (1) US11462668B2 (zh)
EP (1) EP3926673A1 (zh)
JP (1) JP2021197519A (zh)
CN (1) CN113809104A (zh)
TW (1) TWI764373B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101048868A (zh) * 2004-08-20 2007-10-03 佐伊科比株式会社 具有三维层叠结构的半导体器件的制造方法
US20090243035A1 (en) * 2008-03-28 2009-10-01 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same and semiconductor device mounting structure
US7785987B2 (en) * 2005-06-14 2010-08-31 John Trezza Isolating chip-to-chip contact
US20150380395A1 (en) * 2013-03-22 2015-12-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Flip-chip assembly process comprising pre-coating interconnect elements
US10068865B1 (en) * 2017-05-10 2018-09-04 Nanya Technology Corporation Combing bump structure and manufacturing method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19927749A1 (de) * 1999-06-17 2000-12-28 Siemens Ag Elektronische Anordnung mit flexiblen Kontaktierungsstellen
TW554191B (en) * 2000-12-16 2003-09-21 Au Optronics Corp Laminating structure and its forming method
US7989958B2 (en) * 2005-06-14 2011-08-02 Cufer Assett Ltd. L.L.C. Patterned contact
US8424748B2 (en) * 2009-12-21 2013-04-23 Intel Corporation Solder in cavity interconnection technology
US20110186989A1 (en) 2010-02-04 2011-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Bump Formation Process
FR2977370B1 (fr) * 2011-06-30 2013-11-22 Commissariat Energie Atomique Composant de connexion muni d'inserts creux
JP2015165185A (ja) 2012-07-04 2015-09-17 株式会社島津製作所 放射線二次元検出器
FR2996053A1 (fr) * 2012-09-27 2014-03-28 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques, de type flip-chip, assemblage obtenu selon le procede.
US9190375B2 (en) * 2014-04-09 2015-11-17 GlobalFoundries, Inc. Solder bump reflow by induction heating
JP6430658B2 (ja) 2015-11-12 2018-11-28 株式会社島津製作所 半導体装置、半導体検出器並びにそれらの製造方法、半導体チップまたは基板
US10103069B2 (en) * 2016-04-01 2018-10-16 X-Celeprint Limited Pressure-activated electrical interconnection by micro-transfer printing
EP3796367A4 (en) * 2018-11-21 2022-03-23 Tohoku-Microtec Co., Ltd STACKED SEMICONDUCTOR DEVICE AND MULTIPLE CHIPS USED IN IT
KR102624516B1 (ko) * 2018-12-04 2024-01-16 삼성디스플레이 주식회사 표시장치 및 이의 제조 방법
KR20200026673A (ko) * 2019-06-11 2020-03-11 엘지전자 주식회사 디스플레이 장치의 제조방법 및 디스플레이 장치 제조를 위한 기판

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101048868A (zh) * 2004-08-20 2007-10-03 佐伊科比株式会社 具有三维层叠结构的半导体器件的制造方法
US7785987B2 (en) * 2005-06-14 2010-08-31 John Trezza Isolating chip-to-chip contact
US20090243035A1 (en) * 2008-03-28 2009-10-01 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same and semiconductor device mounting structure
US20150380395A1 (en) * 2013-03-22 2015-12-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Flip-chip assembly process comprising pre-coating interconnect elements
US10068865B1 (en) * 2017-05-10 2018-09-04 Nanya Technology Corporation Combing bump structure and manufacturing method thereof

Also Published As

Publication number Publication date
TW202201719A (zh) 2022-01-01
TWI764373B (zh) 2022-05-11
US11462668B2 (en) 2022-10-04
EP3926673A1 (en) 2021-12-22
US20210399184A1 (en) 2021-12-23
JP2021197519A (ja) 2021-12-27

Similar Documents

Publication Publication Date Title
US11193953B2 (en) 3D chip testing through micro-C4 interface
US10002835B2 (en) Structure for establishing interconnects in packages using thin interposers
KR100772604B1 (ko) 집적화된 전자 칩 및 상호접속 디바이스와 그 제조프로세스
JP5779652B2 (ja) 補強シリコン貫通ビアを備える半導体チップ
CN103311230B (zh) 芯片堆叠结构及其制造方法
CN102347288B (zh) 集成电路装置
US20130344652A1 (en) Reconstituted wafer stack packaging with after-applied pad extensions
TW201539725A (zh) 積體電路結構
US7884473B2 (en) Method and structure for increased wire bond density in packages for semiconductor chips
CN110911427A (zh) 半导体封装件及其制造方法
US20110079897A1 (en) Integrated circuit chip and flip chip package having the integrated circuit chip
CN112385025B (zh) 层叠型半导体装置及用于其的多个芯片
CN113809104A (zh) 层叠型半导体装置、承载部件组、基体及凸块连接体
US7316572B2 (en) Compliant electrical contacts
JP2005302871A (ja) 積層半導体装置及びその製造方法。
JP5528000B2 (ja) 半導体装置の製造方法
US20240128236A1 (en) Semiconductor package and method of manufacturing the semiconductor package
CN114930526A (zh) 层叠型半导体装置
CN105938803A (zh) 一种再布线工艺
TW200531186A (en) Chip package and process thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination